JP3008854B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の製造方法に関するものである。
憶装置の製造方法に関するものである。
【0002】
【従来の技術】従来、不揮発性半導体記憶装置として、
EPROMやEEPROMなどが広く知られており、こ
れらの中で近年、記憶情報を電気的に一括あるいはブロ
ック単位で行うフラッシュメモリが、メモリセルの微細
化,高集積化に有利であるため、注目されている。
EPROMやEEPROMなどが広く知られており、こ
れらの中で近年、記憶情報を電気的に一括あるいはブロ
ック単位で行うフラッシュメモリが、メモリセルの微細
化,高集積化に有利であるため、注目されている。
【0003】図3及び図4は、従来のフラッシュメモリ
の製造方法を工程順に示す断面図である。図3(a)に
示すように、半導体基板1を選択酸化して素子分離領域
2を形成し、メモリセル部A,周辺回路部のnMOS領
域B,周辺回路部のpMOS領域Cを形成する。その
後、選択的なイオン注入により、周辺回路部のnMOS
領域Bにリン原子を注入し、その他の領域A,Cにボロ
ン原子を注入し、900℃〜1200℃の熱処理を施
し、注入した不純物原子を活性化し、Pウェル3,Nウ
ェル4をそれぞれ設ける。
の製造方法を工程順に示す断面図である。図3(a)に
示すように、半導体基板1を選択酸化して素子分離領域
2を形成し、メモリセル部A,周辺回路部のnMOS領
域B,周辺回路部のpMOS領域Cを形成する。その
後、選択的なイオン注入により、周辺回路部のnMOS
領域Bにリン原子を注入し、その他の領域A,Cにボロ
ン原子を注入し、900℃〜1200℃の熱処理を施
し、注入した不純物原子を活性化し、Pウェル3,Nウ
ェル4をそれぞれ設ける。
【0004】次に、素子領域の半導体基板面を露出させ
た後、熱酸化して10〜15nmのトンネル酸化膜5−
1を設け、メモリセル部A上のみに100〜250nm
の第1の多結晶シリコン膜6及び絶縁膜7を選択的に設
ける。
た後、熱酸化して10〜15nmのトンネル酸化膜5−
1を設け、メモリセル部A上のみに100〜250nm
の第1の多結晶シリコン膜6及び絶縁膜7を選択的に設
ける。
【0005】次に図3(b)に示すように、周辺回路部
のnMOS領域B及びpMOS領域Cのトンネル酸化膜
を除去し熱酸化して周辺回路部にゲート酸化膜5−2,
5−3を設け、メモリセル部の制御ゲート及び周辺回路
のnMOS,pMOSのゲート電極を構成する第2の多
結晶シリコン膜8を全面に設ける。尚、一部の製品で
は、第2の多結晶シリコン膜8上に、タングステンやモ
リブデン等の高融点金属膜又はシリコンを混入した高融
点金属シリサイド膜を積層する場合もある。以下、第2
の多結晶シリコン膜8を単層に設けた場合の例について
説明をする。
のnMOS領域B及びpMOS領域Cのトンネル酸化膜
を除去し熱酸化して周辺回路部にゲート酸化膜5−2,
5−3を設け、メモリセル部の制御ゲート及び周辺回路
のnMOS,pMOSのゲート電極を構成する第2の多
結晶シリコン膜8を全面に設ける。尚、一部の製品で
は、第2の多結晶シリコン膜8上に、タングステンやモ
リブデン等の高融点金属膜又はシリコンを混入した高融
点金属シリサイド膜を積層する場合もある。以下、第2
の多結晶シリコン膜8を単層に設けた場合の例について
説明をする。
【0006】その後、メモリセル部の第2の多結晶シリ
コン膜8及び絶縁膜7,第1の多結晶シリコン膜6を選
択的に加工し、浮遊ゲート電極6−1を選択的に設け
る。尚、図3(b)においては、半導体基板1,Pウェ
ル3,Nウェル4等を省略している。
コン膜8及び絶縁膜7,第1の多結晶シリコン膜6を選
択的に加工し、浮遊ゲート電極6−1を選択的に設け
る。尚、図3(b)においては、半導体基板1,Pウェ
ル3,Nウェル4等を省略している。
【0007】次に図3(c)に示すように、周辺回路の
nMOS領域B,pMOS領域Cの第2の多結晶シリコ
ン膜8を選択的に加工し、CMOSのゲート電極8−1
及び8−2を設ける。
nMOS領域B,pMOS領域Cの第2の多結晶シリコ
ン膜8を選択的に加工し、CMOSのゲート電極8−1
及び8−2を設ける。
【0008】ところで、メモリセル部Aのソース,ドレ
イン領域において、一般に情報の記憶と消去を書込み,
消去と言い、ホットエレクトロン型メモリセルの場合、
書込みは、ドレインに約5V,制御ゲート電極に約12
Vの電圧を印加し、ソースとドレインの間に発生したホ
ットエレクトロンを浮遊ゲート電極に捕獲して情報を記
憶する。一方、消去は、制御ゲート電極に0V,ソース
に約12Vの電圧を印加し、浮遊ゲート電極のエレクト
ロンを吸い出して情報を消去する方法を採用している。
したがって、ドレインは、ホットエレクトロンが発生し
易いように、N型高濃度層のみで形成し、ソースは、消
去時の電圧約12V印加時にホットエレクトロンが発生
しないように、N型高濃度層がPウェル3と接する面を
低濃度のN型層で覆った構造にしている。
イン領域において、一般に情報の記憶と消去を書込み,
消去と言い、ホットエレクトロン型メモリセルの場合、
書込みは、ドレインに約5V,制御ゲート電極に約12
Vの電圧を印加し、ソースとドレインの間に発生したホ
ットエレクトロンを浮遊ゲート電極に捕獲して情報を記
憶する。一方、消去は、制御ゲート電極に0V,ソース
に約12Vの電圧を印加し、浮遊ゲート電極のエレクト
ロンを吸い出して情報を消去する方法を採用している。
したがって、ドレインは、ホットエレクトロンが発生し
易いように、N型高濃度層のみで形成し、ソースは、消
去時の電圧約12V印加時にホットエレクトロンが発生
しないように、N型高濃度層がPウェル3と接する面を
低濃度のN型層で覆った構造にしている。
【0009】本構造のソース,ドレインを形成するに
は、まずメモリセル部のドレイン領域9−2,ソース領
域9−1のみに高濃度のN型不純物原子、例えばヒ素を
1×1016atms/cm2程度イオン注入し、次にソ
ース領域9−1のみにN型不純物原子、例えばリンを1
×1014atms/cm2程度イオン注入し、900〜
1000℃の熱処理を施し、ヒ素及びリン原子を活性化
する。この熱処理時、ヒ素とリンの拡散速度の差により
リンの方が速く拡散するため、高濃度のソース領域9−
1が低濃度N型ソース領域9−3により覆われてしま
う。
は、まずメモリセル部のドレイン領域9−2,ソース領
域9−1のみに高濃度のN型不純物原子、例えばヒ素を
1×1016atms/cm2程度イオン注入し、次にソ
ース領域9−1のみにN型不純物原子、例えばリンを1
×1014atms/cm2程度イオン注入し、900〜
1000℃の熱処理を施し、ヒ素及びリン原子を活性化
する。この熱処理時、ヒ素とリンの拡散速度の差により
リンの方が速く拡散するため、高濃度のソース領域9−
1が低濃度N型ソース領域9−3により覆われてしま
う。
【0010】次に図4(d)に示すように、メモリセル
部A及び周辺回路部のpMOS領域Cを選択的にフォト
レジスト10−1で被覆し、周辺回路部のnMOS領域
Bに選択的に低濃度のN型不純物原子、例えばリン原子
を1×1013〜5×1013atms/cm2程度イオン
注入し、低濃度のソース,ドレイン領域11を形成す
る。
部A及び周辺回路部のpMOS領域Cを選択的にフォト
レジスト10−1で被覆し、周辺回路部のnMOS領域
Bに選択的に低濃度のN型不純物原子、例えばリン原子
を1×1013〜5×1013atms/cm2程度イオン
注入し、低濃度のソース,ドレイン領域11を形成す
る。
【0011】次に図4(e)に示すように、フォトレジ
スト10−1を除去し、基板全面に気相成長酸化膜を設
け、気相成長酸化膜の全面を異方性エッチングし、ゲー
ト電極6−1,8a,8−1,8−2の側面のみに酸化
膜12を自己整合的に設ける。周辺回路部のnMOS領
域B以外をフォトレジスト10−2で被覆し、例えばヒ
素原子を1×1015〜1×1016atms/cm2イオ
ン注入して高濃度のN型ソース,ドレイン領域13を周
辺回路部のnMOS領域Bに設ける。
スト10−1を除去し、基板全面に気相成長酸化膜を設
け、気相成長酸化膜の全面を異方性エッチングし、ゲー
ト電極6−1,8a,8−1,8−2の側面のみに酸化
膜12を自己整合的に設ける。周辺回路部のnMOS領
域B以外をフォトレジスト10−2で被覆し、例えばヒ
素原子を1×1015〜1×1016atms/cm2イオ
ン注入して高濃度のN型ソース,ドレイン領域13を周
辺回路部のnMOS領域Bに設ける。
【0012】次に図4(f)に示すように、周辺回路部
のpMOS領域Cにボロン原子を1×1015〜1×10
16atms/cm2イオン注入し、高濃度のP型ソー
ス,ドレイン領域14を設ける。
のpMOS領域Cにボロン原子を1×1015〜1×10
16atms/cm2イオン注入し、高濃度のP型ソー
ス,ドレイン領域14を設ける。
【0013】次に図4(g)に示すように、基板全面に
気相成長酸化膜等の層間絶縁膜15を設け、ソース,ド
レイン,ゲート電極上に選択的に開孔窓を設け、開孔窓
を覆うように選択的にアルミニウム等で電極16を形成
する。図4(g)においては、ゲート電極8a,8−
1,8−2上には、開孔窓が省略してある。
気相成長酸化膜等の層間絶縁膜15を設け、ソース,ド
レイン,ゲート電極上に選択的に開孔窓を設け、開孔窓
を覆うように選択的にアルミニウム等で電極16を形成
する。図4(g)においては、ゲート電極8a,8−
1,8−2上には、開孔窓が省略してある。
【0014】
【発明が解決しようとする課題】しかしながら、従来の
製造方法は、製造工程が長いため、製造コストが高くな
り、製品原価を押し上げていた。そこで、製造工程を短
くする方法として、周辺回路のnMOS領域Bに低濃度
N型ソース,ドレイン領域11を形成する別の方法があ
る。
製造方法は、製造工程が長いため、製造コストが高くな
り、製品原価を押し上げていた。そこで、製造工程を短
くする方法として、周辺回路のnMOS領域Bに低濃度
N型ソース,ドレイン領域11を形成する別の方法があ
る。
【0015】すなわち、図4(d)に示す製造工程で
は、選択的にフォトレジスト10−1を設け、フォトレ
ジスト10−1をマスクとしてN型不純物原子をイオン
注入して低濃度N型ソース,ドレイン領域11を形成
し、その後、フォトレジスト10−1を除去している
が、本工程を短くする方法として、CMOSのみで回路
構成する製品は図5(a)のように、フォトレジストを
設けることなく、基板全面にリン等のN型不純物原子を
イオン注入し、周辺回路部のnMOS領域Bに低濃度ソ
ース,ドレイン領域11を設けている。その際、周辺回
路部のpMOS領域CにもN型不純物原子がイオン注入
し、低濃度ソース,ドレイン領域11が形成されるが、
図5(b)に示すように、後工程で高濃度のP型不純物
原子をイオン注入することにより、N型不純物原子が打
ち消されて高濃度のソース,ドレイン領域13が形成さ
れてしまう。
は、選択的にフォトレジスト10−1を設け、フォトレ
ジスト10−1をマスクとしてN型不純物原子をイオン
注入して低濃度N型ソース,ドレイン領域11を形成
し、その後、フォトレジスト10−1を除去している
が、本工程を短くする方法として、CMOSのみで回路
構成する製品は図5(a)のように、フォトレジストを
設けることなく、基板全面にリン等のN型不純物原子を
イオン注入し、周辺回路部のnMOS領域Bに低濃度ソ
ース,ドレイン領域11を設けている。その際、周辺回
路部のpMOS領域CにもN型不純物原子がイオン注入
し、低濃度ソース,ドレイン領域11が形成されるが、
図5(b)に示すように、後工程で高濃度のP型不純物
原子をイオン注入することにより、N型不純物原子が打
ち消されて高濃度のソース,ドレイン領域13が形成さ
れてしまう。
【0016】この方法を不揮発性記憶装置に適用する
と、図6のようにメモリセル部AにもN型不純物原子が
イオン注入され、高濃度ソース,ドレイン領域13が形
成され、ドレイン領域は、高濃度のN型のヒ素と低濃度
のリンの2種類の不純物で構成されるようになり、後工
程の熱処理でリンの方が速く拡散し、ドレイン領域も、
図3(c)のソース領域同様に二重のN型層で構成され
るようになってしまう。
と、図6のようにメモリセル部AにもN型不純物原子が
イオン注入され、高濃度ソース,ドレイン領域13が形
成され、ドレイン領域は、高濃度のN型のヒ素と低濃度
のリンの2種類の不純物で構成されるようになり、後工
程の熱処理でリンの方が速く拡散し、ドレイン領域も、
図3(c)のソース領域同様に二重のN型層で構成され
るようになってしまう。
【0017】したがって、書込み時にドレインに5Vの
電圧を印加しても、低濃度N型不純物領域があるため、
ドレイン・ソース間の電界強度が弱められ、ホットエレ
クトロンの発生が少なく、書込み速度が低下したり、或
いは書込みができなくなったりする。
電圧を印加しても、低濃度N型不純物領域があるため、
ドレイン・ソース間の電界強度が弱められ、ホットエレ
クトロンの発生が少なく、書込み速度が低下したり、或
いは書込みができなくなったりする。
【0018】本発明の目的は、メモリセル特性を損なう
ことなく、周辺回路部の低濃度N型不純物原子を全面に
イオン注入できるようにする不揮発性半導体記憶装置の
製造方法を提供することにある。
ことなく、周辺回路部の低濃度N型不純物原子を全面に
イオン注入できるようにする不揮発性半導体記憶装置の
製造方法を提供することにある。
【0019】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体記憶装置の製造方法は、半導体
基板上に不揮発性メモリセルと相補型電界効果トランジ
スタ(CMOS)とを有する半導体記憶装置の製造方法
であって、選択被覆工程と、ゲート電極形成工程と、イ
オン注入工程を有し、前記選択被覆工程は、制御ゲート
電極及び浮遊ゲート電極が形成されたメモリセル部をフ
ォトレジストで覆い、かつ周辺回路部のCMOS領域に
設けられるゲート電極となる材料膜を選択的にフォトレ
ジストで覆う工程であり、前記ゲート電極形成工程は、
前記選択被覆工程で設けられた前記フォトレジストをマ
スク材として前記材料膜をエッチングし、周辺回路部の
CMOS領域にnMOS及びpMOSトランジスタのゲ
ート電極を設ける工程であり、前記イオン注入工程は、
前記エッチングの後、前記フォトレジスト及び前記ゲー
ト電極をマスクとして、前記CMOS領域のnMOS及
びpMOSトランジスタ領域に、nMOSトランジスタ
の低濃度ソース・ドレイン形成のための、N型不純物原
子をイオン注入する工程である。
め、本発明に係る半導体記憶装置の製造方法は、半導体
基板上に不揮発性メモリセルと相補型電界効果トランジ
スタ(CMOS)とを有する半導体記憶装置の製造方法
であって、選択被覆工程と、ゲート電極形成工程と、イ
オン注入工程を有し、前記選択被覆工程は、制御ゲート
電極及び浮遊ゲート電極が形成されたメモリセル部をフ
ォトレジストで覆い、かつ周辺回路部のCMOS領域に
設けられるゲート電極となる材料膜を選択的にフォトレ
ジストで覆う工程であり、前記ゲート電極形成工程は、
前記選択被覆工程で設けられた前記フォトレジストをマ
スク材として前記材料膜をエッチングし、周辺回路部の
CMOS領域にnMOS及びpMOSトランジスタのゲ
ート電極を設ける工程であり、前記イオン注入工程は、
前記エッチングの後、前記フォトレジスト及び前記ゲー
ト電極をマスクとして、前記CMOS領域のnMOS及
びpMOSトランジスタ領域に、nMOSトランジスタ
の低濃度ソース・ドレイン形成のための、N型不純物原
子をイオン注入する工程である。
【0020】また、前記メモリセル部の浮遊ゲート電極
及び制御ゲート電極、前記周辺回路部のCMOS領域の
ゲート電極の側面のみに、酸化膜を設ける工程を含むも
のである。
及び制御ゲート電極、前記周辺回路部のCMOS領域の
ゲート電極の側面のみに、酸化膜を設ける工程を含むも
のである。
【0021】
【0022】
【作用】本発明によれば、CMOSのゲート電極パター
ン、又はCMOSのゲート電極を形成するために設けた
フォトレジストをマスクとして、低濃度のN型不純物原
子をイオン注入している。メモリセル部は、第2の多結
晶シリコン膜又はフォトレジストで覆われており、N型
不純物原子は、注入されない。周辺回路部のpMOS領
域に注入されたN型不純物原子は、後工程で行なわれる
高濃度P型不純物原子のイオン注入により、打ち消すこ
とができる。
ン、又はCMOSのゲート電極を形成するために設けた
フォトレジストをマスクとして、低濃度のN型不純物原
子をイオン注入している。メモリセル部は、第2の多結
晶シリコン膜又はフォトレジストで覆われており、N型
不純物原子は、注入されない。周辺回路部のpMOS領
域に注入されたN型不純物原子は、後工程で行なわれる
高濃度P型不純物原子のイオン注入により、打ち消すこ
とができる。
【0023】従って、従来のnMOS領域のみに選択的
にイオン注入するように設けていたフォトレジスト形成
工程を削減できる。
にイオン注入するように設けていたフォトレジスト形成
工程を削減できる。
【0024】
【発明の実施の形態】以下、本発明の実施形態を図によ
り説明する。
り説明する。
【0025】(実施形態1)図1は、本発明の実施形態
1を示す断面図である。本発明の実施形態1は、不揮発
性メモリセルと相補型電界効果トランジスタ(CMO
S)を合わせ持つ不揮発半導体記憶装置を製造する方法
を対象とするものであって、図に示す実施形態1におい
て、図1の製造工程に至る前に、図3(a),図3
(b),図3(c)に示す製造工程が実施されるが、そ
の製造工程の内容については、説明を省略する。
1を示す断面図である。本発明の実施形態1は、不揮発
性メモリセルと相補型電界効果トランジスタ(CMO
S)を合わせ持つ不揮発半導体記憶装置を製造する方法
を対象とするものであって、図に示す実施形態1におい
て、図1の製造工程に至る前に、図3(a),図3
(b),図3(c)に示す製造工程が実施されるが、そ
の製造工程の内容については、説明を省略する。
【0026】実施形態1では、図3(c)の製造工程を
経た後、図1に示すように、メモリセル部Aの制御ゲー
ト電極8a及び浮遊ゲート電極6ー1をフォトレジスト
10−3で覆い、また周辺回路部のnMOS領域B及び
pMOS領域C上のゲート電極を形成する多結晶シリコ
ン膜をフォトレジスト10−3で覆い、周辺回路部のn
MOS領域B及びpMOS領域Cのフォトレジスト10
3をパターニングし、パターニングしたフォトレジスト
103をマスクとして、SF6等のガスを用いて多結晶
シリコン膜について異方性エッチを行い、周辺回路部の
nMOS領域B及びpMOS領域Cに、CMOSのゲー
ト電極8−1,8−2を形成する。
経た後、図1に示すように、メモリセル部Aの制御ゲー
ト電極8a及び浮遊ゲート電極6ー1をフォトレジスト
10−3で覆い、また周辺回路部のnMOS領域B及び
pMOS領域C上のゲート電極を形成する多結晶シリコ
ン膜をフォトレジスト10−3で覆い、周辺回路部のn
MOS領域B及びpMOS領域Cのフォトレジスト10
3をパターニングし、パターニングしたフォトレジスト
103をマスクとして、SF6等のガスを用いて多結晶
シリコン膜について異方性エッチを行い、周辺回路部の
nMOS領域B及びpMOS領域Cに、CMOSのゲー
ト電極8−1,8−2を形成する。
【0027】更に、フォトレジスト10−3をマスクと
して低濃度のN型不純物原子、例えばリンを1×1014
atms/cm2程度イオン注入し、周辺回路部のnM
OS領域B及びpMOS領域Cに、低濃度ソース,ドレ
イン領域11を形成し、その後、フォトレジスト10−
3を除去する。
して低濃度のN型不純物原子、例えばリンを1×1014
atms/cm2程度イオン注入し、周辺回路部のnM
OS領域B及びpMOS領域Cに、低濃度ソース,ドレ
イン領域11を形成し、その後、フォトレジスト10−
3を除去する。
【0028】以後は、従来の図4(e),(f),
(g)の製造工程を経て、図4(g)に示す状態とな
る。
(g)の製造工程を経て、図4(g)に示す状態とな
る。
【0029】(実施形態2)次に本発明の実施形態2に
ついて図2を用いて説明する。
ついて図2を用いて説明する。
【0030】図3(a)の製造工程までは、従来と同様
の方法で処理が実施される。実施形態2においては、図
2(a)に示すように、基板全面に150〜250nm
程度の多結晶シリコン8を成膜し、メモリセル部Aのみ
をフォトレジスト10−4で覆い、周辺回路部のnMO
S領域B及びpMOS領域Cでは、CMOSのゲート電
極となる領域にフォトレジスト10−4を選択的に設け
る。
の方法で処理が実施される。実施形態2においては、図
2(a)に示すように、基板全面に150〜250nm
程度の多結晶シリコン8を成膜し、メモリセル部Aのみ
をフォトレジスト10−4で覆い、周辺回路部のnMO
S領域B及びpMOS領域Cでは、CMOSのゲート電
極となる領域にフォトレジスト10−4を選択的に設け
る。
【0031】次に図2(b)に示すように、フォトレジ
スト10−4をマスクとして多結晶シリコン8をSF6
等のガスを用いて異方性エッチし、周辺回路部のnMO
S領域B及びpMOS領域Cに、CMOSのゲート電極
8−1,8−2を形成し、次にフォトレジスト10−4
を除去し、基板全面にN型不純物原子、例えばリンを1
×1014atms/cm2程度イオン注入し、周辺回路
部のnMOS領域B及びpMOS領域Cに、低濃度ソー
ス,ドレイン領域11を形成する。
スト10−4をマスクとして多結晶シリコン8をSF6
等のガスを用いて異方性エッチし、周辺回路部のnMO
S領域B及びpMOS領域Cに、CMOSのゲート電極
8−1,8−2を形成し、次にフォトレジスト10−4
を除去し、基板全面にN型不純物原子、例えばリンを1
×1014atms/cm2程度イオン注入し、周辺回路
部のnMOS領域B及びpMOS領域Cに、低濃度ソー
ス,ドレイン領域11を形成する。
【0032】次に図2(c)に示すように、メモリセル
部Aの制御ゲート及び浮遊ゲートとなる領域、周辺回路
部のnMOS領域B及びpMOS領域CのCMOSを覆
うフォトレジストを選択的に設け、パターニングされた
フォトレジストをマスクとして異方性エッチを行ない、
メモリセル部Aの制御ゲート電極8a及び浮遊ゲート電
極6ー1を設ける。
部Aの制御ゲート及び浮遊ゲートとなる領域、周辺回路
部のnMOS領域B及びpMOS領域CのCMOSを覆
うフォトレジストを選択的に設け、パターニングされた
フォトレジストをマスクとして異方性エッチを行ない、
メモリセル部Aの制御ゲート電極8a及び浮遊ゲート電
極6ー1を設ける。
【0033】次に図5のように、メモリセル部にソース
・ドレイン領域を設け、基板全面に200nm程度の気
相成長酸化膜を設けた後に、気相成長酸化膜の全面を異
方性エッチし、ゲート電極6−1,8,8−1,8−2
の側面のみに酸化膜12を設ける。以後、図4(e)〜
(g)に示す製造工程を実施する。
・ドレイン領域を設け、基板全面に200nm程度の気
相成長酸化膜を設けた後に、気相成長酸化膜の全面を異
方性エッチし、ゲート電極6−1,8,8−1,8−2
の側面のみに酸化膜12を設ける。以後、図4(e)〜
(g)に示す製造工程を実施する。
【0034】
【発明の効果】以上説明した本発明によれば、周辺回路
部のnMOS領域に、ソース・ドレイン領域を構成する
低濃度のN型不純物領域を形成する際に、選択的にフォ
トレジストパターンを設ける必要がなく、全面イオン注
入しているため、フォトレジストパターンを選択的に設
けたり、或いは除去する製造工程が必要でなく、製造工
程を短くできる。
部のnMOS領域に、ソース・ドレイン領域を構成する
低濃度のN型不純物領域を形成する際に、選択的にフォ
トレジストパターンを設ける必要がなく、全面イオン注
入しているため、フォトレジストパターンを選択的に設
けたり、或いは除去する製造工程が必要でなく、製造工
程を短くできる。
【0035】さらに本発明によれば、低濃度のN型不純
物原子をイオン注入する際、多結晶シリコン膜にも不純
物が注入され、その分だけ多結晶シリコン膜の層抵抗を
低減でき、ゲート電極を延在して配線等を形成できる。
物原子をイオン注入する際、多結晶シリコン膜にも不純
物が注入され、その分だけ多結晶シリコン膜の層抵抗を
低減でき、ゲート電極を延在して配線等を形成できる。
【図1】本発明の実施形態1を説明する断面図である。
【図2】本発明の実施形態2を説明する断面図である。
【図3】従来の製造方法を説明する断面図である。
【図4】従来の製造方法を説明する断面図である。
【図5】従来の方法で他の製品の実施例を説明する断面
図である。
図である。
【図6】従来の他品種の方法を用いた場合を説明する断
面図である。
面図である。
1 半導体基板 2 素子分離酸化膜 3 Pウェル 4 Nウェル 5−1 トンネル酸化膜 5−2,5−3 周辺回路部のゲート酸化膜 6 第1の多結晶シリコン膜 6−1 浮遊ゲート電極 7 絶縁膜 8 第2の多結晶シリコン膜 8a 制御ゲート電極 8−1,8−2 CMOSのゲート電極 9−1,9−2 メモリセル部の高濃度N型ソース,ド
レイン領域 9−3 メモリセル部の低濃度N型ソース領域 10−1〜10−4 選択的に設けたフォトレジスト 11 周辺回路部のnMOS領域の低濃度のソース,ド
レイン領域 12 側壁酸化膜 13 周辺回路部のnMOS領域の高濃度のソース,ド
レイン領域 14 周辺回路部のpMOS領域のソース,ドレイン領
域 15 層間絶縁膜 16 アルミ電極
レイン領域 9−3 メモリセル部の低濃度N型ソース領域 10−1〜10−4 選択的に設けたフォトレジスト 11 周辺回路部のnMOS領域の低濃度のソース,ド
レイン領域 12 側壁酸化膜 13 周辺回路部のnMOS領域の高濃度のソース,ド
レイン領域 14 周辺回路部のpMOS領域のソース,ドレイン領
域 15 層間絶縁膜 16 アルミ電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 29/78 H01L 29/78 301M 29/788 29/792
Claims (2)
- 【請求項1】 半導体基板上に不揮発性メモリセルと相
補型電界効果トランジスタ(CMOS)とを有する半導
体記憶装置の製造方法であって、 選択被覆工程と、ゲート電極形成工程と、イオン注入工
程を有し、 前記選択被覆工程は、制御ゲート電極及び浮遊ゲート電
極が形成されたメモリセル部をフォトレジストで覆い、
かつ周辺回路部のCMOS領域に設けられるゲート電極
となる材料膜を選択的にフォトレジストで覆う工程であ
り、 前記ゲート電極形成工程は、前記選択被覆工程で設けら
れた前記フォトレジストをマスク材として前記材料膜を
エッチングし、周辺回路部のCMOS領域にnMOS及
びpMOSトランジスタのゲート電極を設ける工程であ
り、 前記イオン注入工程は、前記エッチングの後、前記フォ
トレジスト及び前記ゲート電極をマスクとして、前記C
MOS領域のnMOS及びpMOSトランジスタ領域
に、nMOSトランジスタの低濃度ソース・ドレイン形
成のための、N型不純物原子をイオン注入する工程であ
ることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項2】 前記メモリセル部の浮遊ゲート電極及び
制御ゲート電極、前記周辺回路部のCMOS領域のゲー
ト電極の側面のみに、酸化膜を設ける工程を含むことを
特徴とする請求項1に記載の不揮発性半導体記憶装置の
製造方法。
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ITMI991130A1 (it) * | 1999-05-21 | 2000-11-21 | St Microelectronics Srl | Metodo migliorato per fabbricare dispositivi di memoria non volatili integrati su un substrato semiconduttore organizzati in matrici di memo |
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CN104425366B (zh) * | 2013-08-20 | 2017-12-29 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构的形成方法 |
CN105789036B (zh) * | 2014-12-25 | 2018-10-23 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法和电子装置 |
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US20190031140A1 (en) * | 2017-07-28 | 2019-01-31 | Adam Price | Secure locking hub system |
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JPH02260564A (ja) * | 1989-03-31 | 1990-10-23 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US5223451A (en) * | 1989-10-06 | 1993-06-29 | Kabushiki Kaisha Toshiba | Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip and method of making it |
US5153143A (en) * | 1990-02-26 | 1992-10-06 | Delco Electronics Corporation | Method of manufacturing CMOS integrated circuit with EEPROM |
JPH04302170A (ja) * | 1991-03-29 | 1992-10-26 | Nec Corp | 半導体装置の製造方法 |
US5175120A (en) * | 1991-10-11 | 1992-12-29 | Micron Technology, Inc. | Method of processing a semiconductor wafer to form an array of nonvolatile memory devices employing floating gate transistors and peripheral area having CMOS transistors |
JP3159555B2 (ja) * | 1993-01-28 | 2001-04-23 | シャープ株式会社 | 電力半導体装置の製造方法 |
JP3426039B2 (ja) * | 1994-10-05 | 2003-07-14 | 三菱電機株式会社 | 不揮発性半導体記憶装置の製造方法 |
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1996
- 1996-07-12 JP JP8183123A patent/JP3008854B2/ja not_active Expired - Fee Related
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1997
- 1997-07-09 US US08/890,404 patent/US5911105A/en not_active Expired - Fee Related
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KR980012571A (ko) | 1998-04-30 |
JPH1027890A (ja) | 1998-01-27 |
US5911105A (en) | 1999-06-08 |
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