JP2000114497A

JP2000114497A - 半導体装置の製造方法

Info

Publication number: JP2000114497A
Application number: JP10276776A
Authority: JP
Inventors: Shinichi Sato; 眞一里
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-09-30
Filing date: 1998-09-30
Publication date: 2000-04-21

Abstract

(57)【要約】【課題】メモリセルの微細化のため、ソース／ドレイ
ン用のイオン注入量は増加させることができないという
制約がある。また、コントロールゲートのパターニング
前にメモリセル領域のみイオン注入することでコントロ
ールゲートのドーピング濃度を上げることができるが、
フォト工程、注入工程を追加する必要があり、コストの
上昇につながるという問題があった。【解決手段】シリコン基板１上にメモリ領域における
フローティングゲート７及びコントロールゲート１０ｂ
と、周辺回路領域におけるゲート電極１０ａとを形成し
た後、周辺回路領域をフォトレジストで覆い、第１のト
ランジスタのソース・ドレインの形成及びコントロール
ゲートへの不純物注入のための第１のイオン注入を行
う。次に、第１のトランジスタのコントロールゲート及
びフォトレジストの側壁及び第２のトランジスタのゲー
ト電極の側壁にサイドウォールを形成する。周辺回路領
域のソース・ドレイン形成のためのイオン注入を行う
際、同時にコントロールゲートに不純物を注入する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフローティングゲー
トを有する不揮発性半導体装置の製造方法に関するもの
である。

【０００２】

【従来の技術】一般にフラッシュメモリ等のフローティ
ングゲートを持つ不揮発性半導体装置で、周辺回路がＣ
ＭＯＳ回路で構成されたものにおいては、周辺回路のゲ
ート電極は多結晶シリコン、或いは多結晶シリコンとタ
ングステンシリサイドとの積層膜で構成されており、ゲ
ート多結晶シリコンは、Ｎ型ＭＯＳトランジスタもＰ型
トランジスタもＮ型不純物でドープされていた（図１０
（ａ）、（ｂ）、（ｃ））。

【０００３】一方、ＣＰＵ等のＣＭＯＳロジック回路を
集積した半導体装置においては、高速化、低電圧動作化
への対応のために、ＭＯＳトランジスタのソース／ドレ
イン及びゲート電極の上を自己整合的にシリサイド化す
るとともに、Ｎ型ＭＯＳトランジスタのゲートはＮ型不
純物でドープし、Ｐ型ＭＯＳトランジスタのゲートはＰ
型不純物でドープする技術（デュアルゲート）が主流と
なりつつある（図１１）。

【０００４】これらの技術の利点として、まず、ソース
／ドレインをシリサイド化することで、トランジスタの
寄生抵抗を大幅に削減し、高速回路動作を可能とするこ
とが挙げられる。

【０００５】次に、多結晶シリコンで形成されたゲート
電極上にシリサイドを成長させるが、シリサイド化を伴
う場合に用いられる高融点金属として現在最も広く用い
られているものはチタン（Ｔｉ）であり、これまでゲー
ト電極の主流として多結晶シリコンとの積層膜として用
いられてきたタングステンシリサイドに比べて、抵抗が
低く（１／４〜１／５）、ゲート電極配線の低抵抗化も
図られる。更には、比較的簡単な工程で、ソース／ドレ
イン上、及びゲート電極を成す多結晶シリコン上のみに
シリサイドを形成することができるため、工程数の増加
も少なく、コストの上昇も小さい。また、Ｐ型ＭＯＳト
ランジスタのゲートをＰ型不純物でドープすることによ
り、Ｐ型ＭＯＳトランジスタのＯＦＦ時のリーク電流が
低減でき、ひいてはしきい値電圧（Ｖｔｈ）を低く設定
でき、低電圧で高速動作させることができるようにな
る。デュアルゲート構造を形成する際にも、Ｎ型ＭＯＳ
トランジスタのソース／ドレイン用高濃度イオン注入時
にＮ型ＭＯＳトランジスタのゲート電極用の多結晶シリ
コンにも注入されるようにし、Ｐ型ＭＯＳトランジスタ
のソース／ドレイン用高濃度イオン注入時にＰ型ＭＯＳ
トランジスタのゲート電極用の多結晶シリコンにも注入
されるようにすることで、工程の増加なしにデュアルゲ
ートを実現できる。

【０００６】尚、図１０（ａ）は第１の従来技術の、周
辺回路がＣＭＯＳ回路で構成されており、メモリセルが
フローティングゲートをもつ不揮発性半導体素子を備え
た半導体装置における周辺回路領域の断面図であり、同
（ｂ）は同メモリセル領域のワード線方向の断面図であ
り、同（ｃ）は同メモリセル領域のビット線方向の断面
図である。また、図１１は、第２の従来技術の、周辺回
路領域の断面図であり、図において、２１はシリコン基
板、２２は素子分離膜、２４はＮウエル、２５はＰウエ
ル、２６はトンネル酸化膜、２７は第１の多結晶シリコ
ン膜、２８はＯＮＯ膜、２９はゲート酸化膜、３０ａは
ゲート電極、３０ｂはコントロールゲート、３２ａはド
レイン、３２ｂはソースは３３はサイドウォール、３４
はチタンシリサイド、３５ａはＰ⁺拡散層、３５ｂはＮ⁺
拡散層を示す。

【０００７】

【発明が解決しようとする課題】今後、フラッシュメモ
リ等の不揮発性半導体装置においても、低電圧における
高速動作が重要になってくることから、サリサイド、デ
ュアルゲートの採用が必要となってくる。

【０００８】しかし、フローティングゲートを持つ不揮
発性半導体記憶装置においては、従来技術の問題点の説
明に供する図である図１２に示すように、コントロール
ゲート用電極の下層にフローティングゲート電極の凹凸
があるため、フローティングゲート間の深い部分（図１
２の符号Ａの部分）では実効的な多結晶シリコン膜の膜
厚がフローティングゲートの段差分だけ厚くなり、メモ
リセルのソース／ドレイン用のイオン注入だけではゲー
ト用のドーピングとしては注入量が足りず、この部分の
濃度が低くなり、メモリセル動作時に空乏層が生じる。

【０００９】フローティングゲートを持つ不揮発性半導
体装置においては、フローティングゲートとコントロー
ルゲートとの間の容量は大きい方が好ましく、フローテ
ィングゲートの側壁部分の容量として活用していること
から、フローティングゲート間の深い部分で空乏層が伸
びると側壁部分の容量が低下し、ひいては動作電圧を引
き上げる必要性がでてくる。

【００１０】一方、メモリセルの微細化のため、ソース
／ドレイン用のイオン注入量は増加させることができな
いという制約がある。また、コントロールゲートのパタ
ーニング前にメモリセル領域のみイオン注入することで
コントロールゲートのドーピング濃度を上げることがで
きる。しかし、この場合、フォト工程、注入工程を追加
する必要があり、コストの上昇につながるという問題が
あった。

【００１１】

【課題を解決するための手段】請求項１に記載の本発明
の半導体装置の製造方法は、同一基板上に、コントロー
ルゲート及びフローティングゲートを有する第１導電型
チャネルの第１のトランジスタを複数有するメモリセル
領域と、少なくとも第１導電型チャネルの第２のトラン
ジスタを有する周辺回路領域とを備えた半導体装置の製
造方法において、上記基板上にメモリセル領域における
第１のトランジスタのフローティングゲート及びコント
ロールゲートと、周辺回路領域における第２のトランジ
スタのゲート電極とを形成した後、上記周辺回路領域を
フォトレジストで覆い、第１のトランジスタのソース・
ドレインの形成及びコントロールゲートへの不純物注入
のための第１のイオン注入を行う工程と、上記第１のト
ランジスタのコントロールゲート及びフローティングゲ
ートの側壁と第２のトランジスタのゲート電極の側壁と
にサイドウォールを形成する工程と、上記第２のトラン
ジスタのソース・ドレイン形成のための第２のイオン注
入を行う際、同時に上記第１のトランジスタのコントロ
ールゲートに不純物を注入する工程とを有することを特
徴とするものである。

【００１２】また、請求項２に記載の本発明の半導体装
置の製造方法は、上記サイドウォールを形成する前に、
上記周辺回路領域に低濃度不純物領域を形成しておき、
サイドウォール形成後、高濃度不純物領域形成のための
上記第２のイオン注入を行うことにより、第２のトラン
ジスタをＬＤＤ構造とすることを特徴とする、請求項１
に記載の半導体装置の製造方法である。

【００１３】また、請求項３に記載の本発明の半導体装
置の製造方法は、上記第１のイオン注入を行う前に、上
記第１のトランジスタのソースにのみ第１導電型不純物
をイオン注入する第３のイオン注入を行う工程を有する
ことを特徴とする、請求項１又は請求項２に記載の半導
体装置の製造方法である。

【００１４】また、請求項４に記載の本発明の半導体装
置の製造方法は、上記第１のイオン注入においてはヒ素
を、上記第３のイオン注入において、リンとヒ素とを注
入することを特徴とする、請求項１乃至請求項３のいず
れかに記載の半導体装置の製造方法である。

【００１５】更に、請求項５に記載の本発明の半導体装
置の製造方法は、上記第１のトランジスタのコントロー
ルゲート表面及びソース・ドレイン表面と第２のトラン
ジスタのゲート電極表面及びソース・ドレイン表面をエ
ッチングにより露出させた後、高融点金属を全面に堆積
させ、その後シリサイド化を行うことにより、上記第１
のトランジスタのコントロールゲート上及びソース・ド
レイン上と第２のトランジスタのゲート電極上及びソー
ス・ドレイン上に高融点金属シリサイドを自己整合的に
形成することを特徴とする、請求項１乃至請求項４に記
載の半導体装置の製造方法である。

【００１６】

【実施の形態】以下、一の実施の形態に基づいて、本発
明を詳細に説明する。

【００１７】図１乃至図９における、（ａ）は本発明の
一実施の形態の半導体装置の製造工程の一部における、
周辺回路領域の断面図、（ｂ）は同メモリセル領域のワ
ード線方向の断面図、（ｃ）は同メモリセル領域のビッ
ト線方向の断面図ある。また、図１乃至図９において、
１はシリコン基板、２は素子分離膜、３は絶縁膜、４は
Ｎウエル、５はＰウエル、６はトンネル酸化膜、７はフ
ローティングゲートとなる第１の多結晶シリコン膜、８
はＯＮＯ膜、９はゲート酸化膜、１０ａはゲート電極、
１０ｂはコントロールゲート、１１ａ、１１ｂはフォト
レジスト、１２ａはドレインとなるヒ素が注入された不
純物領域、１２ｂはソースとなるヒ素とリンが注入され
た不純物領域、１３はサイドウォール、１４はチタンシ
リサイド、１５ａはソース・ドレインとなるＰ⁺拡散
層、１５ｂはソース・ドレインとなるＮ⁺拡散層を示
す。

【００１８】まず、Ｐ型シリコン基板１上にＬＯＣＯＳ
法により、素子分離膜２を形成する。ＬＯＣＯＳによる
素子分離膜２の膜厚は６０００Åとする（図１（ａ）、
（ｂ）、（ｃ））。

【００１９】次に、周辺回路用Ｐチャネルトランジスタ
を形成する領域のみレジストを取り除くように、フォト
レジストパターンを形成し、このフォトレジストパター
ンをマスクに、リンを、注入エネルギーを３００ｋｅＶ
で、ドーズ量を３×１０¹²ｃｍ^-2及び注入エネルギーを
５０ｋｅＶで、ドーズ量１×１０¹²ｃｍ^-2としてイオン
注入し、Ｎウエル４を形成する。

【００２０】次に、周辺回路用Ｎチャネルトランジスタ
とメモリセルを形成する領域のみレジストとを取り除く
ように、フォトレジストパターンを形成し、このフォト
レジストパターンをマスクに、ボロンを、注入エネルギ
ーを１５０ｋｅＶで、ドーズ量を３×１０¹²ｃｍ^-2及び
注入エネルギーを２５ｋｅＶで、ドーズ量を３×１０¹²
ｃｍ^-2としてイオン注入し、Ｐウエル５を形成する（図
２（ａ）、（ｂ）、（ｃ））。

【００２１】次に、シリコン基板１の活性化領域上にト
ンネル酸化膜６を１００Å形成し、第１の多結晶シリコ
ン膜７を１５００Å形成し、続いて、第１の多結晶シリ
コン膜７中にリンイオンを１×１０¹⁵ｃｍ^-2注入する。
次に、第１の多結晶シリコン膜７をフォトエッチ工程に
より選択的に取り除きフローティングゲートを形成する
（図３（ａ）、（ｂ）、（ｃ））。

【００２２】次に、全面にＯＮＯ膜８（熱酸化膜５０Å
／ＳｉＮ膜８０Å／ＨＴＯ膜８０Å）を形成する。次
に、周辺回路を形成する領域のＯＮＯ膜８をフォトエッ
チング工程により選択的に取り除き、続いて、熱酸化に
より、周辺回路を形成する領域上にゲート酸化膜９を膜
厚２００Å程度形成する（図４（ａ）、（ｂ）、
（ｃ））。この工程でメモリセル領域ではＯＮＯ膜８の
ＳｉＮ膜が酸素の供給を阻止することから酸化膜は成長
しない。

【００２３】次に、第２の多結晶シリコン膜を３０００
Å形成する。次に周辺回路用のゲート電極１０ａのパタ
ーンをフォトエッチング工程により加工し、続いて、メ
モリセルのコントロールゲート１０ｂ（かつワード線）
のパターンをフォトエッチング工程により加工する（図
５（ａ）、（ｂ）、（ｃ））。

【００２４】次に、メモリセルのソース側のみレジスト
が除去されるようにフォトを行い、このパターニングさ
れたフォトレジスト１１ａをマスクに、メモリセルのソ
ース側のみヒ素を注入エネルギーを２０ｋｅＶ、ドーズ
量を２×１０¹⁵ｃｍ^-2としてイオン注入し、リンを注入
エネルギー２０ｋｅＶ、ドーズ量を５×１０¹⁴ｃｍ^-2と
してイオン注入し、ソースとなる不純物領域１２ｂを形
成する。

【００２５】次に、メモリセル領域のみレジストを取り
除くようにフォトを行い、メモリセルのソース及びドレ
インにヒ素２０ｋｅＶ、ドーズ量を２×１０¹⁵ｃｍ^-2と
してイオン注入し、ドレインとなる不純物領域１２ａを
形成する（図６（ａ）、（ｂ）、（ｃ））。この際、コ
ントロールゲート１０ｂにもヒ素が注入される。

【００２６】ここで、メモリセルのソース側のみ２重拡
散を行うのは、消去時にフローティングゲートからソー
ス側に電子を引き抜く際、ソースに比較的高い電圧をか
けるので、耐圧を上げると同時に、リーク電流のホール
の一部が電界で加速され、酸化膜に注入されると信頼性
を低下させるので、ソース接合近傍の電界を弱めるため
である。また、消去の際のフローティングゲートからソ
ースへの電流を多くするためソース中の空乏層は無い方
がよく、このため、ソースのヒ素の濃度はあまり低くす
ることはできない。ドレイン側は書き込み時にホットエ
レクトロンを発生させるので、電界を弱められないの
で、２重拡散にはできない。そこで、ソースのみ、ヒ素
だけでなく、リンをも用いた２重拡散とする。

【００２７】但し、ヒ素の濃度自体はソースよりも多少
下げてもホットエレクトロンの発生効率は下がらず、チ
ャネル長縮小のためにはドレイン側のヒ素濃度は少なく
する傾向にある。

【００２８】次に、周辺回路のＮチャネルトランジスタ
のＬＤＤ構造の低濃度不純物領域形成のため、周辺回路
のＮチャネル領域のみレジストを取り除くようフォト
し、リン（注入エネルギー５０ｋｅＶ、ドーズ量１×１
０¹³ｃｍ^-2）をイオン注入する。次に、周辺回路のＰチ
ャネル領域のＬＤＤ構造の低濃度不純物領域形成のた
め、周辺回路のＮチャネル領域のみレジストを取り除く
ようフォトし、ボロン（注入エネルギー２０ｋｅＶ、ド
ーズ量１×１０¹³ｃｍ^-2）をイオン注入する。次に、酸
化膜２０００ÅをＣＶＤ法で形成し、異方性エッチング
によりエッチバックし、メモリセル領域のコントロール
ゲート及びフローティングゲートの側壁及び周辺回路の
トランジスタのゲート電極の側壁にサイドウォール１３
を形成する（図７（ａ）、（ｂ）、（ｃ））。

【００２９】次に、周辺回路のＮチャネルトランジスタ
領域とメモリセル領域とのみレジストを取り除くようフ
ォトし、このパターニングされたフォトレジスト１１ｂ
をマスクに、ヒ素（注入エネルギーを２０ｋｅＶ、ドー
ズ量を３×１０¹⁵ｃｍ^-2）をイオン注入し、周辺回路の
Ｎチャネルトランジスタのソース・ドレインの高濃度領
域を形成する（図８（ａ）、（ｂ）、（ｃ））。この工
程でメモリセルのソース１２ｂ・ドレイン１２ａ、コン
トロールゲート１０ｃにヒ素が追加注入され、コントロ
ールゲート１０ｃ中に十分なヒ素が導入されるが、コン
トロールゲート１０ｃ及びフローティングゲート７側壁
には酸化膜サイドウォール１３が形成されているため、
コントロールゲート１０ｃ及びフローティングゲート７
下の横方向拡散長にはほとんど影響がなく、メモリセル
特性に対する悪影響は小さい。

【００３０】次に、周辺回路のＰチャネルトランジスタ
領域のみレジストを取り除くようフォトし、ボロン（注
入エネルギー２０ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2）
をイオン注入し、周辺回路のＰチャネルトランジスタの
ソース・ドレインの高濃度領域を形成する。

【００３１】以上の工程で、メモリセル及び周辺回路の
ソース・ドレイン、ゲートのドーピングが終わり、引き
続き、メモリセル領域及び周辺回路領域のソース・ドレ
イン・ゲート上の酸化膜を除去した後、チタン膜を５０
０Åスパッタし、６５０℃、Ｎ₂雰囲気で６０秒間アニ
ールし、シリコン表面とチタンが接触している部分でシ
リサイド反応を起こさせ、チタンシリサイド膜１４を形
成する。次に、硫酸と過酸化水素水の混合液で未反応の
チタンを除去する（図９（ａ）、（ｂ）、（ｃ））。こ
のように、ソース・ドレインにシリサイド（自己整合シ
リサイド）が形成されることにより、トランジスタの寄
生抵抗を大幅に削減し、高速回路動作を可能にする。引
き続き、通常のコンタクト形成、配線形成を行う。

【００３２】

【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、工程数を増やすことなく、メモリセ
ル特性を改善できることから、低コスト、低電圧で高速
化のフラッシュメモリ等の不揮発性記憶素子を備えた半
導体装置を提供することができる。

【図面の簡単な説明】

【図１】（ａ）は本発明の一実施の形態の半導体装置の
製造工程の一部における、周辺回路領域の断面図、
（ｂ）は同メモリセル領域のワード線方向の断面図、
（ｃ）は同メモリセル領域のビット線方向の断面図あ
る。

【図２】（ａ）は本発明の一実施の形態の半導体装置の
製造工程の一部における、周辺回路領域の断面図、
（ｂ）は同メモリセル領域のワード線方向の断面図、
（ｃ）は同メモリセル領域のビット線方向の断面図あ
る。

【図３】（ａ）は本発明の一実施の形態の半導体装置の
製造工程の一部における、周辺回路領域の断面図、
（ｂ）は同メモリセル領域のワード線方向の断面図、
（ｃ）は同メモリセル領域のビット線方向の断面図あ
る。

【図４】（ａ）は本発明の一実施の形態の半導体装置の
製造工程の一部における、周辺回路領域の断面図、
（ｂ）は同メモリセル領域のワード線方向の断面図、
（ｃ）は同メモリセル領域のビット線方向の断面図あ
る。

【図５】（ａ）は本発明の一実施の形態の半導体装置の
製造工程の一部における、周辺回路領域の断面図、
（ｂ）は同メモリセル領域のワード線方向の断面図、
（ｃ）は同メモリセル領域のビット線方向の断面図あ
る。

【図６】（ａ）は本発明の一実施の形態の半導体装置の
製造工程の一部における、周辺回路領域の断面図、
（ｂ）は同メモリセル領域のワード線方向の断面図、
（ｃ）は同メモリセル領域のビット線方向の断面図あ
る。

【図７】（ａ）は本発明の一実施の形態の半導体装置の
製造工程の一部における、周辺回路領域の断面図、
（ｂ）は同メモリセル領域のワード線方向の断面図、
（ｃ）は同メモリセル領域のビット線方向の断面図あ
る。

【図８】（ａ）は本発明の一実施の形態の半導体装置の
製造工程の一部における、周辺回路領域の断面図、
（ｂ）は同メモリセル領域のワード線方向の断面図、
（ｃ）は同メモリセル領域のビット線方向の断面図あ
る。

【図９】（ａ）は本発明の一実施の形態の半導体装置の
製造工程の一部における、周辺回路領域の断面図、
（ｂ）は同メモリセル領域のワード線方向の断面図、
（ｃ）は同メモリセル領域のビット線方向の断面図あ
る。

【図１０】（ａ）は第１の従来技術の、周辺回路がＣＭ
ＯＳ回路で構成されており、メモリセルがフローティン
グゲートをもつ不揮発性半導体素子を備えた半導体装置
における周辺回路領域の断面図であり、（ｂ）は同メモ
リセル領域のワード線方向の断面図であり、（ｃ）は同
メモリセル領域のビット線方向の断面図である。

【図１１】第２の従来技術の、周辺回路領域の断面図で
ある。

【図１２】従来技術の問題点の説明に供する図である。

【符号の説明】

１シリコン基板２素子分離膜３絶縁膜４Ｎウエル５Ｐウエル６トンネル酸化膜７第１の多結晶シリコン膜８ＯＮＯ膜９ゲート酸化膜１０ａゲート電極１０ｂコントロールゲート１０ｃ不純物が注入されたコントロールゲート、１１ａ、１１ｂはフォトレジスト１２ａドレインとなるヒ素が注入された不純物領域１２ｂソースとなるヒ素とリンが注入された不純物領
域１３サイドウォール１４チタンシリサイド１５ａＰ⁺拡散層１５ｂＮ⁺拡散層

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F001 AA25 AB08 AB09 AC06 AD03 AD12 AD17 AD18 AD62 AF05 AF23 AF25 AG10 AG11 AG21 AG40 5F083 EP02 EP23 EP55 EP63 ER02 ER09 ER22 GA02 GA06 GA19 GA22 GA28 JA32 JA35 JA39 JA53 NA02 PR03 PR21 PR29 PR36 PR43 PR53 ZA13

Claims

【特許請求の範囲】

【請求項１】同一基板上に、コントロールゲート及び
フローティングゲートを有する第１導電型チャネルの第
１のトランジスタを複数有するメモリセル領域と、少な
くとも第１導電型チャネルの第２のトランジスタを有す
る周辺回路領域とを備えた半導体装置の製造方法におい
て、上記基板上にメモリセル領域における第１のトランジス
タのフローティングゲート及びコントロールゲートと、
周辺回路領域における第２のトランジスタのゲート電極
とを形成した後、上記周辺回路領域をフォトレジストで
覆い、第１のトランジスタのソース・ドレインの形成及
びコントロールゲートへの不純物注入のための第１のイ
オン注入を行う工程と、上記第１のトランジスタのコントロールゲート及びフロ
ーティングゲートの側壁と第２のトランジスタのゲート
電極の側壁とにサイドウォールを形成する工程と、上記第２のトランジスタのソース・ドレイン形成のため
の第２のイオン注入を行う際、同時に上記第１のトラン
ジスタのコントロールゲートに不純物を注入する工程と
を有することを特徴とする、半導体装置の製造方法。
【請求項２】上記サイドウォールを形成する前に、上
記周辺回路領域に低濃度不純物領域を形成しておき、サ
イドウォール形成後、高濃度不純物領域形成のための上
記第２のイオン注入を行うことにより、第２のトランジ
スタをＬＤＤ構造とすることを特徴とする、請求項１に
記載の半導体装置の製造方法。
【請求項３】上記第１のイオン注入を行う前に、上記
第１のトランジスタのソースにのみ第１導電型不純物を
イオン注入する第３のイオン注入を行う工程を有するこ
とを特徴とする、請求項１又は請求項２に記載の半導体
装置の製造方法。
【請求項４】上記第１のイオン注入においてはヒ素
を、上記第３のイオン注入において、リンとヒ素とを注
入することを特徴とする、請求項１乃至請求項３のいず
れかに記載の半導体装置の製造方法。
【請求項５】上記第１のトランジスタのコントロール
ゲート表面及びソース・ドレイン表面と第２のトランジ
スタのゲート電極表面及びソース・ドレイン表面をエッ
チングにより露出させた後、高融点金属を全面に堆積さ
せ、その後シリサイド化を行うことにより、上記第１の
トランジスタのコントロールゲート上及びソース・ドレ
イン上と第２のトランジスタのゲート電極上及びソース
・ドレイン上に高融点金属シリサイドを自己整合的に形
成することを特徴とする、請求項１乃至請求項４に記載
の半導体装置の製造方法。