JP2001223276A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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- H10B12/05—Making the transistor
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Abstract
(57)【要約】
【課題】食刻残留物が発生するか又は半導体基板が損傷
されることを防止し、LDD領域及びソース／ドレイン領
域を形成するためのイオン注入工程等の高温工程により
前記タングステン層が酸化する現象を防止し、素子の動
作特性及び工程収率を向上させる技術を提供する。 【解決手段】高集積半導体素子のCMOS又はDRAMのセル製
造工程でタングステン層と多結晶シリコン層の積層構造
でゲート電極を形成する工程時、アンドープド多結晶シ
リコン層（undoped polysilicon layer）でゲート電極
の形を形成し、前記多結晶シリコン層の側壁に絶縁膜ス
ペーサを形成した後、LDD領域を形成してから前記アン
ドープド多結晶シリコン層を所定厚さ除去し、前記タン
グステン層を形成する部分を露出させた後、PMOS領域及
びNMOS領域のそれぞれに形成されているアンドープド多
結晶シリコン層に、不純物をそれぞれ別にイオン注入し
てタングステン層を形成する半導体素子の製造方法に係
る。
されることを防止し、LDD領域及びソース／ドレイン領
域を形成するためのイオン注入工程等の高温工程により
前記タングステン層が酸化する現象を防止し、素子の動
作特性及び工程収率を向上させる技術を提供する。 【解決手段】高集積半導体素子のCMOS又はDRAMのセル製
造工程でタングステン層と多結晶シリコン層の積層構造
でゲート電極を形成する工程時、アンドープド多結晶シ
リコン層（undoped polysilicon layer）でゲート電極
の形を形成し、前記多結晶シリコン層の側壁に絶縁膜ス
ペーサを形成した後、LDD領域を形成してから前記アン
ドープド多結晶シリコン層を所定厚さ除去し、前記タン
グステン層を形成する部分を露出させた後、PMOS領域及
びNMOS領域のそれぞれに形成されているアンドープド多
結晶シリコン層に、不純物をそれぞれ別にイオン注入し
てタングステン層を形成する半導体素子の製造方法に係
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関する。より詳しくは、高集積素子のCMOSトランジ
スタ又はDRAMセルで金属層と多結晶シリコン層の積層構
造のゲート電極形成時、前記金属層の酸化を防止するた
めセミ・ダマシン（semi−damascene）工程でゲート電
極を形成する方法に関する。
法に関する。より詳しくは、高集積素子のCMOSトランジ
スタ又はDRAMセルで金属層と多結晶シリコン層の積層構
造のゲート電極形成時、前記金属層の酸化を防止するた
めセミ・ダマシン（semi−damascene）工程でゲート電
極を形成する方法に関する。
【０００２】
【従来技術】従来のデュアルゲート電極を製造する方法
は、アンドープド（undoped）されたポリシリコン層の
上部にマスク（Mask）を用いてデュアルインプラント
（dualimplant）（ｎ＋：AS・Ｐ、ｐ＋：Ｂ・BF2）する
か、又はインシチュードーピング（in−situ doping）
方法によりｎ＋ゲートとｐ＋ゲートをそれぞれ蒸着し、
パターニング（patterning）する方法が主に用いられ
た。
は、アンドープド（undoped）されたポリシリコン層の
上部にマスク（Mask）を用いてデュアルインプラント
（dualimplant）（ｎ＋：AS・Ｐ、ｐ＋：Ｂ・BF2）する
か、又はインシチュードーピング（in−situ doping）
方法によりｎ＋ゲートとｐ＋ゲートをそれぞれ蒸着し、
パターニング（patterning）する方法が主に用いられ
た。
【０００３】しかし、前者の方法は工程が簡単な方であ
るがハイドーピング（high doping）が困難であり、ド
ーパントプロファイル（dopant profile）の特性上ゲー
トデプレッションが発生し易い。
るがハイドーピング（high doping）が困難であり、ド
ーパントプロファイル（dopant profile）の特性上ゲー
トデプレッションが発生し易い。
【０００４】さらに、後者の方法はn＋とp＋ポリシリコ
ン層で成るゲート電極を形成しなければならないため、
それぞれの工程をセットアップ（set−up）しなければ
ならない問題点がある。
ン層で成るゲート電極を形成しなければならないため、
それぞれの工程をセットアップ（set−up）しなければ
ならない問題点がある。
【０００５】以下、添付の図面を参照しながら従来技術
に係る半導体素子の製造方法を説明する。
に係る半導体素子の製造方法を説明する。
【０００６】図１（ａ）〜図１（ｃ）は、従来技術に係
る半導体素子の製造工程順を示す断面図である。
る半導体素子の製造工程順を示す断面図である。
【０００７】図１（ａ）に示すように、半導体基板（１
０）の活性領域を定義する素子分離絶縁膜（１２）を形
成する。
０）の活性領域を定義する素子分離絶縁膜（１２）を形
成する。
【０００８】次いで、NMOS領域（Ｉ）に予定される部分
にｐウェルを形成し、PMOS領域（ＩＩ）に予定される部
分にｎウェルを形成する。
にｐウェルを形成し、PMOS領域（ＩＩ）に予定される部
分にｎウェルを形成する。
【０００９】その次に、全体表面の上部にゲート絶縁膜
（１４）を形成し、前記ゲート絶縁膜（１４）の上部に
多結晶シリコン層を形成する。
（１４）を形成し、前記ゲート絶縁膜（１４）の上部に
多結晶シリコン層を形成する。
【００１０】次いで、前記多結晶シリコン層の上部にNM
OS領域（Ｉ）を露出させる第１感光膜パターンを形成す
る。なお、前記第１感光膜パターンをイオン注入マスク
として用いてｎ型不純物をインプラントし、ｎ＋多結晶
シリコン層（１５ａ）を形成する。
OS領域（Ｉ）を露出させる第１感光膜パターンを形成す
る。なお、前記第１感光膜パターンをイオン注入マスク
として用いてｎ型不純物をインプラントし、ｎ＋多結晶
シリコン層（１５ａ）を形成する。
【００１１】その次に、前記第１感光膜パターンを除去
する。
する。
【００１２】次いで、前記多結晶シリコン層の上部にPM
OS領域（ＩＩ）を露出させる第２感光膜パターンを形成
する。なお、前記第２感光膜パターンをイオン注入マス
クとして用いてp型不純物をインプラントし、ｐ＋多結
晶シリコン層（１６ａ）を形成する。
OS領域（ＩＩ）を露出させる第２感光膜パターンを形成
する。なお、前記第２感光膜パターンをイオン注入マス
クとして用いてp型不純物をインプラントし、ｐ＋多結
晶シリコン層（１６ａ）を形成する。
【００１３】その次に、前記第２感光膜パターンを除去
する。
する。
【００１４】次いで、全体表面の上部に拡散防止膜（１
８ａ）、金属層（２０ａ）、及びマスク絶縁膜（２２
ａ）の積層構造を形成する。
８ａ）、金属層（２０ａ）、及びマスク絶縁膜（２２
ａ）の積層構造を形成する。
【００１５】図１（ｂ）に示すように、ゲート電極に予
定される部分を保護するゲート電極マスクを食刻マスク
として用い、前記積層構造及び不純物がイオン注入され
た多結晶シリコン層を食刻し、マスク絶縁膜パターン
（２２ｂ）、金属層パターン（２０ｂ）、拡散防止膜パ
ターン（１８ｂ）、及びｎ＋ゲート電極（１５ｂ）とｐ
＋ゲート電極（１６ｂ）を形成する。
定される部分を保護するゲート電極マスクを食刻マスク
として用い、前記積層構造及び不純物がイオン注入され
た多結晶シリコン層を食刻し、マスク絶縁膜パターン
（２２ｂ）、金属層パターン（２０ｂ）、拡散防止膜パ
ターン（１８ｂ）、及びｎ＋ゲート電極（１５ｂ）とｐ
＋ゲート電極（１６ｂ）を形成する。
【００１６】その後、前記ｎ＋ゲート電極（１５ｂ）と
ｐ＋ゲート電極（１６ｂ）、及び露出した半導体基板
（１０）のみ選択的に酸化させて緩衝絶縁膜（２４）を
形成する。
ｐ＋ゲート電極（１６ｂ）、及び露出した半導体基板
（１０）のみ選択的に酸化させて緩衝絶縁膜（２４）を
形成する。
【００１７】次いで、NMOS領域（Ｉ）とPMOS領域（Ｉ
Ｉ）にそれぞれマスク工程を行い、低濃度の不純物をイ
オン注入してｎ−LDD（Lightly Doped Drain）領域（２
６ａ）とｐ−LDD領域（２６ｂ）を形成する。
Ｉ）にそれぞれマスク工程を行い、低濃度の不純物をイ
オン注入してｎ−LDD（Lightly Doped Drain）領域（２
６ａ）とｐ−LDD領域（２６ｂ）を形成する。
【００１８】図１（ｃ）に示すように、前記マスク絶縁
膜パターン（２２ｂ）、金属層パターン（２０ｂ）、拡
散防止膜パターン（１８ｂ）、及びｎ＋ゲート電極（１
５ｂ）／ｐ＋ゲート電極（１６ｂ）の側壁に酸化膜スペ
ーサ（２８）と窒化膜スペーサ（３０）を二重構造に形
成する。
膜パターン（２２ｂ）、金属層パターン（２０ｂ）、拡
散防止膜パターン（１８ｂ）、及びｎ＋ゲート電極（１
５ｂ）／ｐ＋ゲート電極（１６ｂ）の側壁に酸化膜スペ
ーサ（２８）と窒化膜スペーサ（３０）を二重構造に形
成する。
【００１９】次いで、NMOS領域（Ｉ）とPMOS領域（Ｉ
Ｉ）にそれぞれマスク工程を行い、高濃度の不純物をイ
オン注入してｎ＋ソース／ドレイン領域（２７ａ）とｐ
＋ソース／ドレイン領域（２７ｂ）を形成する。このと
き、前記窒化膜スペーサ（３０）は後続自己整列コンタ
クト（self aligned contact）工程で食刻障壁の役割を
果たす。
Ｉ）にそれぞれマスク工程を行い、高濃度の不純物をイ
オン注入してｎ＋ソース／ドレイン領域（２７ａ）とｐ
＋ソース／ドレイン領域（２７ｂ）を形成する。このと
き、前記窒化膜スペーサ（３０）は後続自己整列コンタ
クト（self aligned contact）工程で食刻障壁の役割を
果たす。
【００２０】その後、全体表面の上部に層間絶縁膜（３
２）を形成したあと平坦化させる。
２）を形成したあと平坦化させる。
【００２１】上記のように、従来技術に係る半導体素子
の製造方法は、ゲート電極を構成する金属層パターンが
後続熱工程により膨脹し、ゲート電極を形成するための
食刻工程時にマスク絶縁膜との食刻選択比の差により前
記金属層パターンが膨張し、後続LDD領域を形成するた
めのイオン注入工程時にゲート電極の縁部まで不純物が
イオン注入されないという問題がある。さらに、前記金
属層パターンの酸化によりゲート電極がリフティングさ
れる現象が発生する等により、素子の特性及び信頼性が
低下する問題がある。
の製造方法は、ゲート電極を構成する金属層パターンが
後続熱工程により膨脹し、ゲート電極を形成するための
食刻工程時にマスク絶縁膜との食刻選択比の差により前
記金属層パターンが膨張し、後続LDD領域を形成するた
めのイオン注入工程時にゲート電極の縁部まで不純物が
イオン注入されないという問題がある。さらに、前記金
属層パターンの酸化によりゲート電極がリフティングさ
れる現象が発生する等により、素子の特性及び信頼性が
低下する問題がある。
【００２２】
【発明が解決しようとする課題】本発明の主な目的は、
前記の従来技術の問題点等を解決し、ゲート電極状の多
結晶シリコン層又は非晶質シリコン層の導電層パターン
を形成し、前記導電層パターンの側壁に絶縁膜スペーサ
を形成した後、低濃度の不純物をイオン注入してLDD領
域を形成し、前記導電層パターンの所定厚さを除去した
後、金属層パターンを形成してゲート電極を形成するこ
とにより、前記金属層がイオン注入工程等の高温工程に
より酸化することを防止する半導体素子の製造方法を提
供することにある。
前記の従来技術の問題点等を解決し、ゲート電極状の多
結晶シリコン層又は非晶質シリコン層の導電層パターン
を形成し、前記導電層パターンの側壁に絶縁膜スペーサ
を形成した後、低濃度の不純物をイオン注入してLDD領
域を形成し、前記導電層パターンの所定厚さを除去した
後、金属層パターンを形成してゲート電極を形成するこ
とにより、前記金属層がイオン注入工程等の高温工程に
より酸化することを防止する半導体素子の製造方法を提
供することにある。
【００２３】
【課題を解決するための手段】すなわち、本発明は、NM
OS領域とPMOS領域で成るセル領域、及び周辺回路領域が
備えられる半導体基板の上部にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上部にゲート電極状のアン
ドープド多結晶シリコン層パターンを形成する工程と、
全体表面の上部に所定厚さの酸化膜を形成する工程と、
前記セル領域及び周辺回路領域のNMOS領域と、周辺回路
領域のPMOS領域のアンドープド多結晶シリコン層パター
ンの両側の半導体基板にLDD領域をそれぞれ形成する工
程と、全体表面の上部に所定厚さの窒化膜を形成する工
程と、前記窒化膜と酸化膜を全面食刻工程で食刻し、前
記アンドープド多結晶シリコン層パターンの側壁に窒化
膜と酸化膜の二重構造を有するスペーサを形成する工程
と、前記周辺回路領域のNMOS領域及びPMOS領域のスペー
サの両側に高濃度不純物をそれぞれイオン注入し、ソー
ス／ドレイン領域を形成する工程と、全体表面の上部に
層間絶縁膜を形成したあと平坦化させ、前記アンドープ
ド多結晶シリコン層パターンを露出させる工程と、前記
露出したアンドープド多結晶シリコン層パターンを、所
定厚さを残して全面食刻工程で除去し溝を形成する工程
と、前記セル領域及び周辺回路領域でNMOS領域、及びPM
OS領域のアンドープド多結晶シリコン層パターンに不純
物をそれぞれイオン注入し、ドープド多結晶シリコン層
パターンで成るゲート電極を形成する工程と、前記溝の
上部の所定深さを除いた部分に、拡散防止膜と金属層を
埋め込ませる工程と、前記露出した溝の上部に埋め込ま
れるマスク絶縁膜パターンを形成する工程を含むことを
特徴とする半導体素子の製造方法に係るものである。
OS領域とPMOS領域で成るセル領域、及び周辺回路領域が
備えられる半導体基板の上部にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上部にゲート電極状のアン
ドープド多結晶シリコン層パターンを形成する工程と、
全体表面の上部に所定厚さの酸化膜を形成する工程と、
前記セル領域及び周辺回路領域のNMOS領域と、周辺回路
領域のPMOS領域のアンドープド多結晶シリコン層パター
ンの両側の半導体基板にLDD領域をそれぞれ形成する工
程と、全体表面の上部に所定厚さの窒化膜を形成する工
程と、前記窒化膜と酸化膜を全面食刻工程で食刻し、前
記アンドープド多結晶シリコン層パターンの側壁に窒化
膜と酸化膜の二重構造を有するスペーサを形成する工程
と、前記周辺回路領域のNMOS領域及びPMOS領域のスペー
サの両側に高濃度不純物をそれぞれイオン注入し、ソー
ス／ドレイン領域を形成する工程と、全体表面の上部に
層間絶縁膜を形成したあと平坦化させ、前記アンドープ
ド多結晶シリコン層パターンを露出させる工程と、前記
露出したアンドープド多結晶シリコン層パターンを、所
定厚さを残して全面食刻工程で除去し溝を形成する工程
と、前記セル領域及び周辺回路領域でNMOS領域、及びPM
OS領域のアンドープド多結晶シリコン層パターンに不純
物をそれぞれイオン注入し、ドープド多結晶シリコン層
パターンで成るゲート電極を形成する工程と、前記溝の
上部の所定深さを除いた部分に、拡散防止膜と金属層を
埋め込ませる工程と、前記露出した溝の上部に埋め込ま
れるマスク絶縁膜パターンを形成する工程を含むことを
特徴とする半導体素子の製造方法に係るものである。
【００２４】
【発明の実施の形態】以下、添付の図面を参照しながら
本発明を詳しく説明する。
本発明を詳しく説明する。
【００２５】図２〜図１１は、本発明に係る半導体素子
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【００２６】図２に示すように、半導体基板（100）の
活性領域を定義（区画）する素子分離絶縁膜（101）を
形成する。
活性領域を定義（区画）する素子分離絶縁膜（101）を
形成する。
【００２７】次いで、全体表面の上部に前記半導体基板
（100）でセル領域のNMOS領域（ＩＩＩ）に予定される
部分を露出させる第１感光膜パターン（102）を形成し
た後、前記第１感光膜パターン（102）をイオン注入マ
スクとして用いて前記半導体基板（100）にｐ型不純物
をイオン注入してｐウェルを形成する。なお、前記の方
法を繰り返し前記半導体基板（100）の周辺回路領域でN
MOS領域（Ｉ）、及びPMOS領域（ＩＩ）にｐウェル及び
ｎウェルを形成する。
（100）でセル領域のNMOS領域（ＩＩＩ）に予定される
部分を露出させる第１感光膜パターン（102）を形成し
た後、前記第１感光膜パターン（102）をイオン注入マ
スクとして用いて前記半導体基板（100）にｐ型不純物
をイオン注入してｐウェルを形成する。なお、前記の方
法を繰り返し前記半導体基板（100）の周辺回路領域でN
MOS領域（Ｉ）、及びPMOS領域（ＩＩ）にｐウェル及び
ｎウェルを形成する。
【００２８】図３に示すように、前記第１感光膜パター
ン（102）を除去し、全体表面の上部にゲート絶縁膜（1
03）とアンドープド多結晶シリコン層（104ａ）の積層
構造を形成する。このとき、前記アンドープド多結晶シ
リコン層（104ａ）の厚さはゲート電極で成る導電層、
金属層、及びマスク絶縁膜等の高さに形成される。
ン（102）を除去し、全体表面の上部にゲート絶縁膜（1
03）とアンドープド多結晶シリコン層（104ａ）の積層
構造を形成する。このとき、前記アンドープド多結晶シ
リコン層（104ａ）の厚さはゲート電極で成る導電層、
金属層、及びマスク絶縁膜等の高さに形成される。
【００２９】図４に示すように、ゲート電極に予定され
る部分を保護するゲート電極マスクを食刻マスクに前記
アンドープド多結晶シリコン層（104ａ）を食刻し、ア
ンドープド多結晶シリコン層パターン（104ｂ）を形成
する。
る部分を保護するゲート電極マスクを食刻マスクに前記
アンドープド多結晶シリコン層（104ａ）を食刻し、ア
ンドープド多結晶シリコン層パターン（104ｂ）を形成
する。
【００３０】その次に、熱酸化工程で全体表面の上部に
所定厚さの酸化膜（105ａ）を形成し、前記食刻工程時
に損傷された半導体基板（100）を補償し、後続工程で
窒化膜を形成する工程時に半導体基板（100）、及びア
ンドープド多結晶シリコン層パターン（104ｂ）が損傷
されることを防止する。
所定厚さの酸化膜（105ａ）を形成し、前記食刻工程時
に損傷された半導体基板（100）を補償し、後続工程で
窒化膜を形成する工程時に半導体基板（100）、及びア
ンドープド多結晶シリコン層パターン（104ｂ）が損傷
されることを防止する。
【００３１】次いで、前記酸化膜（105ａ）の上部に前
記PMOS領域（ＩＩ）を保護する第２感光膜パターン（10
6）を形成する。
記PMOS領域（ＩＩ）を保護する第２感光膜パターン（10
6）を形成する。
【００３２】前記第２感光膜パターン（106）をイオン
注入マスクとして用い、低濃度のｎ型不純物をイオン注
入し、ｎ−LDD領域（107ａ）を形成する。
注入マスクとして用い、低濃度のｎ型不純物をイオン注
入し、ｎ−LDD領域（107ａ）を形成する。
【００３３】図５に示すように前記第２感光膜パターン
（106）を除去し、前記の方法でPMOS領域（ＩＩ）にｐ
−LDD領域（107ｂ）を形成する。
（106）を除去し、前記の方法でPMOS領域（ＩＩ）にｐ
−LDD領域（107ｂ）を形成する。
【００３４】次いで、全体表面の上部に窒化膜（108
ａ）を所定厚さ形成する。
ａ）を所定厚さ形成する。
【００３５】図６に示すように、前記窒化膜（108ａ）
及び酸化膜（105ａ）を全面食刻し、前記アンドープド
多結晶シリコン層パターン（104ｂ）の側壁に窒化膜ス
ペーサ（108ｂ）と酸化膜スペーサ（105ｂ）の積層構造
を形成する。
及び酸化膜（105ａ）を全面食刻し、前記アンドープド
多結晶シリコン層パターン（104ｂ）の側壁に窒化膜ス
ペーサ（108ｂ）と酸化膜スペーサ（105ｂ）の積層構造
を形成する。
【００３６】その後、全体表面の上部に前記周辺回路領
域のPMOS領域（ＩＩ）を露出させる第３感光膜パターン
（109）を形成する。
域のPMOS領域（ＩＩ）を露出させる第３感光膜パターン
（109）を形成する。
【００３７】次いで、前記第３感光膜パターン（109）
をイオン注入マスクとして用い、前記積層構造の両側の
半導体基板（100）に高濃度のｐ型不純物をイオン注入
してｐ＋ソース／ドレイン領域（110ｂ）を形成する。
をイオン注入マスクとして用い、前記積層構造の両側の
半導体基板（100）に高濃度のｐ型不純物をイオン注入
してｐ＋ソース／ドレイン領域（110ｂ）を形成する。
【００３８】その次に、前記第３感光膜パターン（10
9）を除去し、前記の方法で前記周辺回路領域のNMOS領
域（Ｉ）に高濃度のｎ型不純物をイオン注入してｎ＋ソ
ース／ドレイン領域（110ａ）を形成する。
9）を除去し、前記の方法で前記周辺回路領域のNMOS領
域（Ｉ）に高濃度のｎ型不純物をイオン注入してｎ＋ソ
ース／ドレイン領域（110ａ）を形成する。
【００３９】図７に示すように、全体表面の上部に層間
絶縁膜（111）を形成し、化学的・機械的研磨（chemica
l mechanical polishing、以下「CMP」と言う）方法で
前記層間絶縁膜（111）を除去し、前記アンドープド多
結晶シリコン層パターン（104ｂ）を露出させる。前記
層間絶縁膜（111）は、酸化膜及び窒化膜の少なくとも
１種で形成することができる。
絶縁膜（111）を形成し、化学的・機械的研磨（chemica
l mechanical polishing、以下「CMP」と言う）方法で
前記層間絶縁膜（111）を除去し、前記アンドープド多
結晶シリコン層パターン（104ｂ）を露出させる。前記
層間絶縁膜（111）は、酸化膜及び窒化膜の少なくとも
１種で形成することができる。
【００４０】図８に示すように、前記アンドープド多結
晶シリコン層パターン（104ｂ）を所望の厚さまで残し
て全面食刻工程で除去し、ゲート電極に予定される部分
を露出させる溝を形成する。
晶シリコン層パターン（104ｂ）を所望の厚さまで残し
て全面食刻工程で除去し、ゲート電極に予定される部分
を露出させる溝を形成する。
【００４１】その次に、全体表面の上部に前記PMOS領域
（ＩＩ）を保護する第４感光膜パターン（112）を形成
する。
（ＩＩ）を保護する第４感光膜パターン（112）を形成
する。
【００４２】次いで、前記第４感光膜パターン（112）
をイオン注入マスクとして用い、前記露出しているアン
ドープド多結晶シリコン層パターン（104ｂ）にｎ型不
純物をイオン注入してｎ＋多結晶シリコン層パターン
（104ｃ）を形成する。
をイオン注入マスクとして用い、前記露出しているアン
ドープド多結晶シリコン層パターン（104ｂ）にｎ型不
純物をイオン注入してｎ＋多結晶シリコン層パターン
（104ｃ）を形成する。
【００４３】図９に示すように、前記第４感光膜パター
ン（112）を除去し、前工程のような方法で前記PMOS領
域（ＩＩ）のアンドープド多結晶シリコン層パターン
（104ｂ）にｐ型不純物をイオン注入し、ｐ＋多結晶シ
リコン層パターン（104ｄ）を形成する。
ン（112）を除去し、前工程のような方法で前記PMOS領
域（ＩＩ）のアンドープド多結晶シリコン層パターン
（104ｂ）にｐ型不純物をイオン注入し、ｐ＋多結晶シ
リコン層パターン（104ｄ）を形成する。
【００４４】次いで、全体表面の上部に拡散防止膜（11
3ａ）を所定厚さ形成し、前記拡散防止膜（113ａ）の上
部に金属層（114ａ）を形成して前記の溝を完全に埋め
込む。このとき、前記拡散防止膜（113ａ）はタングス
テン窒化膜（WN）を50〜150Åの厚さで形成し、前記金
属層（114ａ）が酸化することを防止できる。前記金属
層（114ａ）は、タングステン層、TiSiX層及びＷSiX層
の少なくとも１種を用いて形成することができる。
3ａ）を所定厚さ形成し、前記拡散防止膜（113ａ）の上
部に金属層（114ａ）を形成して前記の溝を完全に埋め
込む。このとき、前記拡散防止膜（113ａ）はタングス
テン窒化膜（WN）を50〜150Åの厚さで形成し、前記金
属層（114ａ）が酸化することを防止できる。前記金属
層（114ａ）は、タングステン層、TiSiX層及びＷSiX層
の少なくとも１種を用いて形成することができる。
【００４５】図１０に示すように、前記金属層（114
ａ）及び拡散防止膜（113ａ）を全面食刻工程で除去す
るが、前記溝の上部を所定の厚さまで露出させる金属層
パターン（114ｂ）と拡散防止膜パターン（113ｂ）を形
成する。
ａ）及び拡散防止膜（113ａ）を全面食刻工程で除去す
るが、前記溝の上部を所定の厚さまで露出させる金属層
パターン（114ｂ）と拡散防止膜パターン（113ｂ）を形
成する。
【００４６】その後、全体表面の上部にマスク絶縁膜を
形成し、前記マスク絶縁膜をCMP工程で除去するが、前
記CMP工程は前記層間絶縁膜（111）を食刻障壁に用いて
行い、前記露出した溝の上部に埋め込まれるマスク絶縁
膜パターン（115）を形成する。
形成し、前記マスク絶縁膜をCMP工程で除去するが、前
記CMP工程は前記層間絶縁膜（111）を食刻障壁に用いて
行い、前記露出した溝の上部に埋め込まれるマスク絶縁
膜パターン（115）を形成する。
【００４７】
【発明の効果】このように、本発明の半導体素子の製造
方法は、高集積半導体素子のCMOS又はDRAMのセル製造工
程で、タングステン層と多結晶シリコン層の積層構造で
ゲート電極を形成する工程時において、アンドープド多
結晶シリコン層（undoped polysilicon layer）でゲー
ト電極の形を形成し、前記多結晶シリコン層の側壁に絶
縁膜スペーサを形成した後、LDD領域を形成してから前
記アンドープド多結晶シリコン層を所定厚さ除去し、前
記タングステン層を形成する部分を露出させた後、PMOS
領域及びNMOS領域のそれぞれに形成されているアンドー
プド多結晶シリコン層に、不純物をそれぞれ別にイオン
注入してタングステン層を形成することにより、食刻残
留物が発生するか又は半導体基板が損傷されることを防
止し、LDD領域及びソース／ドレイン領域を形成するた
めのイオン注入工程等の高温工程により前記タングステ
ン層が酸化する現象を防止し、素子の動作特性及び工程
収率を向上させることができるという利点がある。
方法は、高集積半導体素子のCMOS又はDRAMのセル製造工
程で、タングステン層と多結晶シリコン層の積層構造で
ゲート電極を形成する工程時において、アンドープド多
結晶シリコン層（undoped polysilicon layer）でゲー
ト電極の形を形成し、前記多結晶シリコン層の側壁に絶
縁膜スペーサを形成した後、LDD領域を形成してから前
記アンドープド多結晶シリコン層を所定厚さ除去し、前
記タングステン層を形成する部分を露出させた後、PMOS
領域及びNMOS領域のそれぞれに形成されているアンドー
プド多結晶シリコン層に、不純物をそれぞれ別にイオン
注入してタングステン層を形成することにより、食刻残
留物が発生するか又は半導体基板が損傷されることを防
止し、LDD領域及びソース／ドレイン領域を形成するた
めのイオン注入工程等の高温工程により前記タングステ
ン層が酸化する現象を防止し、素子の動作特性及び工程
収率を向上させることができるという利点がある。
【図１】図１（ａ）〜（ｃ）は、従来技術に係る半導体
素子の製造工程の順序を示す断面図である。
素子の製造工程の順序を示す断面図である。
【図２】本発明に係る半導体素子の製造工程を示す断面
図である。
図である。
【図３】本発明に係る半導体素子の製造工程を示す断面
図である。
図である。
【図４】本発明に係る半導体素子の製造工程を示す断面
図である。
図である。
【図５】本発明に係る半導体素子の製造工程を示す断面
図である。
図である。
【図６】本発明に係る半導体素子の製造工程を示す断面
図である。
図である。
【図７】本発明に係る半導体素子の製造工程を示す断面
図である。
図である。
【図８】本発明に係る半導体素子の製造工程を示す断面
図である。
図である。
【図９】本発明に係る半導体素子の製造工程を示す断面
図である。
図である。
【図１０】本発明に係る半導体素子の製造工程を示す断
面図である。
面図である。
１０、100：半導体基板 １２、101：素子分離絶縁膜 １４、103：ゲート絶縁膜 １５ａ：ｎ＋多結晶シリコン層 １５ｂ、104ｃ：ｎ＋多結晶シリコン層パターン １６ａ：ｐ＋多結晶シリコン層 １６ｂ、104ｄ：ｐ＋多結晶シリコン層パターン １８ａ、113ａ：拡散防止膜 １８ｂ、113ｂ：拡散防止膜パターン ２０ａ、114ａ：金属層 ２０ｂ、114ｂ：金属層パターン ２２ａ：マスク絶縁膜 ２２ｂ、115：マスク絶縁膜パターン ２４：緩衝絶縁膜 ２６ａ、107ａ：ｎ−LDD領域 ２６ｂ、107ｂ：ｐ−LDD領域 ２７ａ、110ａ：ｎ＋ソース／ドレイン領域 ２７ｂ、110ｂ：ｐ＋ソース／ドレイン領域 ２８、105ｂ：酸化膜スペーサ ３０、108ｂ：窒化膜スペーサ ３２、111：層間絶縁膜 102：第１感光膜パターン 104ａ：アンドープド多結晶シリコン層 104ｂ：アンドープド多結晶シリコン層パターン 105ａ：酸化膜 106：第２感光膜パターン 108ａ：窒化膜 109：第３感光膜パターン 112：第４感光膜パターン Ｉ：周辺回路部のNMOS領域 ＩＩ：周辺回路部のPMOS領域 ＩＩＩ：セル部のNMOS領域
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 29/78 ３０１Ｇ 29/43 29/78
Claims (6)
- 【請求項１】NMOS領域とPMOS領域で成るセル領域、及び
周辺回路領域が備えられる半導体基板上部にゲート絶縁
膜を形成する工程と、 前記ゲート絶縁膜の上部にゲート電極状のアンドープド
多結晶シリコン層パターンを形成する工程と、 全体表面の上部に所定厚さの酸化膜を形成する工程と、 前記セル領域及び周辺回路領域のNMOS領域と、周辺回路
領域のPMOS領域のアンドープド多結晶シリコン層パター
ンの両側の半導体基板にLDD領域をそれぞれ形成する工
程と、 全体表面の上部に所定厚さの窒化膜を形成する工程と、 前記窒化膜と酸化膜を全面食刻工程で食刻し、前記アン
ドープド多結晶シリコン層パターンの側壁に窒化膜と酸
化膜の二重構造を有するスペーサを形成する工程と、 前記周辺回路領域のNMOS領域及びPMOS領域のスペーサの
両側に、高濃度不純物をそれぞれイオン注入しソース／
ドレイン領域を形成する工程と、 全体表面の上部に層間絶縁膜を形成したあと平坦化さ
せ、前記アンドープド多結晶シリコン層パターンを露出
させる工程と、 前記露出したアンドープド多結晶シリコン層パターン
を、所定厚さを残して全面食刻工程で除去し溝を形成す
る工程と、 前記セル領域及び周辺回路領域でNMOS領域、及びPMOS領
域のアンドープド多結晶シリコン層パターンに不純物を
それぞれイオン注入し、ドープド多結晶シリコン層パタ
ーンで成るゲート電極を形成する工程と、 前記溝の上部の所定深さを除いた部分に、拡散防止膜と
金属層を埋め込ませる工程と、 前記露出した溝の上部に埋め込まれるマスク絶縁膜パタ
ーンを形成する工程を含むことを特徴とする半導体素子
の製造方法。 - 【請求項２】前記酸化膜は、熱酸化工程で形成されるも
のであって、全工程における損傷（damage）を補償する
ために形成されることを特徴とする請求項１記載の半導
体素子の製造方法。 - 【請求項３】前記拡散防止膜は、前記金属層の酸化を防
止するためにタングステン窒化膜（WN）で形成すること
を特徴とする請求項１記載の半導体素子の製造方法。 - 【請求項４】前記金属層は、タングステン膜、TiSiX層
及びWsiX層の少なくとも１種であることを特徴とする請
求項１記載の半導体素子の製造方法。 - 【請求項５】前記層間絶縁膜は、酸化膜及び窒化膜の少
なくとも１種で形成されることを特徴とする請求項１記
載の半導体素子の製造方法。 - 【請求項６】前記マスク絶縁膜パターンは窒化膜を全体
表面上部に形成した後、前記層間絶縁膜を食刻障壁に用
いた化学的・機械的研磨工程で除去して形成されること
を特徴とする請求項１記載の半導体素子の製造方法。
Applications Claiming Priority (2)
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|---|---|---|---|
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| KR1999-67972 | 1999-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001223276A true JP2001223276A (ja) | 2001-08-17 |
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Family
ID=19635060
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000398684A Expired - Fee Related JP4378743B2 (ja) | 1999-12-31 | 2000-12-27 | 半導体素子の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6333249B2 (ja) |
| JP (1) | JP4378743B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521959B2 (en) * | 1999-10-25 | 2003-02-18 | Samsung Electronics Co., Ltd. | SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same |
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| KR100422342B1 (ko) * | 2000-12-29 | 2004-03-10 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 제조방법 |
| US6808974B2 (en) * | 2001-05-15 | 2004-10-26 | International Business Machines Corporation | CMOS structure with maximized polysilicon gate activation and a method for selectively maximizing doping activation in gate, extension, and source/drain regions |
| KR20030057904A (ko) * | 2001-12-29 | 2003-07-07 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| KR100601917B1 (ko) * | 2003-12-30 | 2006-07-14 | 동부일렉트로닉스 주식회사 | 씨모스 트랜지스터 제조 방법 |
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| US20050170589A1 (en) * | 2004-02-03 | 2005-08-04 | Chien-Hsing Lee | Method for forming mask ROM |
| US20050266664A1 (en) * | 2004-05-28 | 2005-12-01 | Harrison Michael G | Method for forming a fully silicided semiconductor device |
| US7084025B2 (en) * | 2004-07-07 | 2006-08-01 | Chartered Semiconductor Manufacturing Ltd | Selective oxide trimming to improve metal T-gate transistor |
| US7135346B2 (en) * | 2004-07-29 | 2006-11-14 | International Business Machines Corporation | Structure for monitoring semiconductor polysilicon gate profile |
| JP2009049300A (ja) * | 2007-08-22 | 2009-03-05 | Toshiba Corp | 半導体記憶装置の製造方法 |
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| US5168072A (en) * | 1990-10-12 | 1992-12-01 | Texas Instruments Incorporated | Method of fabricating an high-performance insulated-gate field-effect transistor |
| TW392308B (en) * | 1998-09-05 | 2000-06-01 | United Microelectronics Corp | Method of making metal oxide semiconductor (MOS) in IC |
| US6093628A (en) * | 1998-10-01 | 2000-07-25 | Chartered Semiconductor Manufacturing, Ltd | Ultra-low sheet resistance metal/poly-si gate for deep sub-micron CMOS application |
| US6211026B1 (en) * | 1998-12-01 | 2001-04-03 | Micron Technology, Inc. | Methods of forming integrated circuitry, methods of forming elevated source/drain regions of a field effect transistor, and methods of forming field effect transistors |
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1999
- 1999-12-31 KR KR10-1999-0067972A patent/KR100387721B1/ko not_active IP Right Cessation
-
2000
- 2000-12-27 JP JP2000398684A patent/JP4378743B2/ja not_active Expired - Fee Related
-
2001
- 2001-01-02 US US09/751,941 patent/US6333249B2/en not_active Expired - Fee Related
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| US6703280B2 (en) | 1999-10-25 | 2004-03-09 | Samsung Electronics Co., Ltd. | SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same |
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