KR100465056B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관하여 개시한다. 본 발명은, 티타늄 실리사이드막 형성을 위한 열처리 공정에서 코발트 이온이 실리콘 기판으로 확산하여 실리콘 격자 결합을 끊어 실리콘이 쉽게 공급되도록 하면서 상기 실리콘 기판에 결함을 형성하여 이온주입된 도펀트가 상기 티타늄 실리사이드막과 상기 실리콘 기판의 계면에 재분포하도록 함으로써 접합 누설이나 콘택 저항 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 있다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 티타늄 실리사이드막 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 집적도가 증가함에 따라 불순물 영역인 접합영역(Junction)의 깊이가 줄어들어 게이트 전극의 선폭이 감소하고 있는 추세이다. 이로 인해, 반도체 소자에서 요구되는 면저항을 구현하는데 많은 어려움이발생하고 있다. 이러한 반도체 소자의 면저항을 개선시키기 위해 접합영역과 게이트 전극 상에 텅스텐 실리사이드(WSi)보다 비저항이 낮은 티타늄 실리사이드(TiSi2)를 동시에 형성하는 살리사이드(Salicide; Self Aligned Silicide) 공정을 실시하고 있다. 살리사이드 공정시 게이트 전극 부분에서는 게이트 전극용 도프트 폴리실리콘(Doped Poly Silicon)과 티타늄(Ti)이 반응하여 티타늄 실리사이드막이 형성되고, 반도체 기판의 접합영역(소오스 영역 및 드레인 영역)과의 계면에서는 반도체 기판의 실리콘과 반응하는 티타늄 실리사이드막이 형성된다.
그러나, 티타늄 실리사이드막 형성 공정에서 소오스 및 드레인 영역에 이온주입된 도펀트들이 외부로 확산하기 때문에, 이로 인해 접합 누설이나 콘택 저항이 열화되는 현상이 발생하고 있다. 이는 티타늄 실리사이드막 형성 공정에서 실리사이드막 내로 도펀트가 유입되어 소오스 및 드레인 영역에서의 도펀트 농도가 낮아졌기 때문이다.
본 발명이 이루고자 하는 기술적 과제는 티타늄 실리사이드막 형성을 위한 열처리 공정에서 코발트 이온이 실리콘 기판으로 확산하여 실리콘 격자 결합을 끊어 실리콘이 쉽게 공급되도록 하면서 상기 실리콘 기판에 결함을 형성하여 이온주입된 도펀트가 상기 티타늄 실리사이드막과 상기 실리콘 기판의 계면에 재분포하도록 함으로써 접합 누설이나 콘택 저항 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 있다.
도 1 내지 도 10은 본 발명의 바람직한 실시예에 따른 CMOS(Complementary Metal-Oxide Semiconductor) 소자의 티타늄 실리사이드막 형성방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 부호의 설명>
110: NMOS 게이트 전극 112: PMOS 게이트 전극
114, 116: 저농도 접합영역 120, 122: 고농도 접합영역
124: 코발트막 126: 티타늄막
128, 128a: 티타늄 실리사이드막
상기 기술적 과제를 달성하기 위하여 본 발명은, 실리콘 기판 상에 소오스 영역, 드레인 영역 및 게이트 전극을 포함하는 트랜지스터를 형성하는 단계와, 상기 트랜지스터가 형성된 상기 실리콘 기판 상에 코발트막을 증착하는 단계와, 상기 코발트막 상에 티타늄막을 증착하는 단계와, 제1 열처리 공정을 실시하여 코발트가 상기 실리콘 기판 내로 확산하여 실리콘 격자 결합을 끊으면서 결함을 형성하여 상기 소오스 영역 및 상기 드레인 영역에 이온주입된 도펀트가 상기 실리콘 기판과의 계면에 재분포되도록 하면서 티타늄 실리사이드막을 형성하는 단계와, 상기 티타늄 실리사이드막을 형성하지 않은 미반응된 상기 티타늄막 및 상기 코발트막을 선택적으로 제거하는 단계 및 상기 티타늄 실리사이드막을 상변이 시키기 위하여 제2 열처리 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.
상기 코발트막은 상기 제1 열처리 공정에서 코발트 이온이 실리콘 기판으로 확산하여 실리콘 격자 결합을 끊어 실리콘 기판에 결함을 형성할 수 있도록 10Å 내지 100Å의 얇은 두께로 증착하는 것이 바람직하다.
상기 제1 열처리 공정은, 코발트 실리사이드막이 형성되지 않도록 하면서 코발트 이온이 실리콘 기판으로 확산할 수 있을 정도의 온도에서 1차 열처리를 실시하는 단계 및 티타늄 실리사이드막이 형성될 수 있는 정도의 온도에서 2차 열처리를 실시하는 단계를 포함하여 이루어진다. 상기 1차 열처리는 400℃ 이하의 온도에서 수행하고, 상기 2차 열처리는 600 내지 750℃의 온도에서 수행하는 것이 바람직하다.
상기 제2 열처리 공정은, 상기 제1 열처리 공정에서 형성된 티타늄 실리사이드막(C49-TiSi2)을 티타늄 실리사이드막(C54-TiSi2)으로 상변이 시키기 위하여 700 내지 850℃의 온도에서 실시하는 것이 바람직하다.
미반응된 상기 티타늄막 및 상기 코발트막은 SC-1 용액과 SC-2 용액을 사용하여 제거할 수 있다.
상기 트랜지스터의 형성은, 상기 실리콘 기판에 트렌치 구조의 소자 분리막을 형성하는 단계와, 상기 실리콘 기판에 불순물을 이온주입하여 웰을 형성하는 단계와, 상기 실리콘 기판 상에 게이트 산화막 및 게이트 전극을 형성하는 단계와, 상기 웰에 불순물을 이온주입하여 저농도 접합영역을 형성하는 단계와, 상기 게이트 산화막 및 게이트 전극 측벽에 스페이서를 형성하는 단계 및 상기 웰에 불순물을 이온주입하여 고농도 접합영역을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1 내지 도 10은 본 발명의 바람직한 실시예에 따른 CMOS(Complementary Metal-Oxide Semiconductor) 소자의 티타늄 실리사이드막 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, P형 실리콘 기판(102)을 NMOS 영역과 PMOS 영역으로 정의하기 위해 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(104)을 형성한 후, NMOS 영역에는 'p-' 불순물인 보론(boron)을 주입하여 P-웰(P-Well)을 형성하고, PMOS 영역에는 'n-' 불순물인 인(phosphorous)을 주입하여 N-웰(N-Well)을 형성한다.
도 2를 참조하면, 전체 구조 상부에 게이트 산화막(106)을 형성하고, 그 상부에 게이트 전극용 폴리실리콘층(108)을 형성한 후, 게이트 전극 패턴용 마스크를 이용한 식각공정을 실시하여 폴리실리콘층(108) 및 게이트 산화막(106)을 순차적으로 패터닝하여 NMOS 영역에는 NMOS 게이트 전극(110)을 형성하고, PMOS 영역에는 PMOS 게이트 전극(112)을 형성한다.
도 3 및 도 4를 참조하면, NMOS 영역을 개방하는 포토레지스트 패턴(PR1)을 형성한 후, 'n-' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 얕은 접합영역(Shallow junction)인 저농도 접합영역(114)을 형성한다. 이어서, PMOS 영역을 개방하는 포토레지스트 패턴(PR2)을 형성한 후,'p-' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 얕은 접합영역인 저농도 접합영역(116)을 형성한다.
도 5를 참조하면, 스페이서 형성용 절연막의 증착 및 식각공정을 실시하여 NMOS 게이트 전극(110) 및 PMOS 게이트 전극(112)의 측벽에 스페이서(118)를 형성한다.
도 6을 참조하면, NMOS 영역을 개방하는 포토레지스트 패턴(PR3)을 형성한 후, 'n+' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 깊은 접합영역(Deep junction)인 고농도 접합영역(120)을 형성한다.
도 7을 참조하면, PMOS 영역을 개방하는 포토레지스트 패턴(PR4)을 형성한 후, 'p+' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 깊은 접합영역인 고농도 접합영역(122)을 형성한다.
이로써, NMOS 영역의 P-웰에는 저농도 접합영역(114) 및 고농도 접합영역(120)으로 이루어진 NMOS 소오스/드레인 영역이 형성되고, PMOS 영역의 N-웰에는 저농도 접합영역(116) 및 고농도 접합영역(122)으로 이루어진 PMOS 소오스/드레인 영역이 형성된다.
도 8 및 도 9를 참조하면, 전체 구조 상부에 코발트막(124)을 얇게 증착한다. 코발트막(124)은 후속의 제1 열처리 공정에서 코발트 이온이 실리콘 기판(102)으로 확산하여 실리콘 격자 결합을 끊어 실리콘 기판(102)에 결함을 형성할 수 있을 정도의 얇은 두께, 예컨대 10Å 내지 100Å 정도의 두께로 증착하는 것이 바람직하다. 이어서, 코발트막(124) 상부에 티타늄막(126)을 증착한다. 티타늄막(126)은 50 내지 500Å 정도의 두께로 증착한다.
이어서, RTP(Rapid Thermal Process) 방식으로 제1 열처리 공정을 실시하여 NMOS 영역과 PMOS 영역의 고농도 접합영역(120 및 122)과 게이트 전극(110 및 112) 상에 티타늄 실리사이드막(C49-TiSi2; 128)을 형성한다. 상기 제1 열처리 공정은 코발트 실리사이드막이 형성되지 않도록 하면서 코발트 이온이 실리콘 기판(102)으로 확산할 수 있을 정도의 온도, 예컨대 400℃ 이하의 온도에서 1차 열처리를 실시하고, 티타늄 실리사이드막(128)이 형성될 수 있는 정도의 온도, 예컨대 600 내지 750℃ 정도의 온도에서 2차 열처리를 실시하여 수행한다. 상기 1차 열처리에 의하여 코발트 이온은 실리콘 기판(102)으로 확산하여 실리콘 격자 결합을 끊어 실리콘이 쉽게 공급되도록 하면서 상기 실리콘 기판(102)에 결함을 형성한다. 즉, 1차 열처리에서, 코발트 이온은 실리콘 기판(소오스 및 드레인 영역)으로 확산하여 실리콘 격자 결합을 쉽게 끊어서 점 결함(Point Defect)을 형성한다. 코발트 원자는 실리콘 기판(102)으로 침입형(Interstitial) 확산을 하게 되며, 이는 실리콘 격자로부터 실리콘 원자를 분리시켜 공공(Vacancy) 또는 자기 침입(Self-Interstitials)과 같은 점 결함을 형성한다. 따라서, 이러한 점 결함은 실리콘 기판(102)에서 대체형 도펀트(Substitutional Dopants)의 확산을 촉진하고, 티타늄 실리사이드막 형성 동안 실리콘 기판(102)과 티타늄 실리사이드막(128) 사이의 계면에서 도펀트 재분포를 발생시킨다. 따라서, 티타늄 실리사이드막(128)과 실리콘 기판(102) 계면에 도펀트 재분포가 발생되어 접합 누설과 콘택 저항 열화를 억제할 수 있다. 이와 같이, 실리콘 기판(102) 상에 티타늄막(126)을 증착하기 전에 코발트막(124)을 얇게 증착함으로써, 티타늄 실리사이드막(128) 형성시 제1 열처리 공정에서 코발트는 실리콘 기판(102)으로 확산하여 실리콘 격자의 결합을 끊게 되어 실리콘 원자가 티타늄 실리사이드막(128)쪽으로 확산하는데 낮은 온도에서 가능하게 하며, 실리콘 기판(102)에 결함을 발생시켜 제1 열처리 동안 도펀트는 실리콘 기판(102)에 발생하는 결함쪽으로 재분포가 발생하게 된다. 따라서, 도펀트가 티타늄 실리사이드막(128)과 실리콘 기판(102) 계면에 재분포하여 실리콘 기판(102)의 도펀트가 충분하게 된다.
이어서, 소정의 세정공정을 실시하여 잔재하는 미반응 티타늄막(126) 및 코발트막(124)을 선택적으로 제거한다. 미반응된 티타늄막(126) 및 코발트막(124)은 SC-1 용액(Standard Cleaning-1 용액; NH4OH, H2O2및 H2O가 혼합된 용액)과 SC-2 용액(Standard Cleaning-2 용액; HCl, H2O2및 H2O가 혼합된 용액)을 사용하여 제거할 수 있다.
도 10을 참조하면, RTP 방식으로 제2 열처리 공정을 실시하여 티타늄 실리사이드막(C49-TiSi2;128)을 상변이 시켜 티타늄 살리사이드막(C54-TiSi2; 128a)을 형성한다. 상기 제2 열처리 공정은 700 내지 850℃ 정도의 온도에서 실시하는 것이 바람직하다.
이어서, 후속 BLC(Bit Line Contact) 공정을 위하여 전체 구조 상부에 LPCVD(Low Plesure Chemcial Vapor Deposition) 공정을 실시하여 질화막(미도시)을증착하고, 층간절연막을 형성한다.
본 발명에 의한 반도체 소자의 제조방법에 의하면, 티타늄막을 증착하기 전에 코발트막을 얇게 증착함으로써, 티타늄 실리사이드막 형성시 제1 열처리 공정에서 내화 금속인 코발트는 실리콘 기판으로 확산하여 실리콘 격자의 결합을 끊게 되어 실리콘 원자가 티타늄 실리사이드막쪽으로 확산하는데 낮은 온도에서 가능하게 하며, 실리콘 기판에 결함을 발생시켜 제1 열처리 동안 도펀트는 실리콘 기판에 발생하는 결함쪽으로 재분포가 발생하게 되므로 접합 누설과 콘택 저항 열화를 억제할 수 있다. 즉, 티타늄 실리사이드막 형성을 위한 열처리 공정에서 코발트 이온이 실리콘 기판으로 확산하여 실리콘 격자 결합을 끊어 실리콘이 쉽게 공급되도록 하면서 상기 실리콘 기판에 결함을 형성하여 이온주입된 도펀트가 상기 티타늄 실리사이드막과 상기 실리콘 기판의 계면에 재분포하도록 함으로써 접합 누설이나 콘택 저항 특성을 향상시킬 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (7)

  1. 실리콘 기판 상에 소오스 영역, 드레인 영역 및 게이트 전극을 포함하는 트랜지스터를 형성하는 단계;
    상기 트랜지스터가 형성된 상기 실리콘 기판 상에 코발트막을 증착하는 단계;
    상기 코발트막 상에 티타늄막을 증착하는 단계;
    코발트 실리사이드막이 형성되지 않는 온도에서 1차 열처리 공정을 실시하여 상기 코발트 이온이 상기 실리콘 기판 내로 확산하여 실리콘 격자 결합을 끊으면서 결함을 형성하여 상기 소오스 영역 및 상기 드레인 영역에 이온주입된 도펀트가 상기 실리콘 기판과의 계면에 재분포되도록 하는 단계;
    2차 열처리 공정을 실시하여 티타늄 실리사이드막을 형성하는 단계;
    상기 티타늄 실리사이드막을 형성하지 않은 미반응된 상기 티타늄막 및 상기 코발트막을 선택적으로 제거하는 단계; 및
    상기 티타늄 실리사이드막을 상변이 시키기 위하여 3차 열처리 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 코발트막은 상기 1차 열처리 공정에서 코발트 이온이 실리콘 기판으로 확산하여 실리콘 격자 결합을 끊어 실리콘 기판에 결함을 형성할 수 있도록 10Å 내지 100Å의 얇은 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 삭제
  4. 제1항에 있어서, 상기 1차 열처리는 400℃ 이하의 온도에서 수행하고, 상기 2차 열처리는 600 내지 750℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 3차 열처리 공정은,
    상기 티타늄 실리사이드막(C49-TiSi2)을 티타늄 실리사이드막(C54-TiSi2)으로 상변이 시키기 위하여 700 내지 850℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 미반응된 상기 티타늄막 및 상기 코발트막은 SC-1 용액과 SC-2 용액을 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 트랜지스터의 형성은,
    상기 실리콘 기판에 트렌치 구조의 소자 분리막을 형성하는 단계;
    상기 실리콘 기판에 불순물을 이온주입하여 웰을 형성하는 단계;
    상기 실리콘 기판 상에 게이트 산화막 및 게이트 전극을 형성하는 단계;
    상기 웰에 불순물을 이온주입하여 저농도 접합영역을 형성하는 단계;
    상기 게이트 산화막 및 게이트 전극 측벽에 스페이서를 형성하는 단계; 및
    상기 웰에 불순물을 이온주입하여 고농도 접합영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
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