JP2000252366A - Ｃｍｏｓデバイスのデュアル・ゲート構造を製造するプロセス - Google Patents
Ｃｍｏｓデバイスのデュアル・ゲート構造を製造するプロセスInfo
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
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-
- H—ELECTRICITY
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】 （修正有）
【課題】 改善された特性を有するＣＭＯＳデバイスの
デュアル・ゲート構造を製造するプロセス、及び物品を
提供する。 【解決手段】 （ａ）ｎ型とｐ型の領域と前述の領域上
に形成したデュアル・ゲート構造のためのゲート絶縁領
域とを含んでいる半導体の被加工物を提供し、（ｂ）あ
る伝導型にドーピングした半導体の薄い層をゲート絶縁
領域上に形成し、（ｃ）同じ伝導型にドーピングした被
加工物の領域上に位置するドーピングした半導体を選択
的に除去し、（ｄ）逆の伝導型にドーピングした半導体
の薄い層を形成するステップを備えている。ドーピング
した層は、次に、化学機械研磨（ＣＭＰ）によって平ら
に加工される。
デュアル・ゲート構造を製造するプロセス、及び物品を
提供する。 【解決手段】 （ａ）ｎ型とｐ型の領域と前述の領域上
に形成したデュアル・ゲート構造のためのゲート絶縁領
域とを含んでいる半導体の被加工物を提供し、（ｂ）あ
る伝導型にドーピングした半導体の薄い層をゲート絶縁
領域上に形成し、（ｃ）同じ伝導型にドーピングした被
加工物の領域上に位置するドーピングした半導体を選択
的に除去し、（ｄ）逆の伝導型にドーピングした半導体
の薄い層を形成するステップを備えている。ドーピング
した層は、次に、化学機械研磨（ＣＭＰ）によって平ら
に加工される。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路の製造、特
に、ＣＭＯＳデバイスのデュアル・ゲート構造の製造に
関している。
に、ＣＭＯＳデバイスのデュアル・ゲート構造の製造に
関している。
【０００２】
【従来技術】種々のアプリケーションで、デュアル・ゲ
ート構造をもつＣＭＯＳ（相補型酸化金属半導体）集積
回路が用いられている。図１はＣＭＯＳ回路の製作に用
いる構造を示す。この構造はｎドーピング領域１０２と
隣接するｐドーピング領域１０４とをもつシリコン基板
１００を備えている。ゲート絶縁領域１０８が領域１０
２と１０４との上方に位置し、フィールド絶縁体１０６
が、領域１０２と１０４との境界上に位置して、それら
の分離状態を支援するように設けられていると共に、ゲ
ート絶縁領域１０８が領域１０２と１０４の上方に位置
している。ポリシリコン・ゲート領域１１０がゲート絶
縁体上に位置し、金属シリサイド領域１１２が、ポリシ
リコン・ゲート上に形成されて、導電性を高めている。
ート構造をもつＣＭＯＳ（相補型酸化金属半導体）集積
回路が用いられている。図１はＣＭＯＳ回路の製作に用
いる構造を示す。この構造はｎドーピング領域１０２と
隣接するｐドーピング領域１０４とをもつシリコン基板
１００を備えている。ゲート絶縁領域１０８が領域１０
２と１０４との上方に位置し、フィールド絶縁体１０６
が、領域１０２と１０４との境界上に位置して、それら
の分離状態を支援するように設けられていると共に、ゲ
ート絶縁領域１０８が領域１０２と１０４の上方に位置
している。ポリシリコン・ゲート領域１１０がゲート絶
縁体上に位置し、金属シリサイド領域１１２が、ポリシ
リコン・ゲート上に形成されて、導電性を高めている。
【０００３】一般的に、デュアル・ゲート構造の製造
は、ｎドーピング領域１０２とｐドーピング領域１０４
との境界上にフィールド絶縁領域１０６を形成すること
から始まる（絶縁材料は、電気的に絶縁する材料で、す
なわち、約１０6オームｃｍ以上の抵抗率をもつ材料で
ある）。フィールド絶縁体１０６は、デバイスの逆のド
ーピングをされた領域を分離する。ゲート絶縁領域１０
８が、次に、領域１０２と１０４との上に形成される。
ポリシリコン領域１１０が、ゲート絶縁体１０８とフィ
ールド絶縁体１０６との上に一般的に堆積される。ｎド
ーピング領域１０２上に位置するポリシリコン１１０の
部分はホウ素又はＢＦ2のようなｐ型ドーパントを具備
し、ｐドーピング領域１０４上に位置するポリシリコン
１１０の部分は、リン又はヒ素のようなｎ型ドーパント
を備えている。耐熱性の金属シリサイド層は、シリサイ
ド・プロセス（金属シリサイドの直接的な堆積）又はサ
リサイド・プロセス（加熱工程の前に金属成分を堆積）
によって一般的に行われている。
は、ｎドーピング領域１０２とｐドーピング領域１０４
との境界上にフィールド絶縁領域１０６を形成すること
から始まる（絶縁材料は、電気的に絶縁する材料で、す
なわち、約１０6オームｃｍ以上の抵抗率をもつ材料で
ある）。フィールド絶縁体１０６は、デバイスの逆のド
ーピングをされた領域を分離する。ゲート絶縁領域１０
８が、次に、領域１０２と１０４との上に形成される。
ポリシリコン領域１１０が、ゲート絶縁体１０８とフィ
ールド絶縁体１０６との上に一般的に堆積される。ｎド
ーピング領域１０２上に位置するポリシリコン１１０の
部分はホウ素又はＢＦ2のようなｐ型ドーパントを具備
し、ｐドーピング領域１０４上に位置するポリシリコン
１１０の部分は、リン又はヒ素のようなｎ型ドーパント
を備えている。耐熱性の金属シリサイド層は、シリサイ
ド・プロセス（金属シリサイドの直接的な堆積）又はサ
リサイド・プロセス（加熱工程の前に金属成分を堆積）
によって一般的に行われている。
【０００４】
【発明が解決しようとする課題】このような構造の製造
における難点として、ｎ型とｐ型のドーパントがポリシ
リコンより耐熱性金属シリサイドにおいて容易に拡散す
る傾向を示すことにある。従って、ドーパントは、例え
ば、ドーピング・シリコン領域１０２上に位置するポリ
シリコン１１０の領域から、横方向にシリサイド層１１
２に拡散し、逆のドーピング領域１０４上に位置する領
域でポリシリコン１１０に戻る傾向を示す。従って、ｎ
型ドーパントがｐドーピング・ポリシリコン領域に移行
し、逆の場合は逆に移行する。この現象は、クロス・ド
ーピングと呼ばれ、スレッシュホールド電圧において好
ましくないシフトを導くので、ＣＭＯＳデザインと動作
とに対して重要なパラメータである。更に、クロス・ド
ーピングの問題は、業界が小型のＣＭＯＳデバイスに向
けて進むにつれて益々厳しくなる。デバイスが小型にな
ればなるほど、スレッシュホールド電圧のような特性に
及ぼすクロス・ドーピングの影響が大きくなり、デバイ
スが近接すればするほど、隣接するデバイスと干渉する
ためにドーパントが必要とする横方向の移動の距離が短
くなる。
における難点として、ｎ型とｐ型のドーパントがポリシ
リコンより耐熱性金属シリサイドにおいて容易に拡散す
る傾向を示すことにある。従って、ドーパントは、例え
ば、ドーピング・シリコン領域１０２上に位置するポリ
シリコン１１０の領域から、横方向にシリサイド層１１
２に拡散し、逆のドーピング領域１０４上に位置する領
域でポリシリコン１１０に戻る傾向を示す。従って、ｎ
型ドーパントがｐドーピング・ポリシリコン領域に移行
し、逆の場合は逆に移行する。この現象は、クロス・ド
ーピングと呼ばれ、スレッシュホールド電圧において好
ましくないシフトを導くので、ＣＭＯＳデザインと動作
とに対して重要なパラメータである。更に、クロス・ド
ーピングの問題は、業界が小型のＣＭＯＳデバイスに向
けて進むにつれて益々厳しくなる。デバイスが小型にな
ればなるほど、スレッシュホールド電圧のような特性に
及ぼすクロス・ドーピングの影響が大きくなり、デバイ
スが近接すればするほど、隣接するデバイスと干渉する
ためにドーパントが必要とする横方向の移動の距離が短
くなる。
【０００５】問題は、ポリシリコン１１０の注入領域に
おけるドーパントの分布状態からも生じる。好都合に、
最終的なデバイスの注入ドーパントは、下層のゲート絶
縁体１０８の近くに位置している。一般的に、しかし、
大多数のドーパントはポリシリコン１１０の最上部に近
接して位置している。そこで、アニールを用いて、ドー
パントをゲート絶縁体１０８に向けて拡散している。し
かし、この距離でドーパントを拡散するために必要なア
ニールの時間と温度とが、ポリシリコン１１０の逆のド
ーピング領域に向けてポリシリコン１１０の内部で横方
向にドーパントの一部を、しばしば不都合な状態で拡散
するので、クロス・ドーピングを導くことになる。この
ポリシリコン１１０内の横方向の拡散は、シリサイド層
の有無にかかわらず問題になる。このクロス・ドーピン
グのメカニズムは、隣接するデバイスの能動領域間の距
離の半分がポリシリコン１１０のドーピング領域の厚み
に相当する場合に特に大きな問題になる。そのうえ、薄
いゲート絶縁層を用いると、デバイスの特性が改善され
るが、これは、比較的高濃度のドーパント、好ましくは
約１０20ドーパント／ｃｍ3以上のドーパントがゲート
絶縁体に隣接して位置する場合に限られる（従来技術で
は低いポリ空乏になる）。十分なドーパントが絶縁層に
隣接して位置していない場合に、薄いゲート絶縁体を用
いても、精々僅かにデバイス特性が改善されるにすぎな
い。
おけるドーパントの分布状態からも生じる。好都合に、
最終的なデバイスの注入ドーパントは、下層のゲート絶
縁体１０８の近くに位置している。一般的に、しかし、
大多数のドーパントはポリシリコン１１０の最上部に近
接して位置している。そこで、アニールを用いて、ドー
パントをゲート絶縁体１０８に向けて拡散している。し
かし、この距離でドーパントを拡散するために必要なア
ニールの時間と温度とが、ポリシリコン１１０の逆のド
ーピング領域に向けてポリシリコン１１０の内部で横方
向にドーパントの一部を、しばしば不都合な状態で拡散
するので、クロス・ドーピングを導くことになる。この
ポリシリコン１１０内の横方向の拡散は、シリサイド層
の有無にかかわらず問題になる。このクロス・ドーピン
グのメカニズムは、隣接するデバイスの能動領域間の距
離の半分がポリシリコン１１０のドーピング領域の厚み
に相当する場合に特に大きな問題になる。そのうえ、薄
いゲート絶縁層を用いると、デバイスの特性が改善され
るが、これは、比較的高濃度のドーパント、好ましくは
約１０20ドーパント／ｃｍ3以上のドーパントがゲート
絶縁体に隣接して位置する場合に限られる（従来技術で
は低いポリ空乏になる）。十分なドーパントが絶縁層に
隣接して位置していない場合に、薄いゲート絶縁体を用
いても、精々僅かにデバイス特性が改善されるにすぎな
い。
【０００６】ドーパントの分布状態が、サリサイド・プ
ロセスで耐熱性金属シリサイドを形成する際に問題を生
じる場合もある。サリサイド・プロセスにおけるシリサ
イド層の成長は、シリサイドを形成する場合に、過度の
ドーパント又はドーパントに基づく析出物がポリシリコ
ン・ゲート構造の最上部領域に位置する場合に好ましく
ない影響を受ける。更に、ポリシリコン領域はサリサイ
ド・プロセスを用いる時に通常は薄いので、ゲート絶縁
体とのドーパント拡散距離がしばしば増えるので、下層
チャンネル領域の侵入を招き、しばしばデバイスに短絡
した状態を導く結果になる。
ロセスで耐熱性金属シリサイドを形成する際に問題を生
じる場合もある。サリサイド・プロセスにおけるシリサ
イド層の成長は、シリサイドを形成する場合に、過度の
ドーパント又はドーパントに基づく析出物がポリシリコ
ン・ゲート構造の最上部領域に位置する場合に好ましく
ない影響を受ける。更に、ポリシリコン領域はサリサイ
ド・プロセスを用いる時に通常は薄いので、ゲート絶縁
体とのドーパント拡散距離がしばしば増えるので、下層
チャンネル領域の侵入を招き、しばしばデバイスに短絡
した状態を導く結果になる。
【０００７】ポリシリコン層の内部に深くドーパントを
配置するプロセスが望ましいことになる。しかし、この
ような深い注入は実現することが難しい。一般的に、大
部分のドーパントは、ポリシリコン領域の最上部の表面
に近接して位置している。好ましくない影響を受けず
に、ポリシリコンに深くドーパントを注入することは難
しい。例えば、ドーパント、特にホウ素が、イオン注入
中にポリシリコンに浸透して、下層のシリコン基板に移
動するか、又はポリシリコンの或る結晶学的な方向に沿
って移動すること、すなわち、チャネリングと呼ばれる
現象が可能になる（両方のメカニズムが、ここでは全体
的に浸透と呼ばれる）。シリコン基板のチャンネル領域
におけるホウ素の存在は、スレッシュホールド電圧に好
ましくない影響を与える。従って、注入は、浸透を十分
に低減できる低いエネルギーで行われる。しかし、低い
注入エネルギーを用いると、濃度特性が、前述の問題を
十分に回避できる深さに達しないことが、しばしばおき
る。
配置するプロセスが望ましいことになる。しかし、この
ような深い注入は実現することが難しい。一般的に、大
部分のドーパントは、ポリシリコン領域の最上部の表面
に近接して位置している。好ましくない影響を受けず
に、ポリシリコンに深くドーパントを注入することは難
しい。例えば、ドーパント、特にホウ素が、イオン注入
中にポリシリコンに浸透して、下層のシリコン基板に移
動するか、又はポリシリコンの或る結晶学的な方向に沿
って移動すること、すなわち、チャネリングと呼ばれる
現象が可能になる（両方のメカニズムが、ここでは全体
的に浸透と呼ばれる）。シリコン基板のチャンネル領域
におけるホウ素の存在は、スレッシュホールド電圧に好
ましくない影響を与える。従って、注入は、浸透を十分
に低減できる低いエネルギーで行われる。しかし、低い
注入エネルギーを用いると、濃度特性が、前述の問題を
十分に回避できる深さに達しないことが、しばしばおき
る。
【０００８】改善されたプロセスが、“デバイス製造の
プロセス”という名称で１９９７年７月２９日に提出さ
れた、出願者の同時係属出願Ｓ．Ｎ．０８／９０２,０
４４号に記載されている。本質的に、デバイスは、ゲー
ト絶縁領域上に第１の比較的薄い（例えば、約３００〜
１０００オングストローム）のアモルファス・シリコン
領域を最初に形成して製作される。ｎ型ドーパントが、
通常は、基板のｐ型領域上で、第１のアモルファス・シ
リコン領域の第１の部分で注入される。ｎ型ドーパント
は、実質的に全てのドーパントが、第１のアモルファス
・シリコン領域に残ると共に、下層の絶縁領域又は基板
に浸透しないように、好都合に注入される。ｐ型ドーパ
ント種が、次に通常は、基板のｎ型領域上で、第１のア
モルファス・シリコン領域の第２の部分に注入される。
プロセス”という名称で１９９７年７月２９日に提出さ
れた、出願者の同時係属出願Ｓ．Ｎ．０８／９０２,０
４４号に記載されている。本質的に、デバイスは、ゲー
ト絶縁領域上に第１の比較的薄い（例えば、約３００〜
１０００オングストローム）のアモルファス・シリコン
領域を最初に形成して製作される。ｎ型ドーパントが、
通常は、基板のｐ型領域上で、第１のアモルファス・シ
リコン領域の第１の部分で注入される。ｎ型ドーパント
は、実質的に全てのドーパントが、第１のアモルファス
・シリコン領域に残ると共に、下層の絶縁領域又は基板
に浸透しないように、好都合に注入される。ｐ型ドーパ
ント種が、次に通常は、基板のｎ型領域上で、第１のア
モルファス・シリコン領域の第２の部分に注入される。
【０００９】いちど希望したドーパントが第１のシリコ
ン領域に注入されると、第２のアモルファス・シリコン
（又はポリシリコン）領域が、第１のシリコン領域上で
形成され、基本的に注入ドーパントが埋め込まれること
になる。典型的には、耐熱性金属シリサイド層が第２の
アモルファス・シリコン領域上に形成される。デバイス
は、次に、当業者には周知の従来の処理技術に準じて構
造上に形成される。
ン領域に注入されると、第２のアモルファス・シリコン
（又はポリシリコン）領域が、第１のシリコン領域上で
形成され、基本的に注入ドーパントが埋め込まれること
になる。典型的には、耐熱性金属シリサイド層が第２の
アモルファス・シリコン領域上に形成される。デバイス
は、次に、当業者には周知の従来の処理技術に準じて構
造上に形成される。
【００１０】埋込み注入層が形成すると、シリサイドを
介して生じるクロス・ドーピングが妨げられることにな
る。このような好ましくないクロス・ドーピングが起こ
るために、ドーパントは、第１のアモルファス・シリコ
ン領域のｐドーピング領域から第２のアモルファス・シ
リコン領域を介して金属シリサイド層に拡散し、逆の極
性にドーピングされたアモルファス・シリコン領域上の
領域に向けてシリサイド層内で横方向に拡散し、第１の
アモルファス・シリコン領域の対抗してドーピングされ
た領域に向けて第２のアモルファス・シリコン領域を介
して戻り、下層のゲート絶縁電体に沿う領域に第１のア
モルファス・シリコン領域を介して移動しなければなら
ない。
介して生じるクロス・ドーピングが妨げられることにな
る。このような好ましくないクロス・ドーピングが起こ
るために、ドーパントは、第１のアモルファス・シリコ
ン領域のｐドーピング領域から第２のアモルファス・シ
リコン領域を介して金属シリサイド層に拡散し、逆の極
性にドーピングされたアモルファス・シリコン領域上の
領域に向けてシリサイド層内で横方向に拡散し、第１の
アモルファス・シリコン領域の対抗してドーピングされ
た領域に向けて第２のアモルファス・シリコン領域を介
して戻り、下層のゲート絶縁電体に沿う領域に第１のア
モルファス・シリコン領域を介して移動しなければなら
ない。
【００１１】このプロセスは、適正に作動している間
に、２つの注入工程を伴い、各々が別のフォトリソグラ
フィー・ステップを必要とする。各々フォトリソグラフ
ィーは、終了するまでに幾つか異なる動作を必要とす
る。より少ない作業で、クロス・ドーピングからの保護
を与える新しいプロセスを持つことは非常に効果的であ
ろう。
に、２つの注入工程を伴い、各々が別のフォトリソグラ
フィー・ステップを必要とする。各々フォトリソグラフ
ィーは、終了するまでに幾つか異なる動作を必要とす
る。より少ない作業で、クロス・ドーピングからの保護
を与える新しいプロセスを持つことは非常に効果的であ
ろう。
【００１２】
【課題を解決するための手段】本発明によれば、ＣＭＯ
Ｓデバイスのデュアル・ゲート構造を製造するプロセス
は、（ａ）ｎ型とｐ型の領域と前述の領域上に形成した
デュアル・ゲート構造のためのゲート絶縁領域とを含ん
でいる半導体の被加工物を提供し、（ｂ）ある伝導型に
ドーピングした半導体の薄い層をゲート絶縁領域上に形
成し、（ｃ）同じ伝導型でドーピングされた被加工物の
領域上に位置する、ドーピングされた半導体を選択的に
除去し、（ｄ）逆の導電型にドーピングした半導体の薄
い層を形成するステップを備えている。ドーピングした
層は、次に、化学機械研磨（ＣＭＰ）によって平らに加
工される。ドーピングされていない半導体の更なる層
が、ドーピングした層を埋めるために任意にで適用でき
て、デバイスは通常の方式で金属シリサイドによってコ
ーティングして完成することができる。このプロセス
は、ただ１度のフォトリソグラフィー・ステップで完成
するので、幾つかの作業によるデバイスの製造を単純化
することができる。
Ｓデバイスのデュアル・ゲート構造を製造するプロセス
は、（ａ）ｎ型とｐ型の領域と前述の領域上に形成した
デュアル・ゲート構造のためのゲート絶縁領域とを含ん
でいる半導体の被加工物を提供し、（ｂ）ある伝導型に
ドーピングした半導体の薄い層をゲート絶縁領域上に形
成し、（ｃ）同じ伝導型でドーピングされた被加工物の
領域上に位置する、ドーピングされた半導体を選択的に
除去し、（ｄ）逆の導電型にドーピングした半導体の薄
い層を形成するステップを備えている。ドーピングした
層は、次に、化学機械研磨（ＣＭＰ）によって平らに加
工される。ドーピングされていない半導体の更なる層
が、ドーピングした層を埋めるために任意にで適用でき
て、デバイスは通常の方式で金属シリサイドによってコ
ーティングして完成することができる。このプロセス
は、ただ１度のフォトリソグラフィー・ステップで完成
するので、幾つかの作業によるデバイスの製造を単純化
することができる。
【００１３】
【実施例】本発明の優れた特質と様々な更なる特徴が、
添付の図面と共に述べる実施例から明らかになる。な
お、これらの図面は、本発明の概念を図示することを意
図しており発明の範囲を制限することを意図していない
ことは理解すべきである。図を参照すると、図１は製造
されたデュアル・ゲート構造の略断面図であり、従来技
術において既に述べたものである。
添付の図面と共に述べる実施例から明らかになる。な
お、これらの図面は、本発明の概念を図示することを意
図しており発明の範囲を制限することを意図していない
ことは理解すべきである。図を参照すると、図１は製造
されたデュアル・ゲート構造の略断面図であり、従来技
術において既に述べたものである。
【００１４】図２は、デュアル・ゲート構造を製造する
際のステップのフローチャートである。図２のブロック
Ａに示すように、第１のステップは、ｎ型とｐ型の領域
と、上方のゲート絶縁領域とを有する、デュアル・ゲー
ト構造のための被加工物を提供する。図３Ａは、半導体
基板１００と、ｎ型領域１０２と、隣接するｐ型領域１
０４と、絶縁領域１０６と１０８とを有する被加工物を
概略的に示す。絶縁領域１０６はフィールド絶縁体であ
り、領域１０８はゲート絶縁体である。フィールド絶縁
体１０６はｎ型領域１０２とｐ型領域１０４の境界上に
形成される。フィールド絶縁体１０６は、例えば、表面
分離領域又は溝分離領域を構成する。一般的に、フィー
ルド絶縁体１０６は浅い溝の分離領域であり、約１２０
０〜３０００オングストロームの厚みを備えている。好
都合に半導体はシリコンである。これらの領域は、Ｐａ
ｒｉｌｌｏなどの米国特許第４，４３５，５９６号に記
載するツイン・タブ・プロセスのように、従来技術で周
知の標準処理技術に準じて形成できて、その開示事項が
ここに引例によって包含されている。
際のステップのフローチャートである。図２のブロック
Ａに示すように、第１のステップは、ｎ型とｐ型の領域
と、上方のゲート絶縁領域とを有する、デュアル・ゲー
ト構造のための被加工物を提供する。図３Ａは、半導体
基板１００と、ｎ型領域１０２と、隣接するｐ型領域１
０４と、絶縁領域１０６と１０８とを有する被加工物を
概略的に示す。絶縁領域１０６はフィールド絶縁体であ
り、領域１０８はゲート絶縁体である。フィールド絶縁
体１０６はｎ型領域１０２とｐ型領域１０４の境界上に
形成される。フィールド絶縁体１０６は、例えば、表面
分離領域又は溝分離領域を構成する。一般的に、フィー
ルド絶縁体１０６は浅い溝の分離領域であり、約１２０
０〜３０００オングストロームの厚みを備えている。好
都合に半導体はシリコンである。これらの領域は、Ｐａ
ｒｉｌｌｏなどの米国特許第４，４３５，５９６号に記
載するツイン・タブ・プロセスのように、従来技術で周
知の標準処理技術に準じて形成できて、その開示事項が
ここに引例によって包含されている。
【００１５】ゲート絶縁領域１０８は、フィールド絶縁
体１０６でカバーされない、ｐ型領域１０４とｎ型領域
１０２との部分の上に形成した一般的に二酸化シリコン
である。ゲート絶縁体１０８は標準処理技術に準じて形
成される。それは、二酸化シリコンから形成する時に、
好都合に約１５〜約１００オングストロームの厚みにな
る。フィールド絶縁体１０６とゲート絶縁体１０８との
組合せは、単一の絶縁材料領域と考えることができる。
体１０６でカバーされない、ｐ型領域１０４とｎ型領域
１０２との部分の上に形成した一般的に二酸化シリコン
である。ゲート絶縁体１０８は標準処理技術に準じて形
成される。それは、二酸化シリコンから形成する時に、
好都合に約１５〜約１００オングストロームの厚みにな
る。フィールド絶縁体１０６とゲート絶縁体１０８との
組合せは、単一の絶縁材料領域と考えることができる。
【００１６】図２のブロックＢに示す次のステップで
は、ドーピングした半導体の薄い層をゲート絶縁領域上
に形成する。半導体はアモルファス・シリコンでよい。
それは、一般的に３００〜２０００オングストロームの
範囲の厚みである。好ましくは半導体は、ある伝導型に
イン・シツでドーピングされ、好ましくはｎ型であり、
１０20〜１０21原子／ｃｍ3の範囲の濃度で成長され
る。ｎ型半導体は、被加工物の下層のｐ型領域と下層の
ｎ型領域の両方の上に成長できる。イン・シツでドーピ
ングされたシリコンの成長において、初期に堆積された
シリコン（例えば、最初の５０〜２００オングストロー
ム）にはドーパントが実質的にないということは注目す
べきである。イン・シツでドーピングした半導体に薄い
層を成長させる方法は、従来技術で周知のことである。
例えば、１９９７年３月４日にＢ．Ｍｅｙｅｒｓｏｎに
発行された米国特許第５，６０７，５１１号と、１９９
３年１０月２６日にＤ．Ｂａｉｌｙに公布された米国特
許第５，２５６，５６６号を参照すること。その両方
が、ここで引例によって包含されている。代わりに、半
導体は、ドーピングされない層として成長させて、イオ
ン注入のように、後でドーピングすることもできる。
は、ドーピングした半導体の薄い層をゲート絶縁領域上
に形成する。半導体はアモルファス・シリコンでよい。
それは、一般的に３００〜２０００オングストロームの
範囲の厚みである。好ましくは半導体は、ある伝導型に
イン・シツでドーピングされ、好ましくはｎ型であり、
１０20〜１０21原子／ｃｍ3の範囲の濃度で成長され
る。ｎ型半導体は、被加工物の下層のｐ型領域と下層の
ｎ型領域の両方の上に成長できる。イン・シツでドーピ
ングされたシリコンの成長において、初期に堆積された
シリコン（例えば、最初の５０〜２００オングストロー
ム）にはドーパントが実質的にないということは注目す
べきである。イン・シツでドーピングした半導体に薄い
層を成長させる方法は、従来技術で周知のことである。
例えば、１９９７年３月４日にＢ．Ｍｅｙｅｒｓｏｎに
発行された米国特許第５，６０７，５１１号と、１９９
３年１０月２６日にＤ．Ｂａｉｌｙに公布された米国特
許第５，２５６，５６６号を参照すること。その両方
が、ここで引例によって包含されている。代わりに、半
導体は、ドーピングされない層として成長させて、イオ
ン注入のように、後でドーピングすることもできる。
【００１７】第３のステップ（ブロックＣ）では、同じ
伝導型にドーピングされた被加工物の領域上に位置さ
れ、成長してドーピングされた半導体を選択的に除去す
る。この例では、これは、ｐ型領域上に位置するｎ型シ
リコンをマスクすると共に、ウェット・エッチング又は
反応イオン・エッチングを用いて、ｎ型領域１０２上に
位置するｎ型半導体を選択的に除去する工程を含む。マ
スクは、従来のフォトリソグラフィー技術を用いて、フ
ォトレジストから好都合に形成される。
伝導型にドーピングされた被加工物の領域上に位置さ
れ、成長してドーピングされた半導体を選択的に除去す
る。この例では、これは、ｐ型領域上に位置するｎ型シ
リコンをマスクすると共に、ウェット・エッチング又は
反応イオン・エッチングを用いて、ｎ型領域１０２上に
位置するｎ型半導体を選択的に除去する工程を含む。マ
スクは、従来のフォトリソグラフィー技術を用いて、フ
ォトレジストから好都合に形成される。
【００１８】このステップは、ｎ型領域上の全ての半導
体の除去を必要としないことに注目すべきである。ドー
パントを含有する層の上部だけ除去する必要性がある。
小さなドーピングされない厚みがゲート絶縁領域を保護
するために残ることになる。
体の除去を必要としないことに注目すべきである。ドー
パントを含有する層の上部だけ除去する必要性がある。
小さなドーピングされない厚みがゲート絶縁領域を保護
するために残ることになる。
【００１９】図３Ｂは、イン・シツドーピングされた半
導体層３０の最上部（ドーピング部）が被加工物のｎド
ーピング領域上で除去されている構造を示す。ｐドーピ
ング領域１０４上の半導体層が、マスク３１により除去
から保護される。
導体層３０の最上部（ドーピング部）が被加工物のｎド
ーピング領域上で除去されている構造を示す。ｐドーピ
ング領域１０４上の半導体層が、マスク３１により除去
から保護される。
【００２０】図２のブロックＤに示す次のステップで
は、逆の伝導型、例えば、ｐ型シリコン、にドーピング
した半導体の薄い層を表面上に形成する。予備のステッ
プで、マスク３１が除去される。次に、新たにドーピン
グした層が、領域１０２と１０４の両方の上方に形成さ
れる。フォトリソグラフィーが必要ないことに注目すべ
きである。この層は、イン・シツで層を成長させるか又
はドーピングされない層を成長させて、ドーパントを注
入すると形成できる。通常の厚みは３００〜２０００オ
ングストロームの範囲であり、通常のドーピング濃度は
１０20〜１０21原子／ｃｍ3である。
は、逆の伝導型、例えば、ｐ型シリコン、にドーピング
した半導体の薄い層を表面上に形成する。予備のステッ
プで、マスク３１が除去される。次に、新たにドーピン
グした層が、領域１０２と１０４の両方の上方に形成さ
れる。フォトリソグラフィーが必要ないことに注目すべ
きである。この層は、イン・シツで層を成長させるか又
はドーピングされない層を成長させて、ドーパントを注
入すると形成できる。通常の厚みは３００〜２０００オ
ングストロームの範囲であり、通常のドーピング濃度は
１０20〜１０21原子／ｃｍ3である。
【００２１】図３Ｃは、ｐドーピング層３２の形成後の
被加工物の構造を示す。
被加工物の構造を示す。
【００２２】第５のステップ（ブロックＥ）で表面を平
らにする。これは、化学機械研磨（ＣＭＰ）によって好
都合に行われる。
らにする。これは、化学機械研磨（ＣＭＰ）によって好
都合に行われる。
【００２３】図３Ｄは、平らに加工した後の構造を示
す。平らに加工することにより、フォトリソグラフィー
工程なしに領域１０４上に位置するｐドーピング層３２
の部分が効果的に除去される。平らに加工した後で、領
域１０２と１０４の上方に位置する領域上方のドーピン
グ層３０と３２とが、各々逆の伝導型になる。
す。平らに加工することにより、フォトリソグラフィー
工程なしに領域１０４上に位置するｐドーピング層３２
の部分が効果的に除去される。平らに加工した後で、領
域１０２と１０４の上方に位置する領域上方のドーピン
グ層３０と３２とが、各々逆の伝導型になる。
【００２４】オプションの最終ステップ（ブロックＦ）
で、２つのドーピング層上に半導体の更なるドーピング
しない層を成長させて、ゲート電極の残りの厚みを形成
する。典型的にはドーピングされないシリコンの厚み
は、１００〜５００オングストロームの範囲である。
で、２つのドーピング層上に半導体の更なるドーピング
しない層を成長させて、ゲート電極の残りの厚みを形成
する。典型的にはドーピングされないシリコンの厚み
は、１００〜５００オングストロームの範囲である。
【００２５】図３Ｅは、このステップの後の構造を示
す。ゲート絶縁体上でドーピングした半導体層３０と３
２が、逆の伝導型の結晶領域上に位置し、ドーピングさ
れない半導体層３３が、層３０と３２の両方に形成され
ている。
す。ゲート絶縁体上でドーピングした半導体層３０と３
２が、逆の伝導型の結晶領域上に位置し、ドーピングさ
れない半導体層３３が、層３０と３２の両方に形成され
ている。
【００２６】デバイスは、次に、従来の方式によって完
成される。これは、典型的には、層３３を分割して、別
のゲート電極を形成し、金属シリサイド層をシリコン・
ゲート上に形成して、導電性を高めている。
成される。これは、典型的には、層３３を分割して、別
のゲート電極を形成し、金属シリサイド層をシリコン・
ゲート上に形成して、導電性を高めている。
【００２７】図１は最終的な構造を示す。耐熱性金属シ
リサイド層１１２が、スパッタリング又は化学蒸着のよ
うな標準処理技術を用いて、成長したシリコン領域１１
０（図３Ｄの３３）上に任意で形成される。適切な耐熱
性金属シリサイドの事例では、タングステン・シリサイ
ドやタンタル・シリサイドやコバルト・シリサイドとを
含んでいる。好都合に、耐熱性の金属シリサイド層は、
約８００〜約２０００オングストロームの厚みを備えて
いる。耐熱性金属シリサイド層に窒素を導入することも
効果的である。窒素をイオン注入する際に、注入は、望
ましくは（厚みに基づいて）約１０〜５０ｋｅＶ、更に
望ましくは３０ｋｅＶのエネルギーで、約１×１０15〜
約２×１０15原子／ｃｍ2のドーパント注入量で行われ
る。窒素は、シリサイド層にホウ素原子を滞留させるの
で、ホウ素のクロス・ドーピングと横方向の拡散との減
少を支援することになる。１９９８年１２月２２日に
Ｊ．Ｂｅｖｋなどに発行された米国特許第５，８５１，
９２２号を参照すること。サリシド・プロセスでシリサ
イド層を形作ることも可能である。耐熱性金属シリサイ
ド以外の金属層も可能である。
リサイド層１１２が、スパッタリング又は化学蒸着のよ
うな標準処理技術を用いて、成長したシリコン領域１１
０（図３Ｄの３３）上に任意で形成される。適切な耐熱
性金属シリサイドの事例では、タングステン・シリサイ
ドやタンタル・シリサイドやコバルト・シリサイドとを
含んでいる。好都合に、耐熱性の金属シリサイド層は、
約８００〜約２０００オングストロームの厚みを備えて
いる。耐熱性金属シリサイド層に窒素を導入することも
効果的である。窒素をイオン注入する際に、注入は、望
ましくは（厚みに基づいて）約１０〜５０ｋｅＶ、更に
望ましくは３０ｋｅＶのエネルギーで、約１×１０15〜
約２×１０15原子／ｃｍ2のドーパント注入量で行われ
る。窒素は、シリサイド層にホウ素原子を滞留させるの
で、ホウ素のクロス・ドーピングと横方向の拡散との減
少を支援することになる。１９９８年１２月２２日に
Ｊ．Ｂｅｖｋなどに発行された米国特許第５，８５１，
９２２号を参照すること。サリシド・プロセスでシリサ
イド層を形作ることも可能である。耐熱性金属シリサイ
ド以外の金属層も可能である。
【００２８】好都合に、半導体がシリコンである時に、
アニールが、第２のアモルファス・シリコン領域３３と
第１のアモルファス・シリコン領域３０と３２とを再結
晶化するために、すなわち、領域３０と３２と３３とを
ポリシリコンにするために、第２のアモルファス・シリ
コン領域３３の形成後に行われる。アニールは、第２の
シリコン領域３３の形成後に、シリサイド層３４の形成
後に、又はシリサイド層の窒素注入後にも実施できる。
アニールは、約５８０〜約６５０℃の温度で、約１〜約
５時間、窒素雰囲気中で効果的に行われる。更に好都合
に、アニールは、約６５０℃で、約３時間、窒素雰囲気
中で行われる。
アニールが、第２のアモルファス・シリコン領域３３と
第１のアモルファス・シリコン領域３０と３２とを再結
晶化するために、すなわち、領域３０と３２と３３とを
ポリシリコンにするために、第２のアモルファス・シリ
コン領域３３の形成後に行われる。アニールは、第２の
シリコン領域３３の形成後に、シリサイド層３４の形成
後に、又はシリサイド層の窒素注入後にも実施できる。
アニールは、約５８０〜約６５０℃の温度で、約１〜約
５時間、窒素雰囲気中で効果的に行われる。更に好都合
に、アニールは、約６５０℃で、約３時間、窒素雰囲気
中で行われる。
【００２９】最終的な構造が、従来技術で周知の標準手
順に準じて、基板のｐ領域とｎ領域上にゲート・スタッ
クを形作る処理ステップに送られる。好都合に、このよ
うなステップは、ゲート・スタックの形成後に高速熱ア
ニールを含んでいる。高速熱アニールは、ウェーハが約
９００〜約１０５０℃の温度に２〜約１０秒で達するよ
うに効果的に行われる。更に好都合に、ウェーハは１０
００℃の温度に５秒で達する。高速熱アニールは、デバ
イスのドーピング領域にドーパントの好ましい分布状態
を実現するうえで貴重な方式である。
順に準じて、基板のｐ領域とｎ領域上にゲート・スタッ
クを形作る処理ステップに送られる。好都合に、このよ
うなステップは、ゲート・スタックの形成後に高速熱ア
ニールを含んでいる。高速熱アニールは、ウェーハが約
９００〜約１０５０℃の温度に２〜約１０秒で達するよ
うに効果的に行われる。更に好都合に、ウェーハは１０
００℃の温度に５秒で達する。高速熱アニールは、デバ
イスのドーピング領域にドーパントの好ましい分布状態
を実現するうえで貴重な方式である。
【００３０】耐熱性シリサイド層３４の形成と注入に続
く一般的な処理ステップとして、次のステップがある。 - ゲート・ハード・マスクの堆積である。マスクは、例
えば、テトラエチル・オルトシリケートのプラズマ蒸着
（ＰＥＴＥＯＳ）で堆積した酸化シリコン、プラズマ化
学蒸着（ＰＥＣＶＤ）で形成した窒化層、又はスピン・
オン・ガラス（ＳＯＧ）層から形成される。 - ゲート・ハード・マスクの選択的エッチングを可能に
するゲート・フォトレジストの形成と、ハード・マスク
のエッチングと、フォトレジストの除去 - 耐熱性シリサイド層３４とシリコン領域３１、３２、
３３とのエッチング - 低ドープ・ドレイン領域（ＬＤＤ）の注入を可能にす
るフォトレジストの形成と、ＬＤＤの注入と、フォトレ
ジストの除去 - 絶縁体、例えば、ゲート・スペーサ形成のためのＰＥ
ＴＥＯＳによる酸化シリコンの堆積と、絶縁体のアニー
ルと、スペーサのエッチング - ｎ型ソースとドレインとの注入を可能にするフォトレ
ジストの形成と、ｎ型ソースとドレインとの注入と、フ
ォトレジストの除去 - ｐ型ソースとドレインとの注入を可能にするフォトレ
ジストの形成と、ｐ型ソースとドレインとの注入と、フ
ォトレジストの除去。
く一般的な処理ステップとして、次のステップがある。 - ゲート・ハード・マスクの堆積である。マスクは、例
えば、テトラエチル・オルトシリケートのプラズマ蒸着
（ＰＥＴＥＯＳ）で堆積した酸化シリコン、プラズマ化
学蒸着（ＰＥＣＶＤ）で形成した窒化層、又はスピン・
オン・ガラス（ＳＯＧ）層から形成される。 - ゲート・ハード・マスクの選択的エッチングを可能に
するゲート・フォトレジストの形成と、ハード・マスク
のエッチングと、フォトレジストの除去 - 耐熱性シリサイド層３４とシリコン領域３１、３２、
３３とのエッチング - 低ドープ・ドレイン領域（ＬＤＤ）の注入を可能にす
るフォトレジストの形成と、ＬＤＤの注入と、フォトレ
ジストの除去 - 絶縁体、例えば、ゲート・スペーサ形成のためのＰＥ
ＴＥＯＳによる酸化シリコンの堆積と、絶縁体のアニー
ルと、スペーサのエッチング - ｎ型ソースとドレインとの注入を可能にするフォトレ
ジストの形成と、ｎ型ソースとドレインとの注入と、フ
ォトレジストの除去 - ｐ型ソースとドレインとの注入を可能にするフォトレ
ジストの形成と、ｐ型ソースとドレインとの注入と、フ
ォトレジストの除去。
【００３１】高速熱アニールは、ｐ型ソースとドレイン
との注入後に効果的に行われる。サリサイド・プロセス
を用いる場合に、このプロセスはｎ型とｐ型のソースと
ドレインとの形成後に一般的に行われ、高速熱アニール
はポリシリコン・ゲート構造上に耐熱性金属を堆積する
前に一般的に行われる。
との注入後に効果的に行われる。サリサイド・プロセス
を用いる場合に、このプロセスはｎ型とｐ型のソースと
ドレインとの形成後に一般的に行われ、高速熱アニール
はポリシリコン・ゲート構造上に耐熱性金属を堆積する
前に一般的に行われる。
【００３２】本発明は、次に示す事例から更に明確にな
る。 事例１ シリコン・ウェーハが、薄くドーピングしたｎ型とｐ型
との領域を有するシリコン基板を形成するために、技術
的に良く知られた従来法を用いて処理されていた。フィ
ールド絶縁体領域が、ｎ型とｐ型の領域を電気的に分離
するために、浅い溝の分離（ＳＴＩ）技術を用いて、基
板に関して選択された部分の上に成長していた。シリコ
ン・オキシナイトライド(oxynitride)の３０オングスト
ローム・ゲート絶縁層が、８５０℃のＮ2Ｏ中に加熱酸
化によりフィールド絶縁領域でカバーされない基板の部
分に形成された。未ドープ・アモルファス・シリコンの
１００オングストロームの厚みの層が、イン・シツでリ
ンでドーピングした（Ｓｉ 2Ｈ6とＰＨ3）膜の４００オ
ングストロームの厚みが堆積する前に、低圧の化学蒸着
によって、フィールド、及びゲート絶縁体層上に形成さ
れた。フォトレジストの層が、標準的な手順に従って、
シリコン上に形成され、基板の薄くドーピングしたｎ型
領域上に位置するシリコンの部分を露出をするためにパ
ターン化された。露出部分は、ポリシリコン層のドーピ
ング部が除去されるまで反応性イオンエッチングされ
た。フォトレジストが除去された。５００オングストロ
ームの厚みを有する第２のアモルファス・シリコン層
が、低圧の化学蒸着で形成され、ホウ素原子（エネルギ
ー：２ＫｅＶ、分量：３×１０15／ｃｍ2）が注入され
た。次に、ウェーハは、シリコンの厚みが、約５００〜
６００オングストロームに減少するまで、ＲＯＤＥＬ
ＳＤＥ３０００ポリシリコン・スラリーを用いて平らに
加工された。この加工は、堆積時の低圧化学処理による
更なる５００オングストロームの厚みの未ドープ・アモ
ルファス・シリコンの堆積前に行われた。次に、アニー
ルが、アモルファス・シリコンを結晶にするために、窒
素雰囲気中に６５０℃で３時間行われた。アニール後
に、１０００オングストロームのタングステン・シリサ
イド層が、スパッタリングによって第２のアモルファス
・シリコン領域上に形成されて、窒素が３０ｋｅＶと１
×１０15原子／ｃｍ2のドーズ量でシリサイドに注入さ
れた。前述の標準処理ステップに準じて、ゲート・スタ
ックが形成された。特に、１５００オングストロームの
二酸化シリコンのハード・マスクがＰＥＴＥＯＳによっ
てシリサイド層上に形成され、マスクがエッチングさ
れ、。シリサイドとシリコン領域とがエッチングされ、
ヒ素の低ドープドレイン領域に注入され、。二酸化シリ
コンの層がゲート・スペーサに対して形成されてスペー
サがエッチングされ、アニールが二酸化シリコンのスペ
ーサの密度を高めるために酸素中で３０分間７５０℃で
行われ、ｎ型のドレインとソースとが注入され、かつｐ
型のドレインとソースとが注入された。次に、ウェーハ
の高速熱アニールが行われ、ウェーハが、ＲＴＡツール
で５秒間１０００℃で加熱された。
る。 事例１ シリコン・ウェーハが、薄くドーピングしたｎ型とｐ型
との領域を有するシリコン基板を形成するために、技術
的に良く知られた従来法を用いて処理されていた。フィ
ールド絶縁体領域が、ｎ型とｐ型の領域を電気的に分離
するために、浅い溝の分離（ＳＴＩ）技術を用いて、基
板に関して選択された部分の上に成長していた。シリコ
ン・オキシナイトライド(oxynitride)の３０オングスト
ローム・ゲート絶縁層が、８５０℃のＮ2Ｏ中に加熱酸
化によりフィールド絶縁領域でカバーされない基板の部
分に形成された。未ドープ・アモルファス・シリコンの
１００オングストロームの厚みの層が、イン・シツでリ
ンでドーピングした（Ｓｉ 2Ｈ6とＰＨ3）膜の４００オ
ングストロームの厚みが堆積する前に、低圧の化学蒸着
によって、フィールド、及びゲート絶縁体層上に形成さ
れた。フォトレジストの層が、標準的な手順に従って、
シリコン上に形成され、基板の薄くドーピングしたｎ型
領域上に位置するシリコンの部分を露出をするためにパ
ターン化された。露出部分は、ポリシリコン層のドーピ
ング部が除去されるまで反応性イオンエッチングされ
た。フォトレジストが除去された。５００オングストロ
ームの厚みを有する第２のアモルファス・シリコン層
が、低圧の化学蒸着で形成され、ホウ素原子（エネルギ
ー：２ＫｅＶ、分量：３×１０15／ｃｍ2）が注入され
た。次に、ウェーハは、シリコンの厚みが、約５００〜
６００オングストロームに減少するまで、ＲＯＤＥＬ
ＳＤＥ３０００ポリシリコン・スラリーを用いて平らに
加工された。この加工は、堆積時の低圧化学処理による
更なる５００オングストロームの厚みの未ドープ・アモ
ルファス・シリコンの堆積前に行われた。次に、アニー
ルが、アモルファス・シリコンを結晶にするために、窒
素雰囲気中に６５０℃で３時間行われた。アニール後
に、１０００オングストロームのタングステン・シリサ
イド層が、スパッタリングによって第２のアモルファス
・シリコン領域上に形成されて、窒素が３０ｋｅＶと１
×１０15原子／ｃｍ2のドーズ量でシリサイドに注入さ
れた。前述の標準処理ステップに準じて、ゲート・スタ
ックが形成された。特に、１５００オングストロームの
二酸化シリコンのハード・マスクがＰＥＴＥＯＳによっ
てシリサイド層上に形成され、マスクがエッチングさ
れ、。シリサイドとシリコン領域とがエッチングされ、
ヒ素の低ドープドレイン領域に注入され、。二酸化シリ
コンの層がゲート・スペーサに対して形成されてスペー
サがエッチングされ、アニールが二酸化シリコンのスペ
ーサの密度を高めるために酸素中で３０分間７５０℃で
行われ、ｎ型のドレインとソースとが注入され、かつｐ
型のドレインとソースとが注入された。次に、ウェーハ
の高速熱アニールが行われ、ウェーハが、ＲＴＡツール
で５秒間１０００℃で加熱された。
【００３３】前述の実施例は、本発明の原理の適用事例
を表現できる数多くの可能性のある実施例の一部だけ図
示していることを理解すべきである。種々の及び変更さ
れた他の構成が、本発明の趣旨と範囲とを逸脱せずに当
業者が考案できる。
を表現できる数多くの可能性のある実施例の一部だけ図
示していることを理解すべきである。種々の及び変更さ
れた他の構成が、本発明の趣旨と範囲とを逸脱せずに当
業者が考案できる。
【００３４】
【発明の効果】本発明によれば、改善されたクロスドー
ピング特性を有するＣＭＯＳデバイスのデュアルゲート
構造を、より少ない作業工程で製造するとができる。
ピング特性を有するＣＭＯＳデバイスのデュアルゲート
構造を、より少ない作業工程で製造するとができる。
【図１】従来技術を示し、ＣＭＯＳデバイスを製作する
ための一般的な構造の略断面図である。
ための一般的な構造の略断面図である。
【図２】本発明に準じてデュアル・ゲート構造を製造す
る際に関係するステップのフローチャートの図である。
る際に関係するステップのフローチャートの図である。
【図３Ａ】図２の製造プロセスの種々の段階におけるデ
ュアル・ゲート構造を示す図である。
ュアル・ゲート構造を示す図である。
【図３Ｂ】図２の製造プロセスの種々の段階におけるデ
ュアル・ゲート構造を示す図である。
ュアル・ゲート構造を示す図である。
【図３Ｃ】図２の製造プロセスの種々の段階におけるデ
ュアル・ゲート構造を示す図である。
ュアル・ゲート構造を示す図である。
【図３Ｄ】図２の製造プロセスの種々の段階におけるデ
ュアル・ゲート構造を示す図である。
ュアル・ゲート構造を示す図である。
【図３Ｅ】図２の製造プロセスの種々の段階におけるデ
ュアル・ゲート構造を示す図である。
ュアル・ゲート構造を示す図である。
３０ （ドーピングした）半導体層 ３１ マスク ３２ （ドーピングした）半導体層 ３３ （非ドーピング）半導体層 １００ 半導体基板 １０２ ｎ型領域 １０４ ｐ型領域 １０６ 絶縁領域（フィールド絶縁体） １０８ ゲート絶縁領域（ゲート絶縁体）
Claims (6)
- 【請求項１】 ＣＭＯＳデバイスのデュアル・ゲート構
造を製造するプロセスであって、 第１の伝導型の第１の領域と、第２の伝導型の隣接する
第２の領域と、上方に位置するゲート絶縁領域とを具備
する表面を有する半導体基板を備えた半導体の被加工物
を提供し、 前記の第１と第２の領域上に位置する前記のゲート絶縁
領域上に、前記の第１の伝導型にドーピングした半導体
の第１の層を形成し、 前記の第１の領域上に位置するドーピング層を選択的に
除去し、 前記の第２の伝導型にドーピングした半導体の第２の層
を、前記の第１と第２の領域上に形成し、 前記の第１と第２の層を平らに加工する工程を備えてい
る、前記のプロセス。 - 【請求項２】 前記の第１の層がイン・シツでドーピン
グした層を成長させることによって形成される、請求項
１記載の方法。 - 【請求項３】 平らに加工する工程の後に、被加工物上
に半導体のドーピングされない層を成長させる工程を更
に備えている、請求項１記載の方法。 - 【請求項４】 前記の平らな加工が化学機械研磨によっ
て行われる、請求項１記載の方法。 - 【請求項５】 前記の半導体がシリコンを含有し、前記
の第１の伝導型がｎ型の伝導型であり、前記の第２の伝
導型がｐ型の伝導型である、請求項１記載のプロセス。 - 【請求項６】 ドーピングされない半導体の層の上に金
属シリサイドを形成するステップを更に備えている、請
求項３記載のプロセス。
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|---|---|---|---|
| US09/259,028 US6566181B2 (en) | 1999-02-26 | 1999-02-26 | Process for the fabrication of dual gate structures for CMOS devices |
| US09/259028 | 1999-02-26 |
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| Publication Number | Publication Date |
|---|---|
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| JP3524461B2 JP3524461B2 (ja) | 2004-05-10 |
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|---|---|---|---|
| JP2000048754A Expired - Fee Related JP3524461B2 (ja) | 1999-02-26 | 2000-02-25 | Ｃｍｏｓデバイスのデュアル・ゲート構造を製造するプロセス |
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|---|---|
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| JP (1) | JP3524461B2 (ja) |
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| US6794281B2 (en) * | 2002-05-20 | 2004-09-21 | Freescale Semiconductor, Inc. | Dual metal gate transistors for CMOS process |
| JP3872071B2 (ja) * | 2004-05-19 | 2007-01-24 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
| KR100560819B1 (ko) * | 2004-08-02 | 2006-03-13 | 삼성전자주식회사 | 피모스를 구비하는 반도체 소자의 형성 방법 |
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| JPH0758701B2 (ja) | 1989-06-08 | 1995-06-21 | 株式会社東芝 | 半導体装置の製造方法 |
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- 1999-02-26 US US09/259,028 patent/US6566181B2/en not_active Expired - Lifetime
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2000
- 2000-02-25 KR KR1020000009286A patent/KR100821494B1/ko active IP Right Grant
- 2000-02-25 JP JP2000048754A patent/JP3524461B2/ja not_active Expired - Fee Related
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