JP2522188B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2522188B2 JP2522188B2 JP5288928A JP28892893A JP2522188B2 JP 2522188 B2 JP2522188 B2 JP 2522188B2 JP 5288928 A JP5288928 A JP 5288928A JP 28892893 A JP28892893 A JP 28892893A JP 2522188 B2 JP2522188 B2 JP 2522188B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＣＭＯＳ型半導体装置の製造方法に関する。
関し、特にＣＭＯＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の断面図，平面図である図
２，図３を参照すると、従来のＣＭＯＳ型半導体装置の
ゲート電極は、以下のように形成される。
２，図３を参照すると、従来のＣＭＯＳ型半導体装置の
ゲート電極は、以下のように形成される。
【０００３】まず、Ｐ型半導体基板１表面にＮ型ウェル
２およびＰ型ウェル３が形成される。このとき、Ｎ型ウ
ェル２とＰ型ウェル３との境界部分の半導体基板１表面
には表面段差が生じる。この表面段差は、これらＮ型ウ
ェル２およびＰ型ウェル３の形成順序により異なるが、
通常、１００〜２００ｎｍ程度となる。次に、Ｐ型ウェ
ル３表面の素子分離領域が形成される領域にＰ型チャネ
ルストッパー４が形成され、Ｐ型半導体基板１表面の素
子分離領域が形成される領域に膜厚６００ｎｍ程度のフ
ィールド酸化膜５が形成され、素子分離領域の形成が完
了する。
２およびＰ型ウェル３が形成される。このとき、Ｎ型ウ
ェル２とＰ型ウェル３との境界部分の半導体基板１表面
には表面段差が生じる。この表面段差は、これらＮ型ウ
ェル２およびＰ型ウェル３の形成順序により異なるが、
通常、１００〜２００ｎｍ程度となる。次に、Ｐ型ウェ
ル３表面の素子分離領域が形成される領域にＰ型チャネ
ルストッパー４が形成され、Ｐ型半導体基板１表面の素
子分離領域が形成される領域に膜厚６００ｎｍ程度のフ
ィールド酸化膜５が形成され、素子分離領域の形成が完
了する。
【０００４】続いて、フィールド酸化膜５に囲まれたＰ
型半導体基板１表面の素子形成領域となる領域に、膜厚
２０ｎｍ程度のゲート酸化膜６が形成される。このと
き、フィールド酸化膜５表面とゲート酸化膜６表面との
段差は、３００ｎｍ程度である。次に、ゲート電極材料
となる膜厚２００ｎｍ程度の多結晶シリコン膜１７と膜
厚２００ｎｍ程度のタングステン・シリサイド膜１８と
が順次形成される。次に、膜厚１μｍ程度のフォトレジ
スト膜１９が全面に塗布される〔図２〕。
型半導体基板１表面の素子形成領域となる領域に、膜厚
２０ｎｍ程度のゲート酸化膜６が形成される。このと
き、フィールド酸化膜５表面とゲート酸化膜６表面との
段差は、３００ｎｍ程度である。次に、ゲート電極材料
となる膜厚２００ｎｍ程度の多結晶シリコン膜１７と膜
厚２００ｎｍ程度のタングステン・シリサイド膜１８と
が順次形成される。次に、膜厚１μｍ程度のフォトレジ
スト膜１９が全面に塗布される〔図２〕。
【０００５】このフォトレジスト膜１９がパターニング
され、フォトレジスト膜１９Ａとなる。このフォトレジ
スト膜１９Ａをマスクにして、上記タングステン・シリ
サイド膜１８および多結晶シリコン膜１７が順次エッチ
ングされ、所望のゲート電極が形成される〔図３〕。
され、フォトレジスト膜１９Ａとなる。このフォトレジ
スト膜１９Ａをマスクにして、上記タングステン・シリ
サイド膜１８および多結晶シリコン膜１７が順次エッチ
ングされ、所望のゲート電極が形成される〔図３〕。
【０００６】
【発明が解決しようとする課題】上述の従来の方法で
は、フォトレジスト膜１９の膜厚が場所により異なって
いる。Ｎ型ウェル２表面とＰ型ウェル３表面との段差に
より、Ｎ型ウェル２の素子形成領域中央部上でのフォト
レジスト膜１９の膜厚ｔ1 とＰ型ウェル３の素子形成領
域中央部上でのフォトレジスト膜１９の膜厚ｔ2 とは、
異なる。また、Ｐ型ウェル３の同じ素子形成領域上で
も、素子形成領域端部上でのフォトレジスト膜１９の膜
厚ｔ3 は、ｔ2 と異なっている。さらに、同じＰ型ウェ
ル３上でも、素子形成領域の面積の大小とフォトレジス
ト膜１９の粘性とにより、狭い素子形成領域でのＰ型ウ
ェル３の素子形成領域中央部上でのフォトレジスト膜１
９の膜厚ｔ4 も、ｔ2 と異なっている〔図２〕。
は、フォトレジスト膜１９の膜厚が場所により異なって
いる。Ｎ型ウェル２表面とＰ型ウェル３表面との段差に
より、Ｎ型ウェル２の素子形成領域中央部上でのフォト
レジスト膜１９の膜厚ｔ1 とＰ型ウェル３の素子形成領
域中央部上でのフォトレジスト膜１９の膜厚ｔ2 とは、
異なる。また、Ｐ型ウェル３の同じ素子形成領域上で
も、素子形成領域端部上でのフォトレジスト膜１９の膜
厚ｔ3 は、ｔ2 と異なっている。さらに、同じＰ型ウェ
ル３上でも、素子形成領域の面積の大小とフォトレジス
ト膜１９の粘性とにより、狭い素子形成領域でのＰ型ウ
ェル３の素子形成領域中央部上でのフォトレジスト膜１
９の膜厚ｔ4 も、ｔ2 と異なっている〔図２〕。
【０００７】フォトレジスト膜の膜厚が場所による異な
ると、露光時におけるフォトレジスト膜内での光の干渉
状態が場所による異なることになる。この干渉状態は、
膜厚が（λ／４）×（１／ｎ）（λ：波長，ｎ：フォト
レジスト膜の屈折率）だけ異なると、正反対になる。例
えば、このフォトレジスト膜の屈折率がｎ≒１．６５の
場合、λ＝４３６ｎｍのＧ線で露光すると、（λ／４）
×（１／ｎ）＝６６ｎｍとなる。これにより、パターニ
ングされたフォトレジスト膜の線幅は、０．０９μｍ変
動する。
ると、露光時におけるフォトレジスト膜内での光の干渉
状態が場所による異なることになる。この干渉状態は、
膜厚が（λ／４）×（１／ｎ）（λ：波長，ｎ：フォト
レジスト膜の屈折率）だけ異なると、正反対になる。例
えば、このフォトレジスト膜の屈折率がｎ≒１．６５の
場合、λ＝４３６ｎｍのＧ線で露光すると、（λ／４）
×（１／ｎ）＝６６ｎｍとなる。これにより、パターニ
ングされたフォトレジスト膜の線幅は、０．０９μｍ変
動する。
【０００８】フォトレジスト膜１９の膜厚ｔ1 とｔ2 と
ｔ3 とｔ4 との間の差は、フォトレジスト膜１９の粘
性，素子形成領域の面積の大小，Ｎ型ウェル２表面とＰ
型ウェル３表面との段差（１００〜２００ｎｍ程度），
およびフィールド酸化膜５表面とゲート酸化膜６表面と
の段差（３００ｎｍ程度）に依存するが、６６ｎｍより
大きな値となる。このため、フォトレジスト膜１９の膜
厚がｔ1 ，ｔ2 ，ｔ3 ，ｔ4 の部分でそれぞれ同じ線幅
にパターニングしようとしても、フォトレジスト膜１９
Ａの線幅はそれぞれＬ1 ，Ｌ2 ，Ｌ3 ，Ｌ4 とまちまち
の値をとることになる〔図３〕。
ｔ3 とｔ4 との間の差は、フォトレジスト膜１９の粘
性，素子形成領域の面積の大小，Ｎ型ウェル２表面とＰ
型ウェル３表面との段差（１００〜２００ｎｍ程度），
およびフィールド酸化膜５表面とゲート酸化膜６表面と
の段差（３００ｎｍ程度）に依存するが、６６ｎｍより
大きな値となる。このため、フォトレジスト膜１９の膜
厚がｔ1 ，ｔ2 ，ｔ3 ，ｔ4 の部分でそれぞれ同じ線幅
にパターニングしようとしても、フォトレジスト膜１９
Ａの線幅はそれぞれＬ1 ，Ｌ2 ，Ｌ3 ，Ｌ4 とまちまち
の値をとることになる〔図３〕。
【０００９】その結果、ゲート長が場所により異なるこ
とになり、所望のトランジスタ特性が得られなくなる。
特に、素子形成領域中央部上でのゲート長が素子形成領
域端部上でのゲート長より長くなる場合には、そのトラ
ンジスタでの静電破壊が起りやすくなる。
とになり、所望のトランジスタ特性が得られなくなる。
特に、素子形成領域中央部上でのゲート長が素子形成領
域端部上でのゲート長より長くなる場合には、そのトラ
ンジスタでの静電破壊が起りやすくなる。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、一導電型半導体基板表面に少なくとも逆導電
型ウェルを形成し、この半導体基板表面の素子分離領域
となる領域にフィールド絶縁膜を形成し、この半導体基
板表面の素子形成領域となる領域にゲート絶縁膜を形成
する工程と、上記半導体基板表面から上記フィールド絶
縁膜上面までの高さより大きな値の膜厚を有する多結晶
シリコン膜を全面に形成する工程と、上記フィールド絶
縁膜の上面の少なくとも一部が露出するまで上記多結晶
シリコン膜を化学的かつ機械的に研磨し、全面に高融点
金属シリサイド膜を堆積する工程と、所定のパターンを
有するフォトレジスト膜をマスクにして、上記高融点金
属シリサイド膜および上記多結晶シリコン膜をエッチン
グする工程とを有する。
造方法は、一導電型半導体基板表面に少なくとも逆導電
型ウェルを形成し、この半導体基板表面の素子分離領域
となる領域にフィールド絶縁膜を形成し、この半導体基
板表面の素子形成領域となる領域にゲート絶縁膜を形成
する工程と、上記半導体基板表面から上記フィールド絶
縁膜上面までの高さより大きな値の膜厚を有する多結晶
シリコン膜を全面に形成する工程と、上記フィールド絶
縁膜の上面の少なくとも一部が露出するまで上記多結晶
シリコン膜を化学的かつ機械的に研磨し、全面に高融点
金属シリサイド膜を堆積する工程と、所定のパターンを
有するフォトレジスト膜をマスクにして、上記高融点金
属シリサイド膜および上記多結晶シリコン膜をエッチン
グする工程とを有する。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】半導体装置の製造工程の断面図である図１
を参照すると、本発明の一実施例は、ツイン・ウェル型
のＣＭＯＳ型半導体装置のゲート電極の形成方法であ
り、以下のようになっている。
を参照すると、本発明の一実施例は、ツイン・ウェル型
のＣＭＯＳ型半導体装置のゲート電極の形成方法であ
り、以下のようになっている。
【００１３】まず、Ｐ型半導体基板１表面にＮ型ウェル
２およびＰ型ウェル３が形成される。このとき、Ｎ型ウ
ェル２とＰ型ウェル３との境界部分の半導体基板１表面
には表面段差が生じる。この表面段差は、これらＮ型ウ
ェル２およびＰ型ウェル３の形成順序により異なるが、
通常、１００〜２００ｎｍ程度となる〔図１（ａ）〕。
２およびＰ型ウェル３が形成される。このとき、Ｎ型ウ
ェル２とＰ型ウェル３との境界部分の半導体基板１表面
には表面段差が生じる。この表面段差は、これらＮ型ウ
ェル２およびＰ型ウェル３の形成順序により異なるが、
通常、１００〜２００ｎｍ程度となる〔図１（ａ）〕。
【００１４】次に、Ｐ型ウェル３表面の素子分離領域が
形成される領域にＰ型チャネルストッパー４が形成さ
れ、Ｐ型半導体基板１表面の素子分離領域が形成される
領域に膜厚６００ｎｍ程度のフィールド酸化膜５が形成
され、素子分離領域の形成が完了する。続いて、フィー
ルド酸化膜５に囲まれたＰ型半導体基板１表面の素子形
成領域となる領域に、膜厚２０ｎｍ程度のゲート酸化膜
６が形成される。このとき、フィールド酸化膜５表面と
ゲート酸化膜６表面との段差は、３００ｎｍ程度であ
る。その後、ゲート電極材料の一部となる膜厚５００ｎ
ｍ程度の多結晶シリコン膜７を形成する〔図１
（ｂ）〕。
形成される領域にＰ型チャネルストッパー４が形成さ
れ、Ｐ型半導体基板１表面の素子分離領域が形成される
領域に膜厚６００ｎｍ程度のフィールド酸化膜５が形成
され、素子分離領域の形成が完了する。続いて、フィー
ルド酸化膜５に囲まれたＰ型半導体基板１表面の素子形
成領域となる領域に、膜厚２０ｎｍ程度のゲート酸化膜
６が形成される。このとき、フィールド酸化膜５表面と
ゲート酸化膜６表面との段差は、３００ｎｍ程度であ
る。その後、ゲート電極材料の一部となる膜厚５００ｎ
ｍ程度の多結晶シリコン膜７を形成する〔図１
（ｂ）〕。
【００１５】続いて、ケミカル・メカニカル・ポリッシ
ング法により、多結晶シリコン膜７を研磨し、さらにフ
ィールド酸化膜５を研磨する。研磨される多結晶シリコ
ン膜７とフィールド酸化膜５との合計膜厚は、７００ｎ
ｍ程度である。この結果、フィールド酸化膜５はフィー
ルド酸化膜５ａおよびフィールド酸化膜５ｂとなり、多
結晶シリコン膜７ａおよび多結晶シリコン膜７ｂがＮ型
ウェル２上およびＰ型ウェル３上に残置される。フィー
ルド酸化膜５ａ上面，フィールド酸化膜５ｂ上面，多結
晶シリコン膜７ａ上面および多結晶シリコン膜７ｂ上面
は、概ね同一平面をなす。ここで、フィールド酸化膜５
ａはＮ型ウェル２を取り囲く領域に残置され，フィール
ド酸化膜５ｂはＮ型ウェル２を除いた領域に残置される
が、フィールド酸化膜５ａおよびフィールド酸化膜５ｂ
は分離されていない。また、多結晶シリコン膜７ａの膜
厚は多結晶シリコン膜７ｂの膜厚より１００〜２００ｎ
ｍ程度厚くなっている。
ング法により、多結晶シリコン膜７を研磨し、さらにフ
ィールド酸化膜５を研磨する。研磨される多結晶シリコ
ン膜７とフィールド酸化膜５との合計膜厚は、７００ｎ
ｍ程度である。この結果、フィールド酸化膜５はフィー
ルド酸化膜５ａおよびフィールド酸化膜５ｂとなり、多
結晶シリコン膜７ａおよび多結晶シリコン膜７ｂがＮ型
ウェル２上およびＰ型ウェル３上に残置される。フィー
ルド酸化膜５ａ上面，フィールド酸化膜５ｂ上面，多結
晶シリコン膜７ａ上面および多結晶シリコン膜７ｂ上面
は、概ね同一平面をなす。ここで、フィールド酸化膜５
ａはＮ型ウェル２を取り囲く領域に残置され，フィール
ド酸化膜５ｂはＮ型ウェル２を除いた領域に残置される
が、フィールド酸化膜５ａおよびフィールド酸化膜５ｂ
は分離されていない。また、多結晶シリコン膜７ａの膜
厚は多結晶シリコン膜７ｂの膜厚より１００〜２００ｎ
ｍ程度厚くなっている。
【００１６】次に、膜厚２００ｎｍ程度のタングステン
・シリサイド膜８が堆積される。このタングステン・シ
リサイド膜８上面も、ほぼ平坦である。続いて、フォト
レジスト膜９を全面に塗布し、このフォトレジスト膜９
に所望のパターンを形成した後、これをマスクにしてタ
ングステン・シリサイド膜８と多結晶シリコン膜７ａお
よび多結晶シリコン膜７ｂとを順次エッチングし、ゲー
ト電極を形成する〔図１（ｃ）〕。その後、公知の技術
を用いて、ＣＭＯＳ半導体装置を完成する。
・シリサイド膜８が堆積される。このタングステン・シ
リサイド膜８上面も、ほぼ平坦である。続いて、フォト
レジスト膜９を全面に塗布し、このフォトレジスト膜９
に所望のパターンを形成した後、これをマスクにしてタ
ングステン・シリサイド膜８と多結晶シリコン膜７ａお
よび多結晶シリコン膜７ｂとを順次エッチングし、ゲー
ト電極を形成する〔図１（ｃ）〕。その後、公知の技術
を用いて、ＣＭＯＳ半導体装置を完成する。
【００１７】上記一実施例では、フォトレジスト膜９の
下地をなすタングステン・シリサイド膜８の上面がほぼ
平坦であることから、フォトレジスト膜９の膜厚はほぼ
均一になる。その結果、フォトレジスト膜９からなるパ
ターンの線幅の変動は無く、ゲート長は所望のものが得
られることになり、トランジスタ特性の変動は抑止され
る。また、素子形成領域中央部上でのゲート長と素子形
成領域端部上でのゲート長とは等しくなり、素子形成領
域中央部上でのゲート長が素子形成領域端部上でのゲー
ト長より長くなることによるトランジスタでの静電破壊
が起りやすくなるということも回避される。
下地をなすタングステン・シリサイド膜８の上面がほぼ
平坦であることから、フォトレジスト膜９の膜厚はほぼ
均一になる。その結果、フォトレジスト膜９からなるパ
ターンの線幅の変動は無く、ゲート長は所望のものが得
られることになり、トランジスタ特性の変動は抑止され
る。また、素子形成領域中央部上でのゲート長と素子形
成領域端部上でのゲート長とは等しくなり、素子形成領
域中央部上でのゲート長が素子形成領域端部上でのゲー
ト長より長くなることによるトランジスタでの静電破壊
が起りやすくなるということも回避される。
【００１８】なお、上記一実施例では、ツイン・ウェル
型のＣＭＯＳ型半導体装置の製造方法であるが、本発明
は例えばＮ型ウェルのみの場合にも適用でき、本実施例
と同様の効果が得られる。また、本実施例ではフィール
ド酸化膜５もケミカル・メカニカル・ポリッシングを行
なっているが、Ｐ型ウェル３上のフィールド酸化膜５の
上面が露出した段階でこのケミカル・メカニカル・ポリ
ッシングを停止してもさしつかえない。
型のＣＭＯＳ型半導体装置の製造方法であるが、本発明
は例えばＮ型ウェルのみの場合にも適用でき、本実施例
と同様の効果が得られる。また、本実施例ではフィール
ド酸化膜５もケミカル・メカニカル・ポリッシングを行
なっているが、Ｐ型ウェル３上のフィールド酸化膜５の
上面が露出した段階でこのケミカル・メカニカル・ポリ
ッシングを停止してもさしつかえない。
【００１９】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、ゲート電極を形成加工するためのフォト
レジスト膜の塗布の前に下地を平坦化しておくため、場
所によるフォトレジスト膜の膜厚の違いはなくなり、フ
ォトレジスト膜を露光するさいの光の干渉状態も一様に
なり、露光現像されたフォトレジスト膜パターンの線幅
も所望の値からの変動がなくなる。この結果、トランジ
スタ特性の変動は抑止され、さらに、トランジスタでの
静電破壊は起りにくくなる。
の製造方法は、ゲート電極を形成加工するためのフォト
レジスト膜の塗布の前に下地を平坦化しておくため、場
所によるフォトレジスト膜の膜厚の違いはなくなり、フ
ォトレジスト膜を露光するさいの光の干渉状態も一様に
なり、露光現像されたフォトレジスト膜パターンの線幅
も所望の値からの変動がなくなる。この結果、トランジ
スタ特性の変動は抑止され、さらに、トランジスタでの
静電破壊は起りにくくなる。
【図１】本発明の一実施例の製造工程の断面図である。
【図２】従来の半導体装置の製造方法を説明するための
断面図である。
断面図である。
【図３】従来の半導体装置の製造方法を説明するための
平面図である。
平面図である。
１ Ｐ型半導体基板 ２ Ｎ型ウェル ３ Ｐ型ウェル ４ Ｐ型チャネルストッパー ５，５ａ，５ｂ フィールド酸化膜 ６ ゲート酸化膜 ７，７ａ，７ｂ，１７ 多結晶シリコン膜 ８，１８ タングステン・シリサイド膜 ９，１９，１９Ａ フォトレジスト膜 ｔ1 〜ｔ4 フォトレジスト膜の膜厚 Ｌ1 〜Ｌ4 フォトレジスト膜ハターンの線幅
Claims (1)
- 【請求項１】 一導電型半導体基板表面に少なくとも逆
導電型ウェルを形成し、該半導体基板表面の素子分離領
域となる領域にフィールド絶縁膜を形成し、該半導体基
板表面の素子形成領域となる領域にゲート絶縁膜を形成
する工程と、 前記半導体基板表面から前記フィールド絶縁膜上面まで
の高さより大きな値の膜厚を有する多結晶シリコン膜を
全面に形成する工程と、 前記フィールド絶縁膜の上面の少なくとも一部が露出す
るまで前記多結晶シリコン膜を化学的かつ機械的に研磨
し、全面に高融点金属シリサイド膜を堆積する工程と、 所定のパターンを有するフォトレジスト膜をマスクにし
て、前記高融点金属シリサイド膜および前記多結晶シリ
コン膜をエッチングする工程とを有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5288928A JP2522188B2 (ja) | 1993-11-18 | 1993-11-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5288928A JP2522188B2 (ja) | 1993-11-18 | 1993-11-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142595A JPH07142595A (ja) | 1995-06-02 |
| JP2522188B2 true JP2522188B2 (ja) | 1996-08-07 |
Family
ID=17736625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5288928A Expired - Lifetime JP2522188B2 (ja) | 1993-11-18 | 1993-11-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522188B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6566181B2 (en) * | 1999-02-26 | 2003-05-20 | Agere Systems Inc. | Process for the fabrication of dual gate structures for CMOS devices |
| JP2008288499A (ja) * | 2007-05-21 | 2008-11-27 | Panasonic Corp | 半導体装置及びその製造方法 |
-
1993
- 1993-11-18 JP JP5288928A patent/JP2522188B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07142595A (ja) | 1995-06-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960402 |