JPH0675360A - レチクル及びそれを用いた半導体装置の製造方法 - Google Patents
レチクル及びそれを用いた半導体装置の製造方法Info
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- JPH0675360A JPH0675360A JP22902092A JP22902092A JPH0675360A JP H0675360 A JPH0675360 A JP H0675360A JP 22902092 A JP22902092 A JP 22902092A JP 22902092 A JP22902092 A JP 22902092A JP H0675360 A JPH0675360 A JP H0675360A
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Abstract
(57)【要約】
【目的】 スクライブ領域とチップ領域での露光焦点の
ズレを抑制し得るレチクルを提供する。 【構成】 中心部にスクライブ領域パターン３３が形成
されたレチクルの中心部に、ダミーパターン３４を形成
することにより、例えば、ウエハのチップ領域に配線層
をパターニングする際に、ウエハのスクライブ領域上に
配線層と同じ厚さのダミー層が形成され、スクライブ領
域上とチップ領域上での露光焦点のズレを防止する。
ズレを抑制し得るレチクルを提供する。 【構成】 中心部にスクライブ領域パターン３３が形成
されたレチクルの中心部に、ダミーパターン３４を形成
することにより、例えば、ウエハのチップ領域に配線層
をパターニングする際に、ウエハのスクライブ領域上に
配線層と同じ厚さのダミー層が形成され、スクライブ領
域上とチップ領域上での露光焦点のズレを防止する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路の製
造プロセスにおけるリソグラフィー工程で用いられるレ
チクルに関し、また、パターン精度の良好な半導体装置
の製造方法に係わる。
造プロセスにおけるリソグラフィー工程で用いられるレ
チクルに関し、また、パターン精度の良好な半導体装置
の製造方法に係わる。
【０００２】
【従来の技術及び発明が解決しようとする課題】半導体
集積回路形成用マスクであるレチクルを用いた縮小投影
露光法による集積回路形成プロセスでは、形成する半導
体装置の微細化，高集積化に伴い、リソグラフィー工程
における露光焦点合せが非常に困難になってきている。
近年、半導体メモリデバイスに関しては、大容量化が進
み、チップ面積が増大し、１枚のレチクルで２〜３チッ
プしか同時に露光できないものがでてきている。特に、
１つのレチクルで２チップを同時露光するものや４チッ
プを同時露光するものの場合は、図１０及び図１１に示
すように、レチクルの中心（図中×印で示す）がスクラ
イブ領域パターン２となっている。そして、このような
投影露光の焦点合せは、レチクル１の中心に対応するウ
エハ上の位置で行われ、即ち図１２（Ａ）に示すよう
に、ウエハのスクライブ領域上に塗布されたレジスト３
の表面で焦点合せが行われる。このようなスクライブ領
域に較べて、集積回路パターン形成領域は、例えば図１
２（Ｂ）に示すように、高さが高くなっており段差を成
している。図１２（Ｂ）中、４は半導体基板、５は酸化
膜、６はＳｉＯ2絶縁膜であり、ここまでの構成は図１
２（Ａ）に示すスクライブ領域と同様である。そして、
集積回路形成領域（図１２（Ｂ））では、ＳｉＯ2絶縁
膜６上に第１ポリシリコン層７がパターニングされ、そ
の上に層間絶縁膜８，第２ポリシリコン層９，層間絶縁
膜１０，第１アルミ配線層１１，層間絶縁膜１２，第２
アルミ配線層１３が形成されるため、上記したように、
スクライブ領域上のレジスト３表面で焦点合せすると、
集積回路形成領域では露光焦点がずれてしまう問題があ
った。
集積回路形成用マスクであるレチクルを用いた縮小投影
露光法による集積回路形成プロセスでは、形成する半導
体装置の微細化，高集積化に伴い、リソグラフィー工程
における露光焦点合せが非常に困難になってきている。
近年、半導体メモリデバイスに関しては、大容量化が進
み、チップ面積が増大し、１枚のレチクルで２〜３チッ
プしか同時に露光できないものがでてきている。特に、
１つのレチクルで２チップを同時露光するものや４チッ
プを同時露光するものの場合は、図１０及び図１１に示
すように、レチクルの中心（図中×印で示す）がスクラ
イブ領域パターン２となっている。そして、このような
投影露光の焦点合せは、レチクル１の中心に対応するウ
エハ上の位置で行われ、即ち図１２（Ａ）に示すよう
に、ウエハのスクライブ領域上に塗布されたレジスト３
の表面で焦点合せが行われる。このようなスクライブ領
域に較べて、集積回路パターン形成領域は、例えば図１
２（Ｂ）に示すように、高さが高くなっており段差を成
している。図１２（Ｂ）中、４は半導体基板、５は酸化
膜、６はＳｉＯ2絶縁膜であり、ここまでの構成は図１
２（Ａ）に示すスクライブ領域と同様である。そして、
集積回路形成領域（図１２（Ｂ））では、ＳｉＯ2絶縁
膜６上に第１ポリシリコン層７がパターニングされ、そ
の上に層間絶縁膜８，第２ポリシリコン層９，層間絶縁
膜１０，第１アルミ配線層１１，層間絶縁膜１２，第２
アルミ配線層１３が形成されるため、上記したように、
スクライブ領域上のレジスト３表面で焦点合せすると、
集積回路形成領域では露光焦点がずれてしまう問題があ
った。
【０００３】さらに、半導体集積回路のパターンの微細
化が進んでいる点や、レチクルの大面積化が進み、パタ
ーンが露光の中心から離れる領域が増大している点など
から、焦点が合いにくいという問題がより深刻になって
きている。
化が進んでいる点や、レチクルの大面積化が進み、パタ
ーンが露光の中心から離れる領域が増大している点など
から、焦点が合いにくいという問題がより深刻になって
きている。
【０００４】本発明は、このような従来の問題点に着目
して創案されたものであって、露光面中心部がスクライ
ブ領域であっても集積回路形成領域上で焦点合せをする
のと同等の焦点合せを可能とするレチクル及び半導体装
置の製造方法を得んとするものである。
して創案されたものであって、露光面中心部がスクライ
ブ領域であっても集積回路形成領域上で焦点合せをする
のと同等の焦点合せを可能とするレチクル及び半導体装
置の製造方法を得んとするものである。
【０００５】
【０００６】
【課題を解決するための手段】請求項１記載の発明は、
半導体ウエハ上の複数のチップ領域を同時露光させ、且
つ中心部にスクライブ領域パターンが形成されたレチク
ルにおいて、該中心部に位置するスクライブ領域パター
ン内にダミーパターンを形成したことをその解決手段と
している。
半導体ウエハ上の複数のチップ領域を同時露光させ、且
つ中心部にスクライブ領域パターンが形成されたレチク
ルにおいて、該中心部に位置するスクライブ領域パター
ン内にダミーパターンを形成したことをその解決手段と
している。
【０００７】請求項２記載の発明は、半導体ウエハ上の
複数のチップ領域を同時露光させ、且つ中心部にスクラ
イブ領域パターンが形成されたレチクルを用いてパター
ン形成工程を複数行う半導体装置の製造方法において、
少なくとも１つのパターン形成工程に、前記中心部に位
置するスクライブ領域パターン内にダミーパターンが形
成されたレチクルを用いることを、その解決方法として
いる。
複数のチップ領域を同時露光させ、且つ中心部にスクラ
イブ領域パターンが形成されたレチクルを用いてパター
ン形成工程を複数行う半導体装置の製造方法において、
少なくとも１つのパターン形成工程に、前記中心部に位
置するスクライブ領域パターン内にダミーパターンが形
成されたレチクルを用いることを、その解決方法として
いる。
【０００８】請求項３記載の発明は、上記中心部に位置
するスクライブ領域パターン内にダミーパターンが形成
されたレチクルを、配線層のパターン形成工程で用いる
ことを特徴としている。
するスクライブ領域パターン内にダミーパターンが形成
されたレチクルを、配線層のパターン形成工程で用いる
ことを特徴としている。
【０００９】
【作用】請求項１記載の発明は、レチクルの中心部に位
置するスクライブ領域パターン内にダミーパターンを形
成することにより、このレチクルを用いてレジストを露
光すれば、集積回路形成領域（チップ領域）へ形成すべ
き材料層を半導体ウエハ上のスクライブ領域にも形成で
き、スクライブ領域と集積回路形成領域の段差寸法を縮
少して露光焦点のずれを是正することが可能となる。こ
れにより、集積回路形成領域に形成すべきパターンのく
ずれを防止することができる。
置するスクライブ領域パターン内にダミーパターンを形
成することにより、このレチクルを用いてレジストを露
光すれば、集積回路形成領域（チップ領域）へ形成すべ
き材料層を半導体ウエハ上のスクライブ領域にも形成で
き、スクライブ領域と集積回路形成領域の段差寸法を縮
少して露光焦点のずれを是正することが可能となる。こ
れにより、集積回路形成領域に形成すべきパターンのく
ずれを防止することができる。
【００１０】請求項２記載の発明は、少なくとも１つの
パターン形成工程に、中心部に位置するスクライブ領域
パターン内にダミーパターンが形成されたレチクルを用
いることにより、スクライブ領域で露光の焦点合せが行
われた場合のチップ領域での焦点のずれを減少させるこ
とが可能となる。
パターン形成工程に、中心部に位置するスクライブ領域
パターン内にダミーパターンが形成されたレチクルを用
いることにより、スクライブ領域で露光の焦点合せが行
われた場合のチップ領域での焦点のずれを減少させるこ
とが可能となる。
【００１１】請求項３記載の発明は、配線層のパターン
形成工程でダミーパターンが形成されたレチクルを用い
ることにより、スクライブ領域上に、チップ領域と同様
の厚さの配線層を形成することができる。配線層をスク
ライブ領域上に重ねると、チップ領域の表面の平均高さ
に近づけることができ、チップ領域上で露光焦点のずれ
の少ない露光が可能となる。このため、精度の高いレジ
ストマスクの形成ができ、高集積化が進んでも微細パタ
ーンを確実に形成することが可能となる。
形成工程でダミーパターンが形成されたレチクルを用い
ることにより、スクライブ領域上に、チップ領域と同様
の厚さの配線層を形成することができる。配線層をスク
ライブ領域上に重ねると、チップ領域の表面の平均高さ
に近づけることができ、チップ領域上で露光焦点のずれ
の少ない露光が可能となる。このため、精度の高いレジ
ストマスクの形成ができ、高集積化が進んでも微細パタ
ーンを確実に形成することが可能となる。
【００１２】
【実施例】以下、本発明に係るレチクル及びそれを用い
た半導体装置の製造方法の詳細を図面に示す実施例に基
づいて説明する。
た半導体装置の製造方法の詳細を図面に示す実施例に基
づいて説明する。
【００１３】本実施例は、ＳＲＡＭ（Ｓtatic Ｒando
ｍ Ａccess Ｍemory）の製造方法に本発明を適用した
例であり、図１〜図８はその製造工程を示す要部断面図
である。
ｍ Ａccess Ｍemory）の製造方法に本発明を適用した
例であり、図１〜図８はその製造工程を示す要部断面図
である。
【００１４】先ず、本実施例はシリコンウエハ２１表面
にシリコン酸化膜２２を形成し、次に、チップ領域とス
クライブ領域とを画成するフィールド酸化膜２２Ａと周
知の方法で形成する。なお、図１（Ａ）は露光の１区画
におけるレチクルの中心が対応するスクライブ領域ａを
示し、図１（Ｂ）はチップ領域ｂを示している。次に、
図１（Ａ），（Ｂ）に示すように、シリコンウエハ２１
全面にＳｉＯ2で成る第１層間絶縁膜２３を堆積させ
る。
にシリコン酸化膜２２を形成し、次に、チップ領域とス
クライブ領域とを画成するフィールド酸化膜２２Ａと周
知の方法で形成する。なお、図１（Ａ）は露光の１区画
におけるレチクルの中心が対応するスクライブ領域ａを
示し、図１（Ｂ）はチップ領域ｂを示している。次に、
図１（Ａ），（Ｂ）に示すように、シリコンウエハ２１
全面にＳｉＯ2で成る第１層間絶縁膜２３を堆積させ
る。
【００１５】次いで、第１層間絶縁膜２３上に第１ポリ
シリコン層２４をＣＶＤ法にて堆積させた後、レジスト
（図示省略する）をコーティングする。このレジストの
露光は、図９に示すようなレチクル３１を用いて１区画
（フィールド）を露光してはウエハを１ステップ移動さ
せて隣のフィールドを露光するステップ・アンド・リピ
ート方式をとる。このレチクル３１は、４つのチップ領
域パターン３２と、スクライブ領域パターン３３と、中
心部に位置するスクライブ領域パターン３３内に形成さ
れたダミーパターン３４とから成る。なお、チップ領域
パターン３２内には、第１ポリシリコン層２４の設計パ
ターンが描かれている。
シリコン層２４をＣＶＤ法にて堆積させた後、レジスト
（図示省略する）をコーティングする。このレジストの
露光は、図９に示すようなレチクル３１を用いて１区画
（フィールド）を露光してはウエハを１ステップ移動さ
せて隣のフィールドを露光するステップ・アンド・リピ
ート方式をとる。このレチクル３１は、４つのチップ領
域パターン３２と、スクライブ領域パターン３３と、中
心部に位置するスクライブ領域パターン３３内に形成さ
れたダミーパターン３４とから成る。なお、チップ領域
パターン３２内には、第１ポリシリコン層２４の設計パ
ターンが描かれている。
【００１６】斯かるレチクル３１を用いてレジストを露
光し、現象することにより、レジストパターンが形成さ
れ、このレジストパターンをマスクとしてドライエッチ
ングすることにより第１ポリシリコン層２４をパターニ
ングする。このとき、図２（Ａ）に示すように、スクラ
イブ領域ａには、レチクル３１のダミーパターン３４に
対応した第１ポリシリコンダミー層２４ａが形成され
る。
光し、現象することにより、レジストパターンが形成さ
れ、このレジストパターンをマスクとしてドライエッチ
ングすることにより第１ポリシリコン層２４をパターニ
ングする。このとき、図２（Ａ）に示すように、スクラ
イブ領域ａには、レチクル３１のダミーパターン３４に
対応した第１ポリシリコンダミー層２４ａが形成され
る。
【００１７】次に、図３（Ａ）及び（Ｂ）に示すよう
に、第２層間絶縁膜２５を全面に堆積させる。そして、
第２層間絶縁膜２５上にポリシリコン膜を堆積させた
後、ダミーパターンを有しないレチクルを用いてレジス
トパーニングを行い、チップ領域のみに第２ポリシリコ
ン層２６を形成する（図４（Ａ）及び（Ｂ）参照）。
に、第２層間絶縁膜２５を全面に堆積させる。そして、
第２層間絶縁膜２５上にポリシリコン膜を堆積させた
後、ダミーパターンを有しないレチクルを用いてレジス
トパーニングを行い、チップ領域のみに第２ポリシリコ
ン層２６を形成する（図４（Ａ）及び（Ｂ）参照）。
【００１８】その後、図５（Ａ）及び（Ｂ）に示すよう
に、ウエハ全面に第３層間絶縁膜２７を堆積させた後、
チップ領域における上記第３層間絶縁膜２７にコンタク
トホールを開口し、続いて、全面にアルミ膜を形成す
る。このアルミ膜のパターニングは、アルミ膜上にレジ
ストを塗布した後に、図９に示したレチクルと同様に中
心部にダミーパターンが形成されたレチクルを用いる。
このレチクルのチップ領域パターンには、第１アルミ配
線層のパターンが描かれている。
に、ウエハ全面に第３層間絶縁膜２７を堆積させた後、
チップ領域における上記第３層間絶縁膜２７にコンタク
トホールを開口し、続いて、全面にアルミ膜を形成す
る。このアルミ膜のパターニングは、アルミ膜上にレジ
ストを塗布した後に、図９に示したレチクルと同様に中
心部にダミーパターンが形成されたレチクルを用いる。
このレチクルのチップ領域パターンには、第１アルミ配
線層のパターンが描かれている。
【００１９】斯かるレチクルを用いて、露光・現象を行
い、アルミ膜のパターニングを行って、図６（Ａ）に示
すような第１アルミダミー層２８ａ及び図６（Ｂ）に示
すような第１アルミ配線層２８を形成する。
い、アルミ膜のパターニングを行って、図６（Ａ）に示
すような第１アルミダミー層２８ａ及び図６（Ｂ）に示
すような第１アルミ配線層２８を形成する。
【００２０】次に、図７（Ａ），（Ｂ）に示すように、
全面に第４層間絶縁膜２９を堆積させた後、図８
（Ａ），（Ｂ）に示すように、第２アルミ配線層３０を
全面に堆積させ、その上にレジスト３を塗布する。この
とき、露光焦点合せは、図８（Ａ）に示すように、スク
ライブ領域上のレジスト３表面で行われる。このスクラ
イブ領域とチップ領域（図８（Ｂ））のレジスト３表面
の高さは、スクライブ領域上に第１ポリシリコンダミー
層２４ａ及び第１アルミダミー層２８ａが形成されてい
るため、略同等の高さとなっており、チップ領域上での
露光焦点は、スクライブ領域上で焦点合せをするのと同
等となり、高集積化が進んでも微細パターンが確実に形
成できる。このような露光焦点合せは、第１ポリシリコ
ンダミー層２４ａが在るため、第２ポリシリコン層２６
のパターニングにおいても焦点ズレを防止できる。な
お、後の製造工程は、従来と同様の方法を用いて半導体
装置を完成させればよい。
全面に第４層間絶縁膜２９を堆積させた後、図８
（Ａ），（Ｂ）に示すように、第２アルミ配線層３０を
全面に堆積させ、その上にレジスト３を塗布する。この
とき、露光焦点合せは、図８（Ａ）に示すように、スク
ライブ領域上のレジスト３表面で行われる。このスクラ
イブ領域とチップ領域（図８（Ｂ））のレジスト３表面
の高さは、スクライブ領域上に第１ポリシリコンダミー
層２４ａ及び第１アルミダミー層２８ａが形成されてい
るため、略同等の高さとなっており、チップ領域上での
露光焦点は、スクライブ領域上で焦点合せをするのと同
等となり、高集積化が進んでも微細パターンが確実に形
成できる。このような露光焦点合せは、第１ポリシリコ
ンダミー層２４ａが在るため、第２ポリシリコン層２６
のパターニングにおいても焦点ズレを防止できる。な
お、後の製造工程は、従来と同様の方法を用いて半導体
装置を完成させればよい。
【００２１】以上、実施例について説明したが、本発明
はこれに限定されるものではなく、製造する半導体装置
に応じて各種の設計変更が可能である。
はこれに限定されるものではなく、製造する半導体装置
に応じて各種の設計変更が可能である。
【００２２】例えば、上記実施例は、ＳＲＡＭの製造に
本発明を適用したが、これに限定されるものではなく、
あらゆる半導体装置の製造に適用し得るものである。
本発明を適用したが、これに限定されるものではなく、
あらゆる半導体装置の製造に適用し得るものである。
【００２３】また、上記実施例では、４チップ用のレチ
クルを用いたが、レチクル中心にスクライブ領域パター
ンが存在する２チップ用レチクルなどに本発明を適用す
ることも勿論可能である。
クルを用いたが、レチクル中心にスクライブ領域パター
ンが存在する２チップ用レチクルなどに本発明を適用す
ることも勿論可能である。
【００２４】さらに、上記実施例では、第２ポリシリコ
ン層２６以外の配線層をスクライブ領域にダミーパター
ン層（第１ポリシリコンダミー層２４ａ，第１アルミダ
ミー層２８ａ）として残したが、チップ領域上に形成さ
れる構造の凹凸状態を予め勘案して残すダミー層を特定
しても勿論よい。
ン層２６以外の配線層をスクライブ領域にダミーパター
ン層（第１ポリシリコンダミー層２４ａ，第１アルミダ
ミー層２８ａ）として残したが、チップ領域上に形成さ
れる構造の凹凸状態を予め勘案して残すダミー層を特定
しても勿論よい。
【００２５】
【発明の効果】以上の説明から明らかなように、本発明
によれば、露光面中心部がスクライブ領域であってもデ
バイス形成領域（チップ領域）上で焦点合せをするのと
同等の焦点合せが可能であり、半導体装置の高集積化が
進んでも微細パターンが確実に形成できる効果がある。
によれば、露光面中心部がスクライブ領域であってもデ
バイス形成領域（チップ領域）上で焦点合せをするのと
同等の焦点合せが可能であり、半導体装置の高集積化が
進んでも微細パターンが確実に形成できる効果がある。
【００２６】このように、レチクルにダミーパターンを
形成するだけでよいため、製造工程を増すことなく、リ
ソグラフィー精度を高めることができる効果がある。
形成するだけでよいため、製造工程を増すことなく、リ
ソグラフィー精度を高めることができる効果がある。
【図１】（Ａ）及び（Ｂ）は本発明の半導体装置の製造
方法の実施例の工程を示す要部断面図。
方法の実施例の工程を示す要部断面図。
【図２】（Ａ）及び（Ｂ）は本発明の半導体装置の製造
方法の実施例の工程を示す要部断面図。
方法の実施例の工程を示す要部断面図。
【図３】（Ａ）及び（Ｂ）は本発明の半導体装置の製造
方法の実施例の工程を示す要部断面図。
方法の実施例の工程を示す要部断面図。
【図４】（Ａ）及び（Ｂ）は本発明の半導体装置の製造
方法の実施例の工程を示す要部断面図。
方法の実施例の工程を示す要部断面図。
【図５】（Ａ）及び（Ｂ）は本発明の半導体装置の製造
方法の実施例の工程を示す要部断面図。
方法の実施例の工程を示す要部断面図。
【図６】（Ａ）及び（Ｂ）は本発明の半導体装置の製造
方法の実施例の工程を示す要部断面図。
方法の実施例の工程を示す要部断面図。
【図７】（Ａ）及び（Ｂ）は本発明の半導体装置の製造
方法の実施例の工程を示す要部断面図。
方法の実施例の工程を示す要部断面図。
【図８】（Ａ）及び（Ｂ）は本発明の半導体装置の製造
方法の実施例の工程を示す要部断面図。
方法の実施例の工程を示す要部断面図。
【図９】本発明のレチクルの実施例を示す平面図。
【図１０】従来のレチクルの平面図。
【図１１】従来のレチクルの平面図。
【図１２】（Ａ）は従来のスクライブ領域の断面図、
（Ｂ）はチップ領域の断面図。
（Ｂ）はチップ領域の断面図。
ａ…スクライブ領域 ｂ…チップ領域 ３…レジスト ２１…シリコンウエハ ２２…シリコン酸化膜 ２３…第１層間絶縁膜 ２４…第１ポリシリコン層 ２４ａ…第１ポリシリコンダミー層 ２５…第２層間絶縁膜 ２６…第２ポリシリコン層 ２７…第３層間絶縁膜 ２８…第１アルミ配線層 ２８ａ…第１アルミダミー層 ２９…第４層間絶縁膜 ３０…第２アルミ配線層 ３１…レチクル ３２…チップ領域パターン ３３…スクライブ領域パターン ３４…ダミーパターン
Claims (3)
- 【請求項１】 半導体ウエハ上の複数のチップ領域を同
時露光させ、且つ中心部にスクライブ領域パターンが形
成されたレチクルにおいて、 該中心部に位置するスクライブ領域パターン内にダミー
パターンを形成したことを特徴とするレチクル。 - 【請求項２】 半導体ウエハ上の複数のチップ領域を同
時露光させ、且つ中心部にスクライブ領域パターンが形
成されたレチクルを用いてパターン形成工程を複数行う
半導体装置の製造方法において、 少なくとも１つのパターン形成工程に、前記中心部に位
置するスクライブ領域パターン内にダミーパターンが形
成されたレチクルを用いることを特徴とする半導体装置
の製造方法。 - 【請求項３】 前記中心部に位置するスクライブ領域パ
ターン内にダミーパターンが形成されたレチクルを、配
線層のパターン形成工程で用いる請求項２記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22902092A JPH0675360A (ja) | 1992-08-28 | 1992-08-28 | レチクル及びそれを用いた半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22902092A JPH0675360A (ja) | 1992-08-28 | 1992-08-28 | レチクル及びそれを用いた半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0675360A true JPH0675360A (ja) | 1994-03-18 |
Family
ID=16885498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22902092A Pending JPH0675360A (ja) | 1992-08-28 | 1992-08-28 | レチクル及びそれを用いた半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0675360A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5674647A (en) * | 1992-11-21 | 1997-10-07 | Ulvac Coating Corporation | Phase shift mask and manufacturing method thereof and exposure method using phase shift mask |
| JP2011035413A (ja) * | 1997-03-31 | 2011-02-17 | Renesas Electronics Corp | 半導体集積回路装置 |
-
1992
- 1992-08-28 JP JP22902092A patent/JPH0675360A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5674647A (en) * | 1992-11-21 | 1997-10-07 | Ulvac Coating Corporation | Phase shift mask and manufacturing method thereof and exposure method using phase shift mask |
| US5830607A (en) * | 1992-11-21 | 1998-11-03 | Ulvac Coating Corporation | Phase shift mask and manufacturing method thereof and exposure method using phase shift mask |
| JP2011035413A (ja) * | 1997-03-31 | 2011-02-17 | Renesas Electronics Corp | 半導体集積回路装置 |
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