KR20020052477A - 반도체소자의 미세패턴 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 미세패턴 제조방법에 관한 것으로서, 단차가 발생된 셀영역과 주변회로영역을 구비하는 기판상에 감광막 패턴을 형성할 때, 캐패시터나 비트라인등의 하부층 패턴 밀도 차에 의해 감광막의 표면에 단차가 형성되는 것을 방지하기 위하여 셀영역과 주변회로영역의 경계지역에 댐 역할을 하는 보조패턴을 형성하고, 후속 공정을 진행하여 감광막의 표면이 평탄하게 형성되도록한 후에 노광 공정을 진행하였으므로, 감광막 표면의 단차에 의한 임계크기 변화를 방지하여 패턴의 무너짐이나 유실등을 방지하며, 스탠딩 웨이브 효과에 의한 패턴 크기 변화도 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체소자의 미세패턴 제조방법에 관한 것으로서, 특히 셀영역과 주변회로영역간의 단차가 심한 반도체소자에서 셀영역에 패턴을 형성하는 공정에서 셀영역과 주변회로영역의 경계지역에 보조패턴을 형성하고, 후속 감광막 패턴 공정을 진행하여 단차에 의한 감광막 패턴의 불량 발생을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 미세패턴 제조방법에 관한 것이다.
일반적으로 반도체소자의 제조는 반도체 트랜지스터와 캐패시터 및 비트라인 등을 형성시키고 각각의 소자를 전기적으로 연결시키기 위한 금속배선을 형성시키는 공정이 뒤따르게 된다. 그런데 반도체소자의 제조는 일반적으로 필요한 물질의 증착과 패터닝 및 식각에 의해 소자나 배선의 형성과 절연막의 증착공정의 반복으로 이루어지므로, 반도체소자의 집적도의 증가에 따라 소자들이 밀집되어 있는 셀영역과 소자의 밀도가 작은 주변회로영역간의 단차도 급격히 증가되고 있다. 이와 같은 단차가 증가하게 되면, 후속 공정에서 진행되는 리소그래피(lethography) 공정시 초점심도가 각각의 부분마다 다르게 되어 오촛점(defocus)이 발생되고 결과적으로 반도체 기판 상부에 균일한 패턴을 형성하는 것이 불가능하게 된다.
집적도가 낮은 반도체소자는 단차가 작아 별다른 문제점이 없었으나, 소자가 고집적화되어 각층들간의 단차 및 적층되는 막의 수가 증가되면 소자의 제조 공정에서 나칭이나 단선 등의 불량들이 발생하게 되며, 이를 방지하기 위하여 적층막들의 상부를 평탄화하는 평탄화 공정이 공정수율 및 소자의 신뢰성에 중요한 영향을 미치게 된다.
현재 1M DRAM 이상의 소자에서는 다량의 불순물을 함유하여 유동성이 우수하고 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 방법으로 형성되어 단차피복성이 우수한 비.피.에스.지(Boro Phosphor Silicate Glass; 이하 BPSG라 칭함)나 테오스(Tetra ethyl ortho silicate; 이하 TEOS라 칭함) 산화막 등을 평탄화막으로 널리 사용하고 있다. 그러나 상기의 평탄화막들은 우수한 유동성에도 불구하고 평탄화의 정도에 한계가 있어 셀영역과 주변회로지역의 단차가 0.8∼1.0㎛로 단차가 계속 유지되어 256M DRAM이상의 고집적 소자 제조 공정에 있어서 금속배선 공정에 문제를 일으킨다. 즉, 금속배선의 사진공정에서 배선크기가 작아짐에 따라 원자외선 노광기를 사용하게 됨에 따라 초점 심도가 작아져(약 0.4㎛) 상기의 단차에서는 금속배선을 형성할 수 없을 뿐만 아니라, 식각 공정시에도 금속배선이 끊어지거나 브리지를 유발하게 된다.
도 1은 종래 기술에 따른 반도체소자의 제조 단면도로서, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)을 구비하는 기판(10)상의 셀영역(Ⅰ)에 게이트전극이나 비트라인 또는 캐패시터등의 하부구조물(12)을 형성하고, 상기 구조의 전표면에 층간절연막(14)을 형성한 후, 상기 층간절연막(14) 상에 감광막(16)을 도포한 상태의 단면도이다.
상기에서 감광막(16)은 본래 A선의 높이로 균일한 두께로 전면에 형성되어야하나 실제로는 셀영역(Ⅰ)과 주변회로영역(Ⅱ)간의 단차에 의해 셀영역(Ⅰ)에서는 선 B의 최고 높이를 가지고 얇게 형성되고, 주변회로영역(Ⅱ)에서는 선 C의 최저 높이를 두껍게 형성된다.
상기와 같은 종래 기술에 따라 도포된 감광막은 단차에 의해 패턴이 밀집되어 있는 셀영역과 그렇지 않은 주변회로영역간에 단차를 가지고 형성되므로, 이 감광막으로 노광 공정을 진행하게 되면, 임계크기 차이가 발생하여 경계지역에서 패턴이 유실되거나 쓰러지게되어 패턴 불량이 발생되는 문제점이 있다.
또한 도 2에서와 같이, 스탠딩 웨이브 효과에 의해 감광막의 두께에 따른 광 세기가 다르게 나타나는데, 종래 단차 부분에서의 두께 변화가 스탠딩 웨이브의 마루간의 간격 보다 크면 광의 크기가 달라져 패턴의 선폭이 변화되어 불규칙한 패턴이 형성되는 다른 문제점이 있다.
본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 소정의 하부구조물에 의한 셀영역과 주변회로영역에 단차가 발생된 기판상의 경계지역에 보조패턴을 형성하고, 감광막을 표면이 평탄하게 도포하여 임계크기 변화로 인한 패턴 유실이나 쓰러짐등의 불량발생을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 미세패턴 제조방법을 제공함에 있다.
도 1는 종래 기술에 따른 반도체소자의 제조 단면도.
도 2는 스탠딩 웨이브 효과를 설명하기 위한 감광막의 두께에 따른 광세기 그래프.
도 3a 및 도 3b는 본 발명에 따른 반도체소자의 미세패턴 제조 공정도.
도 4는 도 3b 상태의 사진도.
도 5a는 도 4의 경계지역 확대 사진도.
도 5b는 종래 기술에 따른 도 4 상태의 경계지역 확대 사진도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 기판 12 : 하부구조물
14 : 층간절연막 16 : 감광막
20 : 보조패턴
Ⅰ : 셀영역 Ⅱ : 주변회로영역
상기 목적을 달성하기 위해 본 발명에 따르면, 반도체소자의 제조방법의 특징은,
소정의 하부 구조물을 구비하여 패턴밀집지역과 비밀집지역간에 단차를 가지는 기판상에 층간절연막을 형성하는 공정과,
상기 패턴밀집지역과 비밀집지역의 경계지역에 댐 역할을 하는 보조패턴을 포지티브형 감광막으로 형성하는 공정과,
상기 구조의 전표면에 평탄한 표면을 갖는 포지티브형 감광막을 도포하고, 사진 노광 및 현상하여 상기 패턴밀집지역의 층간절연막 상에 감광막 패턴을 형성하는 공정을 구비함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 미세패턴 제조방법에 대하여 상세히 설명을 하기로 한다.
도 3a 및 도 3b는 본 발명에 따른 반도체소자의 미세패턴 제조공정도이다.
먼저, 패턴 밀도가 높은 셀영역(Ⅰ)과 상대적으로 패턴 밀도가 낮은 주변회로영역(Ⅱ)을 구비하는 기판(10)상의 셀영역(Ⅰ)에 소정의 하부구조물(12), 예를들어 게이트전극이나 비트라인 또는 캐패시터등을 형성하고, 상기 구조의 전표면에 콘택홀이 패턴닝되는 층간절연막(14)을 형성한 후, 상기 셀영역(Ⅰ)과 주변회로영역(Ⅱ)의 경계지역에 비노광영역이 패턴이 되는 포지티브형 감광막으로 보조패턴(20)을 형성한다. 상기 보조패턴(20)은 셀지역의 에지 부분에 띠 형상으로 곳곳이 단절된 띠 형상으로 형성되어 댐 역할을 한다.
그후, 상기 구조의 전표면에 포지티브형 감광막(16)을 도포한다. 여기서 상기 감광막(16)이 도포되는 과정에서 보조패턴(20)이 댐 역할을 하여 단차가 발생되지 않아 표면이 평탄하게 형성된다. (도 3a 참조).
그다음 상기 감광막(16)을 셀영역(Ⅰ)에 패턴을 형성하기 위한 노광마스크를 사용하여 선택 노광하고, 현상하면, 상기 보조패턴(20)과 감광막(16)이 모두 포지티브형 이므로, 노광된 부분이 제거되어 셀영역(Ⅰ) 상에만 안정적으로 감광막(16) 패턴이 형성된다. (도 3b 참조).
도 4는 본 발명에 따라 미세패턴을 형성한 상태의 사진도로서, 전하저장전극이나 랜딩플러그 폴리등의 섬 패턴을 셀영역과 주변회로영역간에 단차가 존재하는 상태에서 보조패턴을 이용하여 형성한 것이며, 도 5a의 확대도에서 볼 수 있는 바와 같이, 에지 부분에서 패턴이 정상적으로 형성되나, 도 5b와 같이 종래의 에지 부분의 패턴이 울퉁불퉁하게 형성되거나 심한 경우 무너지거나 유실되는 것을 볼 수 있다.
상기한 바와 같이 본 발명에 따른 반도체소자의 미세패턴 제조방법은 셀영역과 주변회로영역을 구비하는 기판상에 감광막 패턴을 형성할 때, 캐패시터나 비트라인등의 하부층 패턴 밀도 차에 의해 감광막의 표면에 단차가 형성되는 것을 방지하기 위하여 셀영역과 주변회로영역의 경계지역에 댐 역할을 하는 보조패턴을 형성하고, 후속 공정을 진행하여 감광막의 표면이 평탄하게 형성되도록한 후에 노광 공정을 진행하였으므로, 감광막 표면의 단차에 의한 임계크기 변화를 방지하여 패턴의 무너짐이나 유실등을 방지하며, 스탠딩 웨이브 효과에 의한 패턴 크기 변화도 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (1)
- 소정의 하부 구조물을 구비하여 패턴밀집지역과 비밀집지역간에 단차를 가지는 기판상에 층간절연막을 형성하는 공정과,상기 패턴밀집지역과 비밀집지역의 경계지역에 댐 역할을 하는 보조패턴을 포지티브형 감광막으로 형성하는 공정과,상기 구조의 전표면에 평탄한 표면을 갖는 포지티브형 감광막을 도포하고, 사진 노광 및 현상하여 상기 패턴밀집지역의 층간절연막 상에 감광막 패턴을 형성하는 공정을 구비하는 반도체소자의 미세패턴 제조방법.
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Cited By (1)
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|---|---|---|---|---|
| KR101043412B1 (ko) * | 2007-10-31 | 2011-06-22 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
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2000
- 2000-12-26 KR KR1020000081767A patent/KR20020052477A/ko not_active Application Discontinuation
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