KR101043412B1 - 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자의 패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 더욱 상세하게는 셀 부 및 코어/페리부가 정의되어 있는 반도체 기판 전면에 필라 패턴을 형성하는 단계; 상기 필라 패턴을 포함하는 기판 전면에 평탄화된 갭필층을 형성하는 단계; 상기 셀 부의 갭필층 상부에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 코어/페리부의 필라 패턴 및 갭필층을 제거하는 단계; 반도체 기판 전면에 마스크막을 증착하는 단계; 포토레지스트 패턴이 노출될 때까지 마스크막을 연마하는 단계; 및 상기 노출된 포토레지스트 마스크 패턴을 제거하는 단계를 포함하는 반도체 소자의 패턴 형성 방법을 제공한다.

Description

반도체 소자의 패턴 형성 방법{Method for Forming Pattern of Semiconductor Device}
본 발명은 셀 부와 코어/페리부의 경계부에 붕괴하지 않는 수직의 필라 패턴을 형성할 수 있는 반도체 소자의 패턴 형성 방법에 관한 것이다.
오늘날 메모리 소자를 장착한 개인 휴대 장비와 개인용 컴퓨터 등의 사용이 급격히 증가함과 따라, 제조 원가는 낮으면서 데이터를 액세스(access)하는 전기적 특성이 향상된 대용량의 고집적 반도체 소자를 제조하기 위한 새로운 공정 설비나 공정 기술의 개발이 절실히 요구된다.
반도체 소자 단위의 메모리 셀(cell) 면적이 감소하면서, 반도체 소자의 고집적화를 실현하기 위해서는 수직(vertical) 트랜지스터를 포함하는 COB(capacitor on bit line) 구조가 셀 단위 면적당 커패시터 측면에서 가장 유리한 구조로 알려졌다.
상기 수직 트랜지스터는 소오스(source) 영역과 드레인(drain) 영역 중 하나의 영역이 또 다른 영역보다 상측에 배열되는 구조의 전계 효과 트랜지스터(field-effect transistor)로서, 소오스 영역과 드레인 영역이 동일 선상에 위치하는 평면 형 전계 효과 트랜지스터와 상이한 구조를 가진다. 상기 수직 트랜지스터는 일반적으로 격리 트렌치(isolation trench)의 도움으로 분리된다.
한편, 종래 반도체 소자의 제조 과정은 수직의 필라 패턴을 형성한 다음, 실행되는 갭필 공정 시에 셀 부와 코아(core)/페리(peripheral)부 간의 패턴 밀도 차이에 의해 단차가 유발된다.
이에, 단차를 개선하기 위하여, 갭필 특성이 우수한 BPSG(boron phosphor silicate glass)계열, SOG(spin on glass) 계열 또는 TEOS(tetra ethyl ortho-silicate) 계열 물질을 절연막으로 사용하였다. 이 중 BPSG 계열 물질은 막 증착 후 열을 가하면 유동하는 유리 성질을 이용하는 것으로, 현재 반도체 소자 제조 공정에 가장 많이 적용되고 있다. 하지만, 반도체 소자의 최소 선폭이 감소하고, 이에 따라 트랜지스터 채널 길이가 더욱 감소함에 따라, 상기 BPSG 물질을 이용하는 경우 고온 공정 시에 트랜지스터 단락과 같은 단점이 발생하기 때문에 차세대 반도체 소자에 적합하지 않다. SOG 계열 물질은 용액의 흐름 성질을 이용한 것으로서, 오존(Ozone)-TEOS 그리고 PE-TEOS(plasma enhanced TEOS) 계열 물질과 같은 다른 절연막 재료와 조합하여 막을 증착한 다음, 에치백 공정을 추가로 적용하여 형성한다. 하지만, 반도체 소자 제조 단계가 복잡해지면서 SOG 계열 물질을 이용하는 경우, 용액의 흐름 성질에 의해 부분적인 단차는 개선되지만 셀 중앙 부위에 존재하는 SOG 증착량과 코어/페리부에 존재하는 SOG 증착량이 같기 때문에 셀 부와 페리부의 단차를 궁극적으로 개선 시키지는 못한다.
따라서, 종래에는 수직의 필라 패턴을 형성하고, 상기 물질들을 이용하여 갭 필 공정을 수행한 다음, 평탄화를 위한 화학적 물리적 연마(CMP) 공정을 필수 공정으로 적용해야 한다.
하지만, 상기 CMP 공정 또한 패턴의 밀도나, 크기, 모양에 따라 또 다른 문제를 발생시킨다. 즉, 셀 부에 필라(pillar) 패턴을 형성한 다음, CMP 공정을 수행할 때 셀 부와 패턴이 형성되어 있지 않은 코어/페리부의 경계부에 위치하는 필라 패턴이 밀집도 차이에 의하여 패턴이 붕괴(collapse)한다. 이를 개선하고자 셀 부와 코어/페리부 간의 패턴 밀도 차이를 감소시키기 위하여 CMP 공정 전에 코어/페리부 상에 더미(dummy) 패턴을 형성하는 방법을 적용하였으나, 이 방법 또한, 셀 부과 코어/페리부에 필라 패턴을 형성하는 공정을 각각 다른 공정 단계로 수행하기 때문에, 셀 부과 코어/페리부의 경계부에서 필라 패턴이 붕괴하는 문제는 여전히 남아있다.
본 발명은 코어/페리부 상에 셀 부의 필라 패턴과 동일한 높이의 마스크막을 형성함으로써, 후속 평탄화 공정 시에 셀 부과 코어/페리부의 경계부에 붕괴하지 않는, 수직의 균일한 필라 패턴을 형성할 수 있는 패턴 형성 방법에 관한 것이다.
본 발명에서는
셀 부 및 코어/페리부가 정의되어 있는 반도체 기판 전면에 필라 패턴을 형성하는 단계;
상기 필라 패턴을 포함하는 반도체 기판 전면에 평탄화된 갭필층을 형성하는 단계;
상기 갭필층을 포함한 셀 부의 상부에 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 식각 마스크로 이용하여 코어/페리부의 필라 패턴 및 갭필층을 제거하는 단계;
반도체 기판 전면에 마스크막을 증착하는 단계;
포토레지스트 패턴이 노출될 때까지 셀 부의 마스크막을 제거하는 단계; 및
노출된 포토레지스트 패턴을 제거(strip)하는 단계를 포함하는 반도체 소자의 패턴 형성 방법을 제공한다.
이때, 상기 방법에서 필라 패턴은 비트라인 패턴, 게이트 패턴, 스토리지 노드, 또는 금속배선 등의 패턴을 포함한다.
상기 갭필층은 특별히 제한하지 않으며, 예컨대 BPSG(boron phosphor silicate glass)계열, SOG(spin on glass) 계열 물질 또는 TEOS(tetra ethyl ortho-silicate) 계열 물질 등으로 형성할 수 있다.
상기 코어/페리부의 필라 패턴 및 갭필층 제거 방법은 공지의 방법을 이용할 수 있는데, 예를 들어 산화불소(HF)/H2O 또는 BOE(buffered oxide etchant) 등의 케미컬(chemical)을 이용하는 습식 딥-아웃 식각 공정을 적용한다.
상기 마스크막은 반도체 소자 제조 공정 중에 하드마스크막으로 사용하는 물질이면 특별히 제한하지 않으며, 예컨대 비정질 탄소층, 질화막 또는 실리콘 산화 질화막을 이용한다.
상기 마스크막을 제거하는 단계는 에치백 또는 CMP와 같은 공지의 방법을 이용하여 실시한다.
상기 포토레지스트 패턴은 산소(O2) 스트립 공정으로 제거한다.
전술한 바와 같이, 본 발명에서는 셀 부 및 코어/페리부이 정의되어 있는 반도체 기판 전면에 필라 패턴을 형성함으로써, 후속 공정 시에 반도체 기판 전면에 동일한 공정 조건을 수행할 수 있다. 더욱이, 반도체 기판 전면에 필라 패턴을 형성하고, 코어/페리부의 패턴을 우선 제거한 다음, 코어/페리부 상에 셀 부의 필라 패턴과 동일한 두께의 마스크막을 증착함으로써, 후속 연마 평탄화 공정 시에 셀 부 및 코어/페리부에 대칭적으로 균일한 공정 조건이 부가되어 셀 부 및 코어/페리부의 경계부에 위치하는 필라 패턴이 붕괴하는 현상을 방지할 수 있다.
본 발명이 방법에 의해 3-D 트랜지스터의 수직 패턴을 형성 시에 셀 부와 코어/페리부의 경계부에서 발생하던 필라 패턴의 붕괴 현상을 방지할 수 있어, 소자의 신뢰성을 향상시킬 수 있다.
이하, 본 발명을 도 1a 내지 도 1g를 들어 상세히 설명한다.
도 1a를 참조하면, 셀 부(A) 및 코어/페리부(B)을 구비한 반도체 기판(21) 전면에 필라 패턴(23)을 형성한다.
이때, 필라 패턴을 형성하기까지의 방법은 통상적인 공정 방법 및 조건 하에서 수행된다. 상기 필라 패턴은 비트라인 패턴, 게이트 패턴, 스토리지 노드 또는 또는 금속배선 형성용 패턴 등 모든 패턴을 포함한다.
상기 필라 패턴(23)이 형성된 반도체 기판 전면에 갭필층(25)을 형성한다.
상기 갭필층은 BPSG 계열, SOG 계열 또는 TEOS 계열 물질로 형성할 수 있다.
도 1b를 참조하면, 필라 패턴(23) 상부가 노출될 때까지 갭필층(25)에 대한 CMP 공정을 수행하여 평탄화한다.
도 1c를 참조하면, 필라 패턴 (23)을 포함하는 평탄화된 갭필층(25) 상부에 포토레지스트막(미도시)을 형성한 다음, 셀 부(A)가 차광 된 레티클(reticle)을 노광 마스크로 이용하여 포토레지스트막을 노광한다.
현상 공정으로 코어/페리부(B) 상부의 포토레지스트막을 제거하여, 반도체 기판의 갭필층을 포함한 셀 부의 상부에만 포토레지스트 패턴(27)을 형성한다.
도 1d를 참조하면, 상기 도 1c의 포토레지스트 패턴(27)을 식각 마스크로 이용하여 반도체 기판(21)이 노출될 때까지 코어/페리부의 필라 패턴(23)과 갭필층(25)을 모두 제거한다.
상기 코어/페리부의 필라 패턴 및 갭필층 제거 방법은 공지의 방법을 이용할 수 있는데, 예를 들어 산화불소 또는 BOE 등의 케미컬을 이용하는 습식 딥-아웃 식각 공정을 적용할 수 있다.
상기 습식 식각 공정에 의해 셀 부와 코어/페리부 간에 큰 단차가 형성된다.
도 1e를 참조하면, 상기 도 1d의 코어/페리부의 반도체 기판과 셀 부의 포토 레지스트 패턴(27)을 포함하는 전면에 마스크막(29)을 형성한다.
상기 마스크막은 반도체 소자 제조 공정 중에 하드마스크막으로 사용하는 물질이면 특별히 제한하지 않으나, 예컨대 비정질 탄소층, 질화막 또는 실리콘 산화질화막을 이용한다. 이때, 상기 마스크막은 코어/페리부 상에 필라 패턴의 높이와 동일한 두께로 증착된다. 또한, 상기 마스크막을 형성하여도, 전 단계 공정으로 형성된 단차는 그대로 유지된다.
도 1f를 참조하면, 상기 셀 부의 포토레지스트 패턴(27)이 노출될 때까지, 상기 도 1e의 마스크막을 제거한다.
이때, 상기 제거 단계는 에치백 또는 CMP와 같은 공지의 방법을 이용하여 실시한다. 그 결과, 셀 부의 포토레지스트 패턴은 노출되는 반면, 코어/페리부의 마스크막은 상기 제거 공정 시에 손상되지 않고, 필라 패턴의 높이와 동일한 두께로 잔류한다.
도 1g를 참조하면, 상기 노출된 패턴을 산소(O2) 스트립 공정으로 제거하여, 셀 부의 필라 패턴(23) 상부를 노출시킨다.
전술한 바와 같은 본 발명의 방법에 따라, 셀 부 상에는 갭필 물질로 매립된 필라 패턴이 형성되어 있고, 코어/페리부 상에는 셀 부 상에 형성된 필라 패턴과 동일한 높이의 마스크막이 형성된다. 그 결과, 셀 부와 코어/페리부 사이의 단차를 제거할 수 있어, 후속 공정 수행 시에 셀 부와 코어/페리부의 경계부에 형성된 수직의 필라 패턴이 붕괴하는 단점을 방지할 수 있다.
도 1a 내지 도 1g는 본 발명의 방법을 도시한 공정 개략도.
<도면의 주요 부분에 대한 간단한 설명 >
21: 반도체 기판 23: 필라(pillar) 패턴
25: 갭필층 27: 포토레지스트 패턴
29: 마스크막 A: 셀 부
B: 코어/페리부

Claims (8)

  1. 셀 부 및 코어/페리부가 정의되어 있는 반도체 기판 전면에 필라 패턴을 형성하는 단계;
    상기 필라 패턴을 포함하는 상기 반도체 기판 전면에 상기 필라 패턴 상부가 노출된 평탄화된 갭필층을 형성하는 단계;
    상기 갭필층을 포함한 셀 부의 상부에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 이용하여 코어/페리부의 상기 필라 패턴 및 상기 갭필층을 제거하는 단계;
    상기 반도체 기판 전면에 마스크막을 증착하는 단계;
    상기 포토레지스트 패턴이 노출될 때까지 셀 부의 상기 마스크막을 제거하는 단계; 및
    상기 노출된 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 필라 패턴은 비트라인 패턴, 게이트 패턴, 스토리지 노드 또는 금속배선 패턴인 것을 특징으로 하는 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 갭필층은 보론 포스포 실리케이트계 물질, 스핀 온 글라스 또는 테트라 에틸 오르소-실리케이트계 물질인 것을 특징으로 하는 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 코어/페리부의 필라 패턴 및 갭필층을 제거하는 방법은 습식 딥-아웃 공정으로 수행되는 것을 특징으로 하는 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    청구항 4에 있어서,
    상기 습식 딥-아웃 공정은 산화불소 또는 BOE로 수행되는 것을 특징으로 하는 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 마스크막은 비정질 탄소층, 질화막 또는 실리콘 산화질화막인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 마스크막을 제거하는 단계는 에치백 또는 CMP 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
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