KR20070067404A - 반도체 소자의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 보다 용이하게 스토리지노드홀을 제공하면서, 스토리지노드 하부의 벙커 디펙트를 방지하는데 적합한 반도체 소자의 캐패시터 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 캐패시터 제조 방법은 반도체 기판 상부에 스토리지노드 콘택플러그를 형성하는 단계; 상기 스토리지노드 콘택플러그를 포함하는 전면에 제1 및 제2물질막을 차례로 형성하는 단계; 상기 제2물질막의 소정 영역 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 사용하여 상기 제1물질막이 드러나는 타겟으로 상기 제2물질막을 식각하여 제1트렌치홀을 형성하는 단계; 상기 포토레지스트 패턴을 사용하여 상기 스토리지노드 콘택플러그가 드러나는 타겟으로 상기 제1물질막을 식각하여 제2트렌치홀을 형성하는 단계; 상기 제2트렌치홀 내부 표면을 따라 스토리지노드를 형성하는 단계; 및 상기 제1물질막 및 상기 제2물질막을 제거하여 상기 스토리지노드의 내벽 및 외벽을 드러내는 단계가 제공된다.
캐패시터, PE-TEOS, 비정질 카본
Description
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 층간절연막
13 : 스토리지노드 콘택플러그 14 : 제1희생막
15 : 제2희생막 16 : 포토레지스트 패턴
17 : 제1트렌치홀 18 : 제2트렌치홀
19 : 스토리지노드 20 : 유전막
21 : 플레이트 전극 100 : 스토리지노드 산화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
DRAM 반도체 소자가 고집적화 됨에 따라 대부분의 미세 패턴 포토레지스트 형성 공정이 불화아르곤(ArF) 포토레지스트를 이용하는 공정으로 전환되고 있으며, 식각 공정도 2㎛ 이상의 깊은 콘택(Deep Contact) 형성 기술이 필요하게 되었다.
깊은 콘택의 대표적인 공정이 스토리지노드(Storage Node) 형성 공정 및 제1메탈 콘택(M1C) 식각 공정이며, 최근 스토리지노드 공정은 여러가지 타입의 공정 중 실린더(Cylinder) 타입의 스토리지노드 공정이 개발되고 있다. 이 경우 스토리지노드가 형성될 홀을 제공하는 물질로 주로 사용되고 있는 산화막(Plasma Enhanced Tetra Ethyl Ortho Silicate; PE-TEOS막)은, 풀 딥 아웃(Full dip out) 공정을 거쳐야 하는 부담이 있고, 이에 대한 대안으로서 스토리지노드 물질로 폴리머 계열의 비정질 카본(Amorphous Carbon)막이 검토되고 있다.
이 물질은 습식 케미컬(Wet Chemical)에 의한 딥 아웃(Dip out) 공정 대신에 건식 포토레지스트 스트립(PR Strip) 공정으로 제거 가능하기 때문에, 공정 개발 측면에서 많은 장점을 갖고 있다.
그러나, 이러한 비정질 카본의 전면적인 사용은 보잉 프로파일(Bowing Profile)과다 형성등 식각 공정이 곤란하여 적용에 문제가 되고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 보다 용이하게 스토리지노드홀을 제공하면서, 스토리지노드 하부의 벙커 디펙트를 방지하는데 적합한 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 캐패시터 제조 방법은 반도체 기판 상부에 스토리지노드 콘택플러그를 형성하는 단계, 상기 스토리지노드 콘택플러그를 포함하는 전면에 제1 및 제2물질막을 차례로 형성하는 단계, 상기 제2물질막의 소정 영역 상에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 사용하여 상기 제1물질막이 드러나는 타겟으로 상기 제2물질막을 식각하여 제1트렌치홀을 형성하는 단계, 상기 포토레지스트 패턴을 사용하여 상기 스토리지노드 콘택플러그가 드러나는 타겟으로 상기 제1물질막을 식각하여 제2트렌치홀을 형성하는 단계, 상기 제2트렌치홀 내부 표면을 따라 스토리지노드를 형성하는 단계, 및 상기 제1물질막 및 상기 제2물질막을 제거하여 상기 스토리지노드의 내벽 및 외벽을 드러내는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참 조하여 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 제층간절연막(12)을 형성한 후, 제1층간절연막(12)을 관통하여 반도체 기판(11)의 소정 영역이 콘택되는 스토리지노드 콘택플러그(13)를 형성한다. 여기서, 도시되지 않았지만, 층간절연막(12) 형성 전에는 통상정으로 워드라인을 포함하는 트랜지스터, 비트라인 공정이 진행된다.
한편, 층간절연막(12)은 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 다층막으로 이용할 수 있다.
그리고, 스토리지노드콘택플러그(13)는 스토리지노드콘택홀을 채울 때까지 전면에 플러그용 폴리실리콘막을 증착한 후, 전면 식각(Etch Back) 또는 화학적·기계적 연마(Chemical Mechanical Polising; CMP) 공정으로 평탄화하여 형성한다.
다음으로, 스토리지노드 콘택플러그(13)가 매립된 층간절연막(34) 상에 스토리지노드 산화막(100)을 형성한다. 스토리지노드 산화막(100)은 스토리지노드가 형성될 3차원 구조를 제공하기 위한 것으로, 제1희생막(14)과 제2희생막(15)이 차례로 적층된 구조를 갖는다. 제1희생막(14)은 비정질 카본 또는 저유전 물질막을 선 택적으로 사용하며, 제1희생막(14) 상의 제2희생막(15)은, 산화막 계열의 물질로 PE-TEOS막을 사용한다.
제1희생막(14)과 제2희생막(15)이 적층된 구조를 스토리지노드 산화막(100)으로 사용함으로써, 스토리지노드 분리 공정 후 실린더 구조를 형성하기 위해 스토리지노드 산화막(100)을 제거할 때, 제1희생막(14)과 제2희생막(15)을 서로 다른 방법으로 제거하여 스토리지노드 산화막(100) 제거 시간을 현저히 감소시킬 수 있고, 종래에 문제가 되었던 습식 케미컬로 인한 하부 구조의 벙커 디펙트를 방지할 수 있는 효과가 있다. 자세한 메카니즘은 후속 공정에서 자세히 알아보기로 한다.
이어서, 제2희생막(15)의 소정 영역 상에 스토리지노드홀을 형성하기 위한 마스크로 포토레지스트 패턴(16)을 형성한다. 이 때, 포토레지스트 패턴(16) 하부에 유기 계열의 반사방지막을 포함한다.
도 1b에 도시된 바와 같이, 포토레지스트 패턴(16)을 사용하여 제2희생막(16)을 선택적으로 식각하여 제1희생막(14)이 드러나는 제1트렌치홀(17)을 형성한다. 이하, 제2희생막(15)은 '식각된 제2희생막(15a)'으로 나타낸다.
이 때, 제2희생막(15a) 식각은 Ar과 CxFy의 혼합 가스를 사용하여 건식 식각한다. CxFy에서, 1<x<10, 1<y<10 으로 조절한다.
도 1c에 도시된 바와 같이, 포토레지스트 패턴(16)을 사용하여 제2희생막(15a) 하부의 제1희생막(14)을 선택적으로 식각하여 스토리지노드 콘택플러그(13)가 드러나는 제2트렌치홀(18)을 형성한다. 이하, 제1희생막(14)은 '식각된 제1희생 막(14a)'으로 나타낸다.
이 때, 제1희생막(14a) 식각은 N2와 O2의 혼합 가스를 사용하고, 각 가스의 유량은 10∼1000sccm으로 플로우 하면서 진행한다.
한편, 제1희생막(14a) 식각 공정시, 포토레지스트 패턴도 함께 스트립된다.
도 1d에 도시된 바와 같이, 제2트렌치홀(18)이 형성된 스토리지노드 산화막(100)의 표면을 따라 스토리지노드용 물질막을 증착한다. 스토리지노드용 물질막으로는, TiN, TaN, HfN, Ru, RuO2, Pr, Ir 및 IrO2 의 그룹에서 선택된 어느 한 물질을 사용할 수 있다.
그리고 나서, 적어도 제2트렌치홀(18)을 매립하는 두께의 포토레지스트(도시하지 않음)를 도포한다. 이 때, 포토레지스트는 후속 스토리지노드 분리 공정(Storage Node Isolation)시 제2트렌치홀(18)의 내부를 보호하기 위한 보호막 역할을 하는 것이다.
다음으로, 포토레지스트를 에치백(Etch back) 하여 스토리지노드 산화막(100) 중 제2희생막(15a)의 표면 상의 포토레지스트를 제거한다. 따라서, 포토레지스트는 제2트렌치홀(18)의 내부에만 잔류하고, 이로 인해 스토리지노드용 물질막은 제2트렌치홀(18)을 제외한 나머지 부분, 즉 스토리지노드 산화막(100)의 제2희생막(15a) 표면에 형성된 부분이 노출된다.
계속해서, 포토레지스트를 에치백하여 잔류시킨 후, 제2트렌치홀(18)을 제외한 제2희생막(15a) 표면의 스토리지노드용 물질막을 에치백하여 스토리지노드(19) 를 형성한다.
상기한 바와 같이, 스토리지노드 분리 공정시 스토리지노드용 물질막을 에치백으로 제거할 때, 연마재나 식각된 입자 등의 불순물이 실린더 형태의 스토리지노드(19)의 내부에 부착되는 등의 우려가 있으므로, 스텝 커버리지가 좋은 포토레지스트로 제2트렌치홀(18)의 내부를 모두 채운 후에 진행하는 것이 바람직하다.
계속해서, 제2트렌치홀(18) 내부에 잔류하는 포토레지스트를 스트립(strip)한다.
스토리지노드 분리 공정을 진행한 후, 실린더형 스토리지노드를 구현하기 위해 습식 식각을 실시하여 제2희생막(15a)을 제거한다.
도 1e에 도시된 바와 같이, 건식 식각의 한 방법인 O2 애싱(Ashing)을 진행하여 제1희생막(14a)을 제거한다.
즉, 제2희생막(15a)은 습식 식각으로 제거하고, 제2희생막(15a) 하부의 제1희생막(14a)은 포토레지스트 스트립 공정인 O2 애싱 처리로 제거하여, 종래의 스토리지노드 산화막을 습식 케미컬을 사용하여 제거했을 때 발생하는 벙커 디펙트와 같은 문제점을 방지할 수 있다.
계속해서, 스토리지노드(19) 상에 유전막(20) 및 플레이트 전극(21)을 차례로 증착한다.
상술한 바와 같이, 본 발명에서는 스토리지노드홀을 제공하는 스토리지노드 산화막으로, PE-TEOS막 또는 비정질 카본의 단일막 구조가 아닌, 비정질 카본/PE- TEOS막의 순서로 스토리지노드 산화막을 제공하여, 스토리지노드홀 식각시 식각 공정을 용이하게 하고, 비정질 카본을 적용하여 얻게 되는 이점을 그대로 유지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 스토리지노드가 형성될 스토리지노드홀을 제공하는 스토리지지 산화막으로, PE-TEOS 산화막 하부에 비정질 카본을 부분적으로 증착함으로써, 식각 특성이 좋지 않은 비정질 카본의 두께를 최소화하여 식각을 용이하게 하는 장점이 있다.
또한, 본 발명은 비정질 카본의 특성을 이용하여 하부 스토리지노드의 볼륨을 자유롭게 조절함으로써, 스토리지노드 용량을 증가시키기 유리하다.
또한, 비정질 카본 제거시 O2 플라즈마를 사용하는 PR 스트립을 이용함으로써, 습식 딥 공정에 의해 야기되는 벙커 디펙트와 같은 문제를 방지할 수 있다.
Claims (12)
- 반도체 기판 상부에 스토리지노드 콘택플러그를 형성하는 단계;상기 스토리지노드 콘택플러그를 포함하는 전면에 제1 및 제2물질막을 차례로 형성하는 단계;상기 제2물질막의 소정 영역 상에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 사용하여 상기 제1물질막이 드러나는 타겟으로 상기 제2물질막을 식각하여 제1트렌치홀을 형성하는 단계;상기 포토레지스트 패턴을 사용하여 상기 스토리지노드 콘택플러그가 드러나는 타겟으로 상기 제1물질막을 식각하여 제2트렌치홀을 형성하는 단계;상기 제2트렌치홀 내부 표면을 따라 스토리지노드를 형성하는 단계; 및상기 제1물질막 및 상기 제2물질막을 제거하여 상기 스토리지노드의 내벽 및 외벽을 드러내는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제1항에 있어서,상기 제1물질막은 비정질 카본을 사용하고, 상기 제2물질막은 산화막을 사용하는 반도체 소자의 캐패시터 제조 방법.
- 제2항에 있어서,상기 제1물질막은 저유전 물질막을 사용하는 반도체 소자의 캐패시터 제조 방법.
- 제2항에 있어서,상기 산화막은 PE-TEOS막을 사용하는 반도체 소자의 캐패시터 제조 방법.
- 제1항에 있어서,상기 제2물질막을 식각하여 제1트렌치홀을 형성하는 단계는,Ar과 CxFy의 혼합 가스를 사용하여 건식 식각하는 반도체 소자의 캐패시터 제조 방법.
- 제5항에 있어서,상기 CxFy에서, 1<x<10, 1<y<10 으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제1항에 있어서,상기 제1물질막을 식각하여 제2트렌치홀을 형성하는 단계는,상기 제1물질막을 식각하면서 상기 포토레지스트 패턴을 스트립하는 반도체 소자의 캐패시터 제조 방법.
- 제7항에 있어서,상기 제1물질막을 식각하여 제2트렌치홀을 형성하는 단계는,N2와 O2의 혼합 가스를 사용하고, 각 가스의 유량은 10∼1000sccm으로 플로우 하는 반도체 소자의 캐패시터 제조 방법.
- 제1항에 있어서,상기 제2물질막은, 습식 식각으로 제거하는 반도체 소자의 캐패시터 제조 방법.
- 제1항에 있어서,상기 제1물질막은, 건식 식각으로 제거하는 반도체 소자의 캐패시터 제조 방법.
- 제10항에 있어서,상기 건식 식각은, O2 플라즈마를 사용하는 스트립 공정을 사용하는 반도체 소자의 캐패시터 제조 방법.
- 제1항에 있어서,상기 제2트렌치홀 내부 표면을 따라 스토리지노드를 형성하는 단계는,상기 제2트렌치홀을 포함하는 상기 제2물질막의 표면을 따라 스토리지노드용 물질막을 형성하는 단계;상기 제2트렌치홀을 매립하도록 포토레지스트를 도포하는 단계;상기 제2물질막이 드러나는 타겟으로 상기 스토리지노드용 물질막을 식각하여 분리하는 단계; 및상기 포토레지스트를 스트립하는 단계를 더 포함하는 반도체 소자의 캐패시터 제조 방법.
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- 2005-12-23 KR KR1020050128654A patent/KR20070067404A/ko not_active Application Discontinuation
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