KR20070036495A - 반도체 소자의 콘택홀 형성 방법 - Google Patents

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조용태
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Abstract

본 발명은 포토레지스트 패턴의 두께 증가 없이 고종횡비 콘택홀을 형성하는데 적합한 적합한 반도체 소자의 콘택홀 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 콘택홀 형성 방법은 반도체 기판 상부에 다수의 도전 패턴을 형성하는 단계; 상기 도전 패턴을 포함하는 결과물의 전면에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 네가티브 포토레지스트 패턴을 형성하는 단계; 상기 네가티브 포토레지스트 패턴을 베리어로 상기 층간절연막을 선택적으로 소정 두께를 식각하는 단계; 상기 선택적으로 식각된 층간절연막 상에 비정질 카본 마스크를 형성하는 단계; 및 상기 비정질 카본 마스크를 베리어로 상기 층간절연막을 식각하여 상기 도전 패턴이 오픈되는 타겟으로 콘택홀을 형성하는 단계를 포함하고, 이에 따라 본 발명은 하드마스크 사용 또는 포토레지스트 패턴의 두께에 구속 없이 고종횡비를 갖는 콘택홀을 구현함으로써, 디자인 룰의 확보, 공정 마진의 극대화라는 명제를 해결 가능케하여 로직을 포함한 반도체 소자의 고집적화, 수율 향상 및 생산 단가를 감소시키는 효과를 얻을 수 있다.
비정질 카본 마스크, 네가티브 포토레지스트 패턴

Description

반도체 소자의 콘택홀 형성 방법{METHOD FOR FORMING CONTACT HOLE IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 제1종래 기술에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 공정 단면도와 TEM 사진,
도 2a 내지 도 2d는 제2종래 기술에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 공정 단면도와 TEM 사진,
도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 공정 단면도,
도 4a 내지 도 4d는 본 발명의 제2실시예에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 기판 32 : 도전 패턴
33 : 층간절연막 34 : 포토레지스트 패턴
35a : 비정질 카본 마스크 36 : 콘택홀
본 발명은 반도체 제조 기술에 관한 것으로, 특히 초미세 패턴화에 따른 콘택홀 형성 방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(cell) 면적 상에 고밀도로 여러 요소들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터, 캐패시터들의 크기는 점차 줄어들고 있다.
특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 단위 소자들의 크기가 점차 작아지지만, 캐패시터의 용량을 확보하기 위해서는 그 종횡비의 증가가 불가피하며, 이로 인해 캐패시터 형성 이후에 이루어지는 메탈 콘택홀 형성시 공정상의 어려움이 발생한다.
그 대표적인 예가 반도체 메모리 소자 제조시 비트라인 형성 및 셀 영역의 캐패시터 형성 후 주변영역에서 금속 배선 형성을 위한 메탈 콘택홀 형성 공정이다.
한편, 공정 진행시 소자의 슈링크(shrink)에 따라 100nm 테크(Tech) 이하 메탈 콘택홀의 경우 층간절연막의 깊이는 30000Å 이상으로 증가하고 있으며, 패터닝을 위한 포토레지스트 두께는 점점 작아지고 있다.
도 1a 내지 도 1c는 제1종래 기술에 따른 반도체 소자의 콘택홀 형성 제조 방법을 도시한 공정 단면도와 TEM 사진이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 상부에 다수의 도전 패턴(12)을 형성한다.
이어서, 도전 패턴(12)을 포함하는 반도체 기판(11)의 전면에 층간절연막(Inter Metal Dielectric, 13)을 증착한다.
계속해서, 고종횡비(High Aspect Ratio)를 갖는 깊은 콘택홀(Deep Contact Hole)을 형성하기 위해 층간절연막(13)의 소정 영역 상에 포토레지스트 패턴(14)을 형성한다. 이 때, 포토레지스트 패턴(14)은 포지티브 포토레지스트(Positive Photo Resist)를 사용한다.
도 1b에 도시된 바와 같이, 포토레지스트 패턴(14)을 베리어로 층간절연막(13)을 식각하여 도전 패턴(12)이 오픈되는 타깃으로 콘택홀(15)을 형성한 후, 포토레지스트 패턴(14)은 스트립한다.
한편, 콘택홀(15)을 형성하기 위한 층간절연막(13) 식각시 고종횡비 콘택홀 식각 특성상 층간절연막(13)과 포토레지스트 패턴(14)과의 식각 선택비 부족으로 인하여 콘택홀(15)이 형성된 층간절연막(13a)의 탑(top)부에 어택(A)이 발생하여 비정상적인 모양이 형성된다. 이는, 후속 상부 패턴 형성시 인접 콘택홀 간의 브릿지 소스(Bridge Source)를 제공하여 소자의 수율을 저하시키거나, 싱글 비트 페일(Single Bit fail) 또는 듀얼 비트 페일(Dual Bit fail)과 같은 치명적인 페일 모드로 동작하게 된다.
도 1c는, 층간절연막의 탑부에 어택이 발생한 TEM 사진으로, 콘택홀이 다소 찌그러져있는 형태를 갖는 것을 알 수 있다.
이와 같은 현상을 제거하기 위해 통상적으로 접근하는 방법이 도 2a 내지 도 2d에 설명되어 있다.
도 2a 내지 도 2d는 제2종래 기술에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 공정 단면도와 TEM 사진이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)의 상부에 다수의 도전 패턴(22)을 형성한다.
이어서, 도전 패턴(22)을 포함하는 반도체 기판(21)의 전면에 층간절연막(23)을 증착하고, 층간절연막 상에 포토레지스트 패턴(25)과 선택비 보상을 위하여 선택비가 높은 하드마스크(24)를 증착한다.
한편, 하드마스크(24)는 포토레지스트 패턴(25)을 베리어로 고밀도플라즈마(High Density Plasma)를 이용한 콘택홀 식각시 탑 식각 정지 마진을 확보하기 위해 증착하며, 일반적으로 질화막 계열의 물질을 사용한다.
계속해서, 고종횡비(High Aspect Ratio)를 갖는 깊은 콘택홀(Deep Contact Hole)을 형성하기 위해 하드마스크(24)의 소정 영역 상에 포토레지스트 패턴(25)을 형성한다. 이 때, 포토레지스트 패턴(25)은 포지티브 포토레지스트(Positive Photo Resist)를 사용한다.
도 2b에 도시된 바와 같이, 포토레지스트 패턴(25)을 베리어로 하드마스크(24)를 식각한다. 이 때, 식각된 하드마크스(24a)의 일부가 손실됨을 알 수 있다. 한편, 포토레지스트 패턴(25)은 스트립한다.
계속해서, 식각된 하드마스크(24a)를 식각 베리어로 층간절연막(23)을 식각하여 도전 패턴(22)이 오픈되는 타깃으로 콘택홀(26)을 형성한다.
도 2c에 도시된 바와 같이, 식각된 하드마스크(24a)를 제거한다. 콘택홀은 탑부의 어택 없이 형성됨을 알 수 있다. 그러나, 콘택홀(26)이 형성된 층간절연막(23a) 상에 하드마스크의 잔유물(24b)가 잔류하는 것을 알 수 있다.
도 2d는, 층간절연막의 탑부 어택 없이 콘택홀이 형성됨을 알 수 있다.
그러나, 하드마스크막의 사용은 증착 단계부터, 후속 공정 진행에까지 파티클 증가(잔유물)로 ICC 페일 증가의 원인이 되고 있으며, 부족한 식각 선택비 보상을 위하여 하드마스크 두께의 증감에 따른 주변회로 공정의 변화 및 공정 진행의 양산성(Throughput)을 감소시켜, 디바이스의 수율 감소와 제조 단가가 증가하는 원인이 되고 있다.
최근, 연구중인 비정질 카본(Amorphous Carbon)을 베리어로 이용한 식각에 대하여 포토레지스트의 상대적인 선택비 부족으로 인하여 약 2㎛ 이상의 두꺼운 패턴은 제작하기 어렵기 때문에 탑 어택 프리에는 부족한 결과를 보인다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 포토레지스트 패턴의 두께 증가 없이 고종횡비 콘택홀을 형성하는데 적합한 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자의 콘택홀 형성 방법은 반도체 기판 상부에 다수의 도전 패턴을 형성하는 단계, 상기 도전 패턴을 포함하는 결과물의 전면에 층간절연막을 형성하는 단계, 상기 층간절연막 상에 네가티브 포토레지스트 패턴을 형성하는 단계, 상기 네가티브 포토레지스트 패턴을 베리어로 상기 층간절연막을 선택적으로 소정 두께를 식각하는 단계, 상기 선택적으로 식각된 층간절연막 상에 비정질 카본 마스크를 형성하는 단계, 및 상기 비정질 카본 마스크를 베리어로 상기 층간절연막을 식각하여 상기 도전 패턴이 오픈되는 타겟으로 콘택홀을 형성하는 단계를 포함한다.
또한, 본 발명은 반도체 기판 상부에 다수의 도전 패턴을 형성하는 단계, 상기 도전 패턴을 포함하는 전면에 제1층간절연막, 식각정지막 및 제2층간절연막을 차례로 형성하는 단계, 상기 제2층간절연막의 소정 영역 상에 네가티브 포토레지스트 패턴을 형성하는 단계, 상기 네가티브 포토레지스트 패턴을 사용하여 상기 제2층간절연막 및 식각정지막을 패터닝하는 단계, 결과물의 전면에 비정질 카본을 코팅하는 단계, 상기 식각된 제2층간절연막이 노출되는 타겟으로 상기 비정질 카본을 평탄화 식각하여 비정질 카본 마스크를 형성하는 단계, 상기 제 2 층간절연막을 소정 두께 식각하는 단계, 및 상기 비정질 카본 마스크를 베리어로 에치백 실시하여 상기 도전 패턴이 오픈되는 타겟으로 잔류하는 상기 제1층간절연막을 식각하여 콘택홀을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
(제1실시예)
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31) 상부에 다수의 도전 패턴을 형성한다. 이 때, 도전 패턴(32)은 게이트 패턴, 비트라인 패턴 또는 플러그이다.
이어서, 도전 패턴(32)을 포함하는 반도체 기판(31)의 전면에 층간절연막(33)을 증착한다. 이 때, 층간절연막(33)은 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, 또는 APL(Advanced Planarization Layer)막 등을 이용하거나, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용한다.
다음으로, 층간절연막(33)의 소정 영역 상에 포토레지스트 패턴(34)을 형성한다. 이 때, 포토레지스트 패턴(34)은 네가티브 포토레지스트로 형성하며 'a' 두께를 갖도록 한다. 도면에 도시된 'b' 는 포토레지스트 패턴(34)으로 식각하는 층간절연막(33)의 깊이를 나타낸다.
도 3b에 도시된 바와 같이, 포토레지스트 패턴(34)을 베리어로 층간절연막 (33)의 일정 깊이(b)를 플라즈마 건식 식각한다. 층간절연막(33)을 식각한 후 포토레지스트 패턴(34)은 스트립한다.
이어서, 결과물의 전면에 비정질 카본(35)을 코팅한다. 한편, 도면에 나타낸 도면 부호 'd'는 후속의 아르본 카본 마스크를 사용하여 식각될 층간절연막(33)의 깊이를 나타낸다.
도 3c에 도시된 바와 같이, 비정질 카본(35)을 100∼200mT의 압력에서, O2와 C4를 10:1∼50:1 의 비율로 조합한 플라즈마를 사용하면서 에치백(Etch Back)을 실시하여 비정질 카본 마스크(35a)를 형성한다. 이 때, 비정질 카본(35)의 연마는 층간절연막(33) 표면이 드러날 때까지 진행한다.
더 자세히는, O2 가스를 100sccm 이상 플로우시키고, 1/5 비율의 CxFy계 가스(예컨대, C4F8, C5F8, C4F6 또는 C3F8)의 에쳔트(Etchant)를 사용하여 에치백을 진행한다.
한편, 비정질 카본을 에치백할 때 마이크로 웨이브 소스(MicroWave Source)를 이용하는 챔버 타입에서 진행한다.
다음으로, 비정질 카본 마스크(35a)를 베리어로 층간절연막(33)을 식각한다. 이 때, 층간절연막(33)이 식각되는 두께는 도 3b의 'd' 만큼이며, 리버스 콘택홀 식각시에 CxFx계 가스(예컨대, C4F8, C5F8, C4F6 또는 C3F8)의 에쳔트(etchant)와 1/2의 비율로 CHx계 가스(예컨대, CHF3 또는 CH2F2)에 비활성 가스(예컨대, Ar, He 또는 CO)를 포함시켜 다량의 플라즈마를 발생하게 하여여 웨이퍼 내에 균일도를 향상시키도록 한다.
한편, 비정질 카본 마스크(35a)를 베리어로 층간절연막(33)을 식각할 때, RIE 소스 또는 TCP 소스를 이용하는 챔버 타입에서 진행하고 인시튜 공정을 실시한다.
도 3d에 도시된 바와 같이, 비정질 카본 마스크(35a)를 베리어로 층간절연막(33)을 식각하여 층간절연막의 탑부에 어택 없이(A) 콘택홀(36)을 형성하고, 비정질 카본 마스크(35a)를 제거한다.
(제2실시예)
도 4a 내지 도 4d는 본 발명의 제2실시예에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(41) 상부에 다수의 도전 패턴을 형성한다. 이 때, 도전 패턴(42)은 게이트 패턴, 비트라인 패턴 또는 플러그이다.
이어서, 도전 패턴(42)을 포함하는 반도체 기판(41)의 전면에 층간절연막(43)을 증착한다. 이 때, 층간절연막(43)은 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, 또는 APL(Advanced Planarization Layer)막 등을 이용하거나, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용한다.
다음으로, 층간절연막(43) 상에 산화막과 높은 식각 선택비를 갖는 질화막(44)을 증착하고, 질화막(44) 상에 후속 공정의 에치백 타겟으로 제거될 두께의 산화막(45)을 증착한다. 이 때, 질화막(44)은 식각정지막의 역할을 한다.
다음으로, 산화막(45)의 소정 영역 상에 포토레지스트 패턴(46)을 형성한다. 이 때, 포토레지스트 패턴(46)은 네가티브 포토레지스트로 형성한다.
도 4b에 도시된 바와 같이, 포토레지스트 패턴(46)을 사용하여 산화막(45a) 및 질화막(44a)을 선택적으로 식각한다. 이어서, 포토레지스트 패턴(46)을 스트립하고, 식각된 산화막과 질화막 패턴(45a, 44a)을 포함하는 층간절연막(43)의 전면에 비정질 카본(47)을 코팅한다.
비정질 카본(47)을 100∼200mT의 압력에서, O2와 C4를 10:1∼50:1 의 비율로 조합한 플라즈마를 사용하면서 에치백(Etch Back)을 실시하여 비정질 카본 마스크(47a)를 형성한다. 이 때, 비정질 카본(47)의 연마는 산화막(45a) 표면이 드러날 때까지 진행한다.
더 자세히는, O2 가스를 100sccm 이상 플로우시키고, 1/5 비율의 CxFy계 가스(예컨대, C4F8, C5F8, C4F6 또는 C3F8)의 에쳔트(Etchant)를 사용하여 에치백을 진행한다.
한편, 비정질 카본을 에치백할 때 마이크로 웨이브 소스(MicroWave Source)를 이용하는 챔버 타입에서 진행한다.
다음으로, 습식 식각을 실시하여 산화막(45a)을 제거한다. 이 때, 습식 식각 은 불산 용액 또는 BOE 용액을 사용한다.
다음으로, 비정질 카본 마스크(47a)를 베리어로 층간절연막(43)을 식각한다. 질화막(44a)는 층간절연막(43) 식각시 제거된다.
비정질 카본 마스크(47a)를 베리어로 층간절연막(43)을 식각할 때, RIE 소스 또는 TCP 소스를 이용하는 챔버 타입에서 진행하고 인시튜 공정을 실시한다.
도 4d에 도시된 바와 같이, 비정질 카본 마스크(47a)를 베리어로 층간절연막(43a)을 식각하여 식각된 층간절연막(43a)의 탑부에 어택 없이 콘택홀(48)을 형성하고, 비정질 카본 마스크(47a)를 제거한다.
상술한 바와 같이, 층간절연막과 선택비가 좋은 비정질 카본 마스크를 사용하여 포토레지스트 패턴의 두께에 관계 없이 콘택홀을 형성하며, 층간절연막의 탑부의 어택을 방지하므로써, 소자의 제조에 보다 용이하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 하드마스크 사용 또는 포토레지스트 패턴의 두께에 구속 없이 고종횡비를 갖는 콘택홀을 구현함으로써, 디자인 룰의 확보, 공정 마진의 극 대화라는 명제를 해결 가능케하여 로직을 포함한 반도체 소자의 고집적화, 수율 향상 및 생산 단가를 감소시키는 효과를 얻을 수 있다.

Claims (13)

  1. 반도체 기판 상부에 다수의 도전 패턴을 형성하는 단계;
    상기 도전 패턴을 포함하는 결과물의 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 네가티브 포토레지스트 패턴을 형성하는 단계;
    상기 네가티브 포토레지스트 패턴을 베리어로 상기 층간절연막을 선택적으로 소정 두께를 식각하는 단계;
    상기 선택적으로 식각된 층간절연막 상에 비정질 카본 마스크를 형성하는 단계; 및
    상기 비정질 카본 마스크를 베리어로 상기 층간절연막을 식각하여 상기 도전 패턴이 오픈되는 타겟으로 콘택홀을 형성하는 단계
    를 포함하는 반도체 소자의 콘택홀 형성 방법.
  2. 제 1 항에 있어서,
    상기 비정질 카본 마스크는,
    상기 네가티브 포토레지스트 패턴을 베리어로 상기 층간절연막을 선택적으로 소정 두께를 식각하는 단계;
    상기 선택적으로 식각된 층간절연막의 전면에 비정질 카본을 코팅하는 단계;
    에치백을 실시하여 상기 소정 두께가 식각된 층간절연막의 높이까지 평탄화 하는 단계; 및
    상기 비정질 카본 마스크와 비정질 카본 마스크 사이의 상기 층간절연막을 소정 두께 1차 식각하는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.
  3. 제 2 항에 있어서,
    상기 에치백은 100∼200sccm의 O2와 1/5 비율을 갖도록 CxFy 계열의 에쳔트를 사용하여 진행하는 반도체 소자의 콘택홀 형성 방법.
  4. 제 3 항에 있어서,
    상기 CxFy 계열의 에쳔트는 C4F8, C5F8, C4F6 및 C3F8 의 그룹에서 선택된 어느한 물질을 사용하는 반도체 소자의 콘택홀 형성 방법.
  5. 제 1 항에 있어서,
    상기 층간절연막을 식각하여 상기 도전 패턴이 오픈되는 타겟으로 콘택홀을 형성하는 단계는,
    상기 층간절연막의 소정 두께를 1차 식각하고, 상기 도전 패턴이 오픈되는 타겟으로 2차 식각하는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.
  6. 제 5 항에 있어서,
    상기 층간절연막의 소정 두께를 1차 식각하는 단계는,
    CxFy 계열의 에쳔트 10∼100sccm에 비활성 가스를 사용하여 진행하는 반도체 소자의 콘택홀 형성 방법.
  7. 제 1 항에 있어서,
    상기 도전 패턴은 게이트 패턴, 비트라인, 콘택 및 플러그로 이루어진 그룹에서 선택된 도전 패턴을 사용하는 반도체 소자의 콘택홀 형성 방법.
  8. 반도체 기판 상부에 다수의 도전 패턴을 형성하는 단계;
    상기 도전 패턴을 포함하는 전면에 제1층간절연막, 식각정지막 및 제2층간절연막을 차례로 형성하는 단계;
    상기 제2층간절연막의 소정 영역 상에 네가티브 포토레지스트 패턴을 형성하는 단계;
    상기 네가티브 포토레지스트 패턴을 사용하여 상기 제2층간절연막 및 식각정지막을 패터닝하는 단계;
    결과물의 전면에 비정질 카본을 코팅하는 단계;
    상기 식각된 제2층간절연막이 노출되는 타겟으로 상기 비정질 카본을 평탄화 식각하여 비정질 카본 마스크를 형성하는 단계;
    상기 제 2 층간절연막을 소정 두께 식각하는 단계; 및
    상기 비정질 카본 마스크를 베리어로 에치백 실시하여 상기 도전 패턴이 오픈되는 타겟으로 잔류하는 상기 제1층간절연막을 식각하여 콘택홀을 형성하는 단계
    를 포함하는 반도체 소자의 콘택홀 형성 방법.
  9. 제 8 항에 있어서,
    상기 비정질 카본 마스크를 베리어로 에치백 실시하여 상기 도전 패턴이 오픈되는 타겟으로 상기 제1층간절연막을 식각하여 콘택홀을 형성하는 단계는,
    상기 에치백은 100∼200sccm의 O2와 1/5 비율을 갖도록 CxFy 계열의 에쳔트를 사용하여 진행하는 반도체 소자의 콘택홀 형성 방법.
  10. 제 9 항에 있어서,
    상기 CxFy 계열의 에쳔트는 C4F8, C5F8, C4F6 및 C3F8 의 그룹에서 선택된 어느한 물질을 사용하는 반도체 소자의 콘택홀 형성 방법.
  11. 제 9 항에 있어서,
    상기 CxFy 계열의 에쳔트는 10∼100sccm에 비활성 가스를 포함하여 진행하는 반도체 소자의 콘택홀 형성 방법.
  12. 제 8 항에 있어서,
    상기 식각정지막은 질화막을 사용하는 반도체 소자의 콘택홀 형성 방법.
  13. 제 8 항에 있어서,
    상기 도전 패턴은 게이트 패턴, 비트라인, 콘택 및 플러그로 이루어진 그룹에서 선택된 도전 패턴을 사용하는 반도체 소자의 콘택홀 형성 방법.
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* Cited by examiner, † Cited by third party
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KR101120177B1 (ko) * 2008-03-06 2012-02-27 주식회사 하이닉스반도체 반도체 소자 제조 방법

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