KR100744672B1 - 반도체 소자의 콘택홀 형성 방법 - Google Patents

반도체 소자의 콘택홀 형성 방법 Download PDF

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Abstract

본 발명은 보잉 현상을 방지하여 플러그 도전층의 갭필 마진과 소자의 수율을 향상시키는데 적합한 반도체 소자의 콘택홀 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 콘택홀 형성 방법은 반도체기판 상에 절연막을 형성하는 단계; 상기 절연막 상에 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각 베리어로 상기 절연막의 일부 깊이를 식각하여 오픈부를 형성하는 단계; 상기 부분 식각된 오픈부의 측벽에 스페이서를 형성하는 단계; 상기 반도체기판이 노출될 때까지 남아있는 상기 절연막을 식각하여 콘택홀을 형성하는 단계; 및 상기 스페이서 및 하드마스크 패턴을 제거하는 단계를 포함한다.
콘택홀, 보잉(Bowing) 현상, 스페이서

Description

반도체 소자의 콘택홀 형성 방법{METHOD FOR FABRICATING CONTACT HOLE IN SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 단면도,
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 하부 구조
23 : 제 1 층간절연막 24 : 제 2 층간절연막
25 : 제 3 층간절연막 26a : 하드마스크 패턴
27 : 포토레지스트 패턴 28 : 오픈부
29a : 스페이서 30 : 콘택홀
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(cell) 면적 상에 고밀도로 여러 요소들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터, 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 단위 소자들의 크기가 점차 작아지지만, 캐패시터의 용량을 확보하기 위해서는 그 종횡비의 증가가 불가피하며, 이로 인해 캐패시터 형성 이후에 이루어지는 메탈 콘택홀 형성시 공정상의 어려움이 발생한다.
그 대표적인 예가 반도체 메모리 소자 제조시 비트라인 형성 및 셀 영역의 캐패시터 형성 후 주변영역에서 금속 배선 형성을 위한 깊은 콘택홀 형성 공정이다.
이러한 반도체 소자에서 캐패시터를 콘케이브(Concave) 구조로 진행시에는 후속 메탈 콘택 식각 깊이가 증가하여 콘택 낫 오픈(Not-Open)과 같은 문제가 발생할 수 있다.
80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정시 필요 요건(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형을 방지해야 하는 요건이 더 필요하게 된다. 이에 따라 80nm 이 하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구 조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.
한편, 반도체 소자의 고집적화에 따른 디자인 룰(Design Rule)이 감소에 의해 복잡한 다층 금속 배선 구조를 구현할 수 있게 되었다. 하지만, 반도체 소자의 고집적화에 따른 단차 증가와 셀 효율을 증대시키기 위하여 주변회로영역의 디자인 룰을 셀 영역의 디자인 룰과 거의 동일하게 설계하게 됨에 따라 인접 콘택홀을 형성하게 됨에 따라 반도체 소자의 메탈 콘택용 깊은 콘택홀(Deep contact hole)을 형성하기 위한 식각 공정시 보잉(Bowing) 현상에 의한 소자의 불량 현상으로 공정 상의 많은 어려움이 야기되고 있다.
도 1은 종래 기술에 따른 반도체 소자의 콘택홀 형성 방법을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 소자분리, 워드라인, 비트라인 및 DRAM 구성에 필요한 하부 구조 형성 공정이 진행된 반도체 기판(11) 상에 복수의 절연막(12)을 증착한다. 이 때, 절연막(12)은 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하거나, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용한다.
이어서, 절연막(12) 상에 하드마스크 패턴(도시하지 않음)을 형성하고, 하드 마스크 패턴을 식각베리어로 절연막(12)을 식각하여 반도체 기판(11)의 콘택 예정 영역을 오픈시켜 깊은 콘택홀(13)을 형성한다.
이 때, 절연막(12) 식각시 식각 이온들이 콘택홀(13)의 상부을 과도 식각하여 콘택홀(13) 상부 측면에 보잉(A)이 발생한다.
콘택홀 보잉 현상은 콘택홀의 깊이가 점차 깊어지고, 소자의 집적도가 높아지면서 콘택홀의 폭도 좁아지며 식각 타깃도 줄어들기 때문에 식각 이온들에 의한 과도 식각으로 인해 발생하게 된다.
상술한 바와 같이, 소자의 집적도가 높아지고 콘택홀의 깊이가 깊어짐으로써, 인접 콘택홀 간의 보잉 현상이 발생하여 소자의 공정 상에 많은 어려움이 야기되는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 보잉 현상을 방지하여 플러그 도전층의 갭필 마진과 소자의 수율을 향상시키는데 적합한 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 콘택홀 형성 방법은 반도체기판 상에 절연막을 형성하는 단계; 상기 절연막 상에 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각 베리어로 상기 절연막의 일부 깊이를 식각하여 오픈부를 형성하는 단계; 상기 부분 식각된 오픈부의 측벽에 스페이서를 형성하는 단계; 상기 반도체기판이 노출될 때까지 남아있는 상기 절연막을 식각하여 콘택홀을 형성하는 단계; 및 상기 스페이서 및 하드마스크 패턴을 제거하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 소자분리가 진행된 반도체 기판(21) 상에 워드라인, 비트라인 및 DRAM 구성에 필요한 하부 구조(22)를 형성한다.
이어서, 하부 구조(22) 상에 제 1, 제 2 및 제 3 층간절연막(23, 24, 25)을 차례로 증착한다. 이 때, 제 1 및 제 3 층간절연막(23, 25)은 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하거나, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용하며, 2000Å∼15000Å의 두께로 형성한다.
한편, 제 2 층간절연막(24)은 언도프트 폴리실리콘막과 같은 절연물로 형성하며, 50Å∼500Å의 두께로 형성한다. 이러한 제2층간절연막(24)은 후속 오픈부(28) 형성시 식각정지막으로 사용된다.
이어서, 제 3 층간절연막(25) 상에 하드마스크(26)를 증착하고, 하드마스크용 박막 상에 포토레지스트 패턴(27)을 형성한다.
이 때, 하드마스크(26)는 텅스텐막(W), 비정질 카본, SiLK 또는 폴리실리콘막 중에서 선택된 막을 사용하는데 실시예에서는 비정질 카본을 사용하였으며, 2000Å∼10000Å의 두께로 증착한다.
도 2b에 도시된 바와 같이, 포토레지스트 패턴(27)을 식각베리어로 하드마스크(26)를 식각하여 하드마스크 패턴(26a)을 형성한다. 이어서, 포토레지스트 패턴(27)을 스트립하고, 세정 공정을 실시하여 식각 잔유물을 제거한다.
이어서, 하드마스크 패턴(26a)을 식각베리어로 보잉발생지역의 제 3 층간절연막(25)을 선택적으로 식각하여 오픈부(28)를 형성한다. 이 때, 오픈부(28)는 제 2 층간절연막(24)의 소정 영역을 노출시키는데, 이는 깊은 콘택홀 식각시 보잉 현상이 집중적으로 발생하는 부분을 식각하고 후속 스페이서 형성시 식각되는 절연막의 균일도를 일정하게 하기 위함이다.
계속해서, 오픈부(28)를 포함하는 전면 프로파일을 따라 스페이서용 박막(29)을 증착한다. 이 때, 스페이서용 박막은 실리콘나이트라이드(SiN), 또는 실리콘옥시나이트라이드(SiON)과 같은 물질로 형성하며 50Å∼500Å의 두께로 형성한다.
도 2c에 도시된 바와 같이, 에치백(Etch Back)을 실시하여 하드마스크(26a) 및 부분 식각된 오픈부(28)의 바텀부에 형성된 스페이서용 박막(29)을 선택적으로 제거하여 오픈부(28)의 측면에 스페이서(29a)를 형성한다. 오픈부(28)의 측면에 스페이서(29a)를 형성함으로써, 보잉발생지역을 보호하여 콘택홀 식각시 발생하는 보잉을 최소화하며 효과적으로 하부 구조(22)와 통전한다.
도 2d에 도시된 바와 같이, 절연막 식각 가스를 사용하여 하드마스크 패턴(26a)을 식각베리어로 제 2 층간절연막(24a), 제 1 층간절연막(23a) 및 하부 구조(22a)를 차례로 식각하여 반도체 기판(21)의 상부가 완전히 개방되는 깊은 콘택홀을 형성한다.
도 2e에 도시된 바와 같이, 하드마스크 패턴(26a) 및 스페이서(29a)를 제거한다. 이 때, 제 2 층간절연막(24a)과 하드마스크 패턴(26a) 간의 습식 식각 선택비를 이용하여 효과적으로 제거 가능하다.
예컨대, 제 2 층간절연막(24a)이 폴리실리콘막을 사용하면 하드마스크 패턴(26a)은 비정질 카본 또는 텅스텐막을 사용한다.
하드마스크 패턴(26a) 및 스페이서를 제거하고 깊은 콘택홀(30) 형성 공정을 마친다.
상술한 바와 같이, 보잉의 발생이 예상되는 지역에 스페이서를 형성하여, 스페이서를 콘택홀 식각의 식각베리어로 하여 콘택홀 식각을 진행하면 보잉 없는 콘택홀을 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 콘택홀 형성시 발생하는 보잉 현상을 방지하여 플러그 도전층의 갭필 마진과 인접 콘택홀과의 쇼트 마진(short margin)을 개선하여 반도체 소자의 수율을 향상시킬 수 있는 효과를 얻을 수 있다.

Claims (8)

  1. 반도체기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각 베리어로 상기 절연막의 일부 깊이를 식각하여 오픈부를 형성하는 단계;
    상기 부분 식각된 오픈부의 측벽에 스페이서를 형성하는 단계;
    상기 반도체기판이 노출될 때까지 남아있는 상기 절연막을 식각하여 콘택홀을 형성하는 단계; 및
    상기 스페이서 및 하드마스크 패턴을 제거하는 단계
    를 포함하는 반도체 소자의 콘택홀 형성 방법.
  2. 제 1 항에 있어서,
    상기 절연막은 제1층간절연막, 제2층간절연막 및 제3층간절연막의 순서로 적층된 구조이고, 상기 오픈부는 상기 제3층간절연막을 식각하여 형성하는 반도체 소자의 콘택홀 형성 방법.
  3. 제 2 항에 있어서,
    상기 제1 및 제3층간절연막은 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막, 무기 또는 유기 계열의 저유전율막 중에서 선택된 어느 하나이며, 상기 제2층간절연막은 언도프트 폴리실리콘막으로 형성하는 반도체 소자의 콘택홀 형성 방법.
  4. 제 2 항에 있어서,
    상기 제2층간절연막은 50Å∼500Å의 두께로 형성된 반도체 소자의 콘택홀 형성 방법.
  5. 제 1 항에 있어서,
    상기 스페이서는 실리콘나이트라이드(SiN) 또는 실리콘옥시나이트라이드(SiON) 중 선택된 물질로 형성된 반도체 소자의 콘택홀 형성 방법.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 스페이서는 50Å∼500Å의 두께로 형성된 반도체 소자의 콘택홀 형성 방법.
  7. 제 1 항에 있어서,
    상기 부분 식각된 오픈부는 상기 절연막의 상단부를 기준으로 하여 5000Å∼10000Å 두께 식각하여 형성하는 반도체 소자의 콘택홀 형성 방법.
  8. 제 1 항에 있어서,
    상기 하드마스크 패턴은 비정질 카본, 텅스텐막 또는 SiLK와 같은 유기 폴리머 계열의 물질로 형성된 반도체 소자의 콘택홀 형성 방법.
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