KR20060133667A - 반도체 소자의 콘택홀 형성 방법 - Google Patents

반도체 소자의 콘택홀 형성 방법 Download PDF

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Abstract

본 발명은 콘택 낫 오픈을 방지하며, 콘택홀 사이즈를 확보하여 소자의 콘택 저항을 감소시키는데 적합한 반도체 소자의 콘택홀 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 콘택홀 형성 방법은 반도체 기판 상부에 비트라인과 하드마스크가 적층된 비트라인 패턴을 형성하는 단계; 상기 비트라인 패턴을 포함하는 전면에 제 1 층간절연막을 형성하는 단계; 상기 제 1 층간절연막 상부에 식각정지막 및 제 2 층간절연막을 적층 형성하는 단계; 상기 제 2 층간절연막 상에 콘택마스크를 형성하는 단계; 상기 콘택마스크를 식각마스크로 상기 제 2 층간절연막과 식각정지막을 식각하여 오픈부를 형성하는 단계; 상기 오픈부가 형성된 전면 프로파일을 따라 질화막을 형성하는 단계; 상기 오픈부의 바텀부에 형성된 질화막을 식각하는 단계; 상기 질화막의 식각에 의해 드러난 상기 제 1 층간절연막을 습식 식각하는 단계; 상기 콘택마스크를 식각마스크로 상기 비트라인의 표면 일부까지 식각하는 단계; 및 세정 공정을 실시하는 단계를 포함한다.
깊은 콘택(Deep contact), 콘택홀, 습식 케미컬, 낫 오픈

Description

반도체 소자의 콘택홀 형성 방법{METHOD FOR FABRICATING CONTACT HOLE IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 단면도,
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 하부 구조
23 : 비트라인 텅스텐막 24 : 비트라인 하드마스크
25 : 제 1 층간절연막 26 : 식각정지막
27 : 층간절연막 28 : 콘택마스크
29 : 반사방지막 30 : 포토레지스트 패턴
31 : 질화막 32 : 콘택홀
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 깊은 메탈 콘택홀 형성에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(cell) 면적 상에 고밀도로 여러 요소들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터, 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 단위 소자들의 크기가 점차 작아지지만, 캐패시터의 용량을 확보하기 위해서는 그 종횡비의 증가가 불가피하며, 이로 인해 캐패시터 형성 이후에 이루어지는 메탈 콘택홀 형성시 공정상의 어려움이 발생한다.
그 대표적인 예가 반도체 메모리 소자 제조시 비트라인 형성 및 셀 영역의 캐패시터 형성 후 주변영역에서 금속 배선 형성을 위한 깊은 콘택홀 형성 공정이다.
이러한 반도체 소자에서 캐패시터를 콘케이브(Concave) 구조로 진행시에는 후속 메탈 콘택 식각 깊이가 증가하여 콘택 낫 오픈(Not-Open)과 같은 문제가 발생할 수 있다.
한편, 반도체 소자의 고집적화에 따른 디자인 룰(Design Rule)이 감소에 의해 복잡한 다층 금속 배선 구조를 구현할 수 있게 되었다. 하지만, 반도체 소자의 고집적화에 따른 단차 증가와 셀 효율을 증대시키기 위하여 주변회로영역의 디자인 룰을 셀 영역의 디자인 룰과 거의 동일하게 설계하게 됨에 따라 인접 콘택홀을 형성하게 됨에 따라 반도체 소자의 메탈 콘택용 깊은 콘택홀(Deep contact hole)을 형성하기 위한 식각 공정시 보잉(Bowing) 현상에 의한 소자의 불량 현상으로 공정 상의 많은 어려움이 야기되고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 소자분리가 진행된 반도체 기판(1) 상부에 워드라인 및 DRAM 구성에 필요한 하부 구조(2)를 형성한다. 하부 구조(2)의 소정 영역에 비트라인 텅스텐(3) 및 비트라인 하드마스크(4)를 적층 형성하여 비트라인을 형성한다.
이어서, 비트라인 상부 전면에 제 1 층간절연막(5)을 증착한다. 제 1 층간절연막(5) 상부에 식각정지막(6)과 제 2 층간절연막(7)을 적층 형성한다. 식각정지막(6)은 제 2 층간절연막(7) 식각시 하부 구조물이 식각되는 것을 방지하기 위한 식각 베리어 역할을 한다.
한편, 제 1 및 제 2 층간절연막(5, 7)은 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하거나, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용한다.
이어서, 제 2 층간절연막(7) 상부에 콘택홀 형성을 위한 콘택마스크(8)를 증착한다. 다음으로, 콘택마스크(8) 상부에 포토레지스트를 도포하고 노광 및 현상을 진행하여 포토레지스트 패턴(10)을 형성한 후, 포토레지스트 패턴(10)을 식각마스크로 하여 콘택마스크(8)을 식각한다. 여기서, 콘택마스크(8)의 용이한 노광을 위해 콘택마스크(8) 상에 반사방지막(9)을 형성한다.
도 1b에 도시된 바와 같이, 포토레지스트 패턴(10)을 식각마스크로 반사방지막(9a) 및 콘택마스크(8a)를 식각한다. 이 때, 식각 공정이 진행되면서 포토레지스트 패턴(10a)도 손실되며, 식각 후 반사방지막(9a) 상에 일부 두께의 포토레지스트 패턴(10a)이 잔류하게 된다.
도 1c에 도시된 바와 같이, 포토레지스트 스트립 공정을 실시하여 잔류하는 포토레지스트 패턴(10a) 및 반사방지막(9a)을 제거한다.
이어서, 콘택마스크(8a)를 식각마스크로 제 2 층간절연막(7a), 식각정지막(6a), 제 1 층간절연막(5a), 비트라인 하드마스크(4a) 및 비트라인 텅스텐(3a)을 식각하여 콘택 예정 영역을 오픈시켜 깊은 콘택홀(11)을 형성한다.
도 1d에 도시된 바와 같이, 콘택마스크(8a)를 제거하고 콘택홀(11) 형성 공정을 마무리한다.
그러나, 콘택홀의 깊이가 점차 깊어지고, 소자의 집적도가 높아지면서 콘택홀의 사이즈도 좁아지며 식각 타깃도 줄어들기 때문에 콘택 낫 오픈 및 콘택 사이즈가 감소하는 문제가 발생한다.
결국, 반도체 소자의 집적도 향상을 위하여 콘택홀 사이즈가 급격히 감소함 에 따라 딥 콘택 식각이 매우 어려울 뿐만 아니라, 콘택 오픈 정도가 매우 작아서 콘택 저항이 매우 높아지는 문제가 있고, 이로 인하여 반도체 소자에 치명적인 결함을 가져올 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 콘택 낫 오픈을 방지하며, 콘택홀 사이즈를 확보하여 소자의 콘택 저항을 감소시키는데 적합한 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자 제조 방법은 반도체 기판 상부에 비트라인과 하드마스크가 적층된 비트라인 패턴을 형성하는 단계, 상기 비트라인 패턴을 포함하는 전면에 제 1 층간절연막을 형성하는 단계, 상기 제 1 층간절연막 상부에 식각정지막 및 제 2 층간절연막을 적층 형성하는 단계, 상기 제 2 층간절연막 상에 콘택마스크를 형성하는 단계, 상기 콘택마스크를 식각마스크로 상기 제 2 층간절연막과 식각정지막을 식각하여 오픈부를 형성하는 단계, 상기 오픈부가 형성된 전면 프로파일을 따라 질화막을 형성하는 단계, 상기 오픈부의 바텀부에 형성된 질화막을 식각하는 단계, 상기 질화막의 식각에 의해 드러난 상기 제 1 층간절연막을 습식 식각하는 단계, 상기 콘택마스크를 식각마스크로 상기 비트라인의 표면 일부까지 식각하는 단계, 및 세정 공정을 실시하는 단계를 포 함한다.
이와 같이 본 발명은, 오픈부를 형성한 후 오픈부의 프로파일을 따라 질화막을 증착하고, 오픈부 바닥의 질화막을 제거한 후 질화막과의 선택비가 우수한 산화막 식각액인 BOE 용액으로 습식 식각하여 식각정지막 하부의 제 1 층간절연막을 식각하는데, BOE 용액의 특성상 등방성 식각을 실시하여 제 1 층간절연막의 오픈부 측면으로도 식각이 이루어져 원하는 콘택홀 바닥 면적을 확보할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 소자분리가 진행된 반도체 기판(21) 상부에 워드라인 및 DRAM 구성에 필요한 하부 구조(22)를 형성한다. 하부 구조(22)의 소정 영역에 비트라인 텅스텐(23) 및 비트라인 하드마스크(24)를 적층 형성하여 비트라인을 형성한다.
이어서, 비트라인 상부 전면에 제 1 층간절연막(25)를 증착한다. 이어서 제 1 층간절연막(25) 상부에 식각정지막(26)과 제 2 층간절연막(27)을 적층 형성한다. 식각정지막(26)은 제 2 층간절연막(27) 식각시 하부 구조물이 식각되는 것을 방지하기 위한 식각 베리어 역할을 하며, 예컨대 질화막으로 형성한다.
한편, 제 1 및 제 2 층간절연막(25, 27)은 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하거나, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용한다.
이어서, 제 2 층간절연막(27) 상부에 콘택홀 형성을 위한 콘택마스크(28)를 증착한다. 콘택마스크(28)는 예컨대, 폴리실리콘막으로 형성한다.
다음으로, 콘택마스크(28) 상부에 포토레지스트를 도포하고 노광 및 현상을 진행하여 포토레지스트 패턴(30)을 형성한 후, 포토레지스트 패턴(30)을 식각마스크로 하여 콘택마스크(28a)을 식각한다. 여기서, 콘택마스크(28a)의 용이한 노광을 위해 콘택마스크(28a) 상에 반사방지막(29)을 형성한다.
한편, 비트라인 하드마스크(24)부터 제 2 층간절연막(27)까지의 콘택 높이는 24000Å으로 조절한다.
이어서, 포토레지스트 패턴(30)을 식각마스크로 반사방지막(29a) 및 콘택마스크(28a)를 식각한다.
한편, 식각 공정이 진행되면서 포토레지스트 패턴(30)도 손실되며, 식각 후 반사방지막(29) 상에 일부 두께의 포토레지스트 패턴(30)이 잔류하게 된다.
도 2b에 도시된 바와 같이, 포토레지스트 스트립 공정을 실시하여 포토레지 스트 패턴(30) 및 반사방지막(29a)을 스트립하고, 콘택마스크(28a)를 식각마스크로 비트라인 하드마스크(24)를 식각정지막으로 하여 제 2 층간절연막(27a)을 식각하여 콘택홀 예정 영역이 오픈되도록 콘택홀 식각을 실시한다.
이어서, 콘택홀 식각이 진행된 결과물의 전면 프로파일을 따라 질화막(31)을 증착한다. 이 때, 질화막(31)은 후속 습식 식각시 콘택홀 탑(top) 부의 콘택홀 사이즈 변화를 방지하고, 인접 콘택홀 간의 보잉을 방지하기 위해 증착하는 것으로 20Å∼50Å의 두께로 증착한다.
도 2c에 도시된 바와 같이, 콘택홀 탑부의 사이즈를 유지하기 위한 질화막 (31)증착 후, 콘택홀 바텀(bottom)부에 증착된 질화막(31a)을 제거하기 위한 케미컬 식각을 실시한다.
케미컬 식각은 C4F8/CH2F2/O2/Ar/CHF3의 가스를 단독 또는 혼합하여 사용하는 소프트 식각으로 콘택홀 바텀부의 질화막(31a)을 제거한다.
도 2d에 도시된 바와 같이, 질화막과의 선택비가 우수한 산화막 식각액인 BOE 용액을 사용하여 습식 식각을 실시하여 식각정지막(26) 하부의 제 1 층간절연막(25)을 선택적으로 식각하여 콘택홀 바텀부의 크기(B)를 증가시킨다.
이 때, BOE 용액은 등방성 식각 특성이 있기 때문에, 콘택홀 바텀부의 질화막을 제거한 후, 습식 식각을 진행하면 콘택홀 바텀부 및 측면으로도 식각되므로, 제 1 층간절연막(25) 하부쪽으로 식각하되, 측면으로도 식각되어, 콘택홀 바텀부의 크기(B)를 증가시킬 수 있는 것이다.
도 2e에 도시된 바와 같이, 콘택마스크(28a)를 식각마스크로 비트라인 하드마스크(24a) 및 비트라인 텅스텐(23a)을 선택적으로 식각하여 콘택 예정 부분을 오픈 시키는 콘택홀(32)을 형성한다. 이 때, 콘택홀 식각을 진행하면서 콘택홀 측벽에 증착된 질화막(30)도 함께 제거하거나, 제거하지 않고 잔류시켜도 무방하다.
도 2f에 도시된 바와 같이, 콘택마스크(28a)를 제거하고, BOE 용액을 사용하는 세정 공정을 실시하여 콘택홀 하부의 바텀부에 발생한 잔류하는 폴리머성 잔유물(P)을 제거하고, 소정 두께의 측벽이 더 식각되므로 콘택홀 바텀부의 사이즈를 증가시키면서 콘택 오픈 면적(C)이 증가함을 알 수 있다.
상술한 바와 같이, 콘택홀 형성을 위해 부분 식각을 실시한 후, 콘택홀의 프로파일을 따라 질화막을 증착하여 콘택홀 탑부의 사이즈 변형을 제한하고, 콘택홀 바텀부의 질화막을 제거한 후, 질화막과 선택비가 좋은 BOE 용액을 사용하여 산화막 습식 식각 공정시 등방성 식각 특성을 이용하여 콘택홀 바텀부의 사이즈를 증가시킬 수 있으며, 세정 단계를 추가하여 콘택홀 바텀부에 잔류하는 폴리머성 잔유물을 제거함으로써 콘택 오픈 면적을 확대할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 콘택홀 바텀부의 선폭 확보로 콘택 저항을 획기적으로 감소시킬 수 있는 효과를 얻을 수 있다.
또한, 부분 식각 후 세정 단계의 추가로 깊은 콘택홀의 밴딩(bending)을 감소시킴으로써 비트라인과 메탈 콘택 간의 오버랩 마진을 확보할 수 있는 여유가 생긴다.

Claims (6)

  1. 반도체 기판 상부에 비트라인과 하드마스크가 적층된 비트라인 패턴을 형성하는 단계;
    상기 비트라인 패턴을 포함하는 전면에 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막 상부에 식각정지막 및 제 2 층간절연막을 적층 형성하는 단계;
    상기 제 2 층간절연막 상에 콘택마스크를 형성하는 단계;
    상기 콘택마스크를 식각마스크로 상기 제 2 층간절연막과 식각정지막을 식각하여 오픈부를 형성하는 단계;
    상기 오픈부가 형성된 전면 프로파일을 따라 질화막을 형성하는 단계;
    상기 오픈부의 바텀부에 형성된 질화막을 식각하는 단계;
    상기 질화막의 식각에 의해 드러난 상기 제 1 층간절연막을 습식 식각하는 단계;
    상기 콘택마스크를 식각마스크로 상기 비트라인의 표면 일부까지 식각하는 단계; 및
    세정 공정을 실시하는 단계
    를 포함하는 반도체 소자의 콘택홀 형성 방법.
  2. 제 1 항에 있어서,
    상기 질화막은 20℃∼50Å의 두께로 형성하는 반도체 소자의 콘택홀 형성 방법.
  3. 제 1 항에 있어서,
    상기 질화막은 C4F8/CH2F2/O2/Ar/CHF3의 가스를 단독 또는 혼합하여 사용하여 제거하는 반도체 소자의 콘택홀 형성 방법.
  4. 제 1 항에 있어서,
    상기 상기 질화막의 식각에 의해 드러난 상기 제 1 층간절연막을 습식 식각하는 단계는 BOE 세정 용액을 사용한 습식 세정으로 진행하는 반도체 소자의 콘택홀 형성 방법.
  5. 제 1 항에 있어서,
    상기 질화막은 상기 콘택마스크를 식각마스크로 상기 비트라인의 표면 일부까지 식각하는 단계에서 제거되거나 또는 잔류시키는 반도체 소자의 콘택홀 형성 방법.
  6. 제 1 항에 있어서,
    상기 세정 공정은 BOE 용액을 사용하는 반도체 소자의 콘택홀 형성 방법.
KR1020050053415A 2005-06-21 2005-06-21 반도체 소자의 콘택홀 형성 방법 KR20060133667A (ko)

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