KR20050000902A - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 캐패시터용 홀에 발생된 보우잉을 완화시켜 하부전극 사이의 최단거리를 용이하게 확보함으로써 소자 패일 방지할 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.

본 발명은 소정의 공정이 완료된 반도체 기판 상에 질화막과 캐패시터 산화막을 순차적으로 형성하는 단계; 기판의 일부가 노출되도록 캐패시터 산화막과 질화막을 순차적으로 식각하여 캐패시터용 홀을 형성하는 단계; 및 홀의 상부 측벽에만 절연막 스페이서를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다. 여기서, 절연막 스페이서를 형성하는 단계는 홀의 상부만을 둘러싸도록 화학기상증착에 의해 절연막을 증착하는 단계와, 캐패시터 산화막의 표면이 노출되도록 에치백 공정에 의해 절연막을 식각하는 단계로 이루어지는데, 절연막은 질화막 또는 산화막이고, 산화막은 USG막 또는 플라즈마강화-산화막인 것이 바람직하다.

Description

반도체 소자의 캐패시터 제조방법{METHOD OF MANUFACTURING CAPACITOR FOR SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 하부전극 사이의 최단거리 확보가 가능한 반도체 소자의 캐패시터 제조방법에 관한 것이다.

일반적으로, 메모리셀(memory cell)에 사용되는 캐패시터는 스토리지노드 (storage node)용 하부전극, 유전막, 및 플레이트(plate)용 상부전극으로 이루어지며, 고집적화에 따라 감소하는 셀면적 내에서 소자에 대응하는 충분한 캐패시터 용량을 확보하기 위하여, 하부전극을 콘케이브(concave)형이나 실린더(cylinder)형으로 형성하면서 하부전극 표면에 MPS(Meta-Stable Silicon)를 형성하여 하부전극의 표면적을 증대시키는 방법을 적용하고 있다.

이러한 캐패시터는 통상적으로 스토리지노드 콘택 플러그의 형성 후 희생막인 캐패시터 산화막 식각에 의해 캐패시터용 홀을 형성하여 하부전극 영역을 한정한 다음 하부전극, MPS층, 유전막 및 상부전극을 순차적으로 증착하여 형성한다.

그러나, 하부전극 영역 한정을 위한 캐패시터 산화막의 식각시 측부 프로파일(profile)이 수직을 이루지 못하고 홀 중간 부분의 폭이 상부의 폭보다 넓어지는 보우잉(bowing)이 필연적으로 발생하여 하부전극 사이의 거리가 최단거리인 50㎚ 보다도 짧아지게 된다. 또한, 이러한 보우잉은 캐패시터 산화막의 식각 후 수행되는 일련의 세정공정에 의해 더욱더 심화되어 하부전극 사이의 거리를 더욱더 감소시킴으로써, 하부전극 사이의 기댐(leaning) 현상 발생 가능성을 높이고 실제 소자의 구동시에는 이웃한 셀의 전기적 동작에 영향을 미쳐 전형적인 듀얼-비트패일(dual-bit fail) 등의 소자 패일을 유발하여 소자의 수율 및 신뢰성을 저하시키게 된다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 캐패시터용 홀에 발생된 보우잉을 완화시켜 하부전극 사이의 최단거리를 용이하게 확보함으로써 소자 패일 방지할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1e와 도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도로서,

도 1a 내지 도 1e는 캐패시터 산화막 식각시 발생된 보우잉을 생략한 도면이고,

도 2a 및 도 2b는 보우잉을 상세하게 나타낸 도면.

※도면의 주요부분에 대한 부호의 설명

10 : 반도체 기판 11 : 층간절연막

12 :콘택플러그 13 : 질화막

14 : 캐패시터 산화막 15 : 캐패시터용 홀

16 : 절연막 16A : 절연막 스페이서

17 : 하부전극 18 : MPS층

19 : 유전막 20 : 상부전극

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 소정의 공정이 완료된 반도체 기판 상에 질화막과 캐패시터 산화막을 순차적으로 형성하는 단계; 기판의 일부가 노출되도록 캐패시터 산화막과 질화막을 순차적으로 식각하여 캐패시터용 홀을 형성하는 단계; 및 홀의 상부 측벽에만 절연막 스페이서를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.

여기서, 절연막 스페이서를 형성하는 단계는 홀의 상부만을 둘러싸도록 화학기상증착에 의해 절연막을 증착하는 단계와, 캐패시터 산화막의 표면이 노출되도록 에치백 공정에 의해 절연막을 식각하는 단계로 이루어지는데, 절연막은 질화막 또는 산화막이고, 산화막은 USG막 또는 플라즈마강화-산화막인 것이 바람직하다.

또한, 캐패시터 산화막과 질화막의 총 두께는 6000 내지 25000Å이고, 이중 질화막의 두께는 100 내지 2000Å이고, 캐패시터용 홀 형성시 식각은 건식 또는 습식식각으로 수행한다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 1a 내지 도 1e와 도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도로서, 도 1a 내지 도 1e는 캐패시터 산화막 식각시 발생된 보우잉을 생략한 도면이고, 도 2a 및 도 2b는 보우잉을 상세하게 나타낸 도면이다.

도 1a를 참조하면, 트랜지스터 및 비트라인 등의 소정의 공정이 완료된 반도체 기판(10) 상에 층간절연막(11)을 형성하고, 기판(10)의 일부가 노출되도록 층간절연막(11)을 식각하여 콘택홀을 형성한다. 그 다음, 콘택홀에 매립되도록 층간절연막(11) 상부에 플러그용 도전막을 증착하고 층간절연막(11)의 표면이 노출되도록 화학기계연마(Chemical Mechanical Polishing; CMP) 공정이나 에치백(etch-back) 공정에 의해 도전막을 식각하여 기판(10)과 콘택하는 스토리지노드 콘택플러그(12)를 형성한다. 그 후, 기판 전면 상에 식각배리어로서 작용하는 질화막(Si₃N₄; 13)을 형성하고, 질화막(13) 상부에 화학기상증착(Chemical Vapor Deposition; CVD)에 의해 캐패시터 산화막(14)을 형성한다. 여기서, 캐패시터 산화막(14)과질화막(13)은 총두께는 6000 내지 25000Å이고, 그 중 질화막(13)이 100 내지 2000Å의 두께를 갖는다. 또한, 캐패시터 산화막(14)은 단일막으로 형성하거나 식각율이 서로 다른 다층막으로 형성할 수도 있다.

도 1b 및 도 2a를 참조하면, 콘택플러그(12)가 노출되도록 건식 또는 습식식각에 의해 캐패시터 산화막(14)과 질화막(13)을 순차적으로 식각하여 캐패시터용 홀(15)을 형성한다. 이때, 도 2a에 도시된 바와 같이, 홀(15)에 보우잉이 심하게 발생하게 된다. 그 다음, 홀(15)의 상부만을 둘러싸도록 캐패시터 산화막(14) 상부에 절연막(16)을 증착한다. 바람직하게, 절연막(16)은 스텝 커버리지(step coverage) 특성이 열악한 CVD에 의해 산화막이나 질화막으로 형성하는데, 예컨대 홀의 저부 스텝 커버리지가 20% 이상일 경우에는 20 내지 200Å의 두께로 형성하고, 열악한 스텝커버리지에 의해 저부 부분에 증착이 일어나지 않을 경우에는 20 내지 2000Å의 두께로 형성하며, 산화막으로서는 USG막 또는 플라즈마강화(Plasma Enhanced; PE)-산화막을 사용한다. 그 후, 캐패시터 산화막(14)의 표면이 노출되도록 에치백 공정에 의해 절연막(16)을 식각하여, 도 1c 및 도 2b에 나타낸 바와 같이, 홀(15)의 상부 측벽에만 절연막 스페이서(16A)를 형성함으로써 홀(15)의 보우잉을 완화시킨다. 이에 따라, 이후 형성되는 하부전극 사이의 최단거리 확보가 가능해진다.

도 1d를 참조하면, 홀(15)이 형성된 기판을 포스트 세정(post cleaing) 및 프리세정(pre cleaning) 등의 일련의 세정공정으로 세정하는데, 이때 홀(15) 상부 측벽에 형성된 절연막 스페이서(미도시, 도 1c의 16A 참조)에 의해 보우잉이 심화되지는 않는다. 그 다음, 절연막 스페이서가 형성된 홀(15) 표면 및 캐패시터 산화막(14) 표면 상에 하부전극용 물질로서 도핑된 폴리실리콘막이나 도핑된 폴리실리콘막과 도핑되지 않는 폴리실리콘막이 순차적으로 적층된 막을 100 내지 1000Å의 두께로 증착한 후, 캐패시터 산화막(14)의 표면이 노출되도록 CMP 공정이나 에치백 공정으로 식각하여 캐패시터 산화막(14)에 의해 분리된 하부전극(17)을 형성한다. 그 다음, 하부전극(17) 표면에 MPS층(18)을 형성한 후, PH₃도핑공정을 실시한다. 바람직하게, PH₃도핑공정은 노(furnace) 공정이나 챔버내에서의 플라즈마 여기를 사용하여 수행한다.

도 1e를 참조하면, 기판 상에 유전박막(19) 및 상부전극(20)을 순차적으로 증착하여 콘케이브형 캐패시터를 완성한다. 여기서, 유전박막(19)은 금속유기화학기상증착(Metal Organic CVD; MOCVD) 이나 원자층증착(Atomic Layer Deposition; ALD)에 의해 SiO₂막, SiO₂/Si₃N₄의 혼합막, TaON막, Ta₂O₅막, SiTiO₃막, (Ba, Sr)TiO₃막, (Pb, Sr)TiO₃막 중 선택되는 하나의 막으로 50 내지 300Å의 두께로 증착하고, 상부전극(19)은 스퍼터링(sputtering), CVD 또는 ALD에 의해 TiN막, Ru막 또는 폴리실리콘막으로 500 내지 3000Å의 두께로 증착한다.

상기 실시예에 의하면, 캐패시터용 홀의 형성 후 홀 상부 측벽에만 절연막 스페이서를 형성하여 홀에 발생된 보우잉을 완화시킴으로써 하부전극 사이의 최단거리 확보가 가능해지므로, 하부전극 사이의 기댐현상 및 소자구동시 발생되는 듀얼-비트 패일 등의 소자 패일을 방지할 수 있게 된다.

한편, 상기 실시예에서는 콘케이브형 캐패시터에 대해서만 설명하였지만, 실린더형 캐패시터나 기타 다른 구조의 캐패시터에도 동일하여 적용하여 실시할 수 있는데, 실린더형 캐패시터의 경우에는 캐패시터 산화막의 제거 후 하부전극의 실린더 외벽에 대한 추가 PH₃도핑을 더 실시하는 것이 바람직하다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 캐패시터용 홀 상부 측벽에 절연막 스페이서를 적용하여 홀의 보우잉을 완화시키는 것에 의해 하부전극 사이의 최단거리 확보가 가능해짐으로써 소자 패일을 방지할 수 있으므로 소자의 수율 및 신뢰성을 향상시킬 수 있다.

Claims (7)

1. 소정의 공정이 완료된 반도체 기판 상에 질화막과 캐패시터 산화막을 순차적으로 형성하는 단계;

   상기 기판의 일부가 노출되도록 상기 캐패시터 산화막과 질화막을 순차적으로 식각하여 캐패시터용 홀을 형성하는 단계; 및

   상기 홀의 상부 측벽에만 절연막 스페이서를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 절연막 스페이서를 형성하는 단계는

   상기 홀의 상부만을 둘러싸도록 화학기상증착에 의해 절연막을 증착하는 단계와, 상기 캐패시터 산화막의 표면이 노출되도록 에치백 공정에 의해 절연막을 식각하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
3. 제 2 항에 있어서,

   상기 절연막은 산화막 또는 질화막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
4. 제 3 항에 있어서,

   상기 산화막은 USG막 또는 플라즈마강화-산화막인 것을 특징으로 반도체 소자의 캐패시터 제조방법.
5. 제 1 항에 있어서,

   상기 캐패시터 산화막과 질화막의 총 두께는 6000 내지 25000Å인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
6. 제 1 항 또는 제 5 항에 있어서,

   상기 질화막의 두께는 100 내지 2000Å인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
7. 제 1 항에 있어서,

   상기 캐패시터용 홀 형성시 상기 식각은 건식 또는 습식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.