KR100654124B1 - 벙커 디펙트를 억제할 수 있는 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 실린더 형상의 금속 하부전극 하부에서의 벙커 디펙트 발생을 억제할 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 도전영역과 절연영역을 갖는 하부 구조 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 캐패시터 절연막을 형성하는 단계; 상기 캐패시터 절연막 및 상기 식각정지막을 선택적으로 상기 도전영역을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부를 통해 노출된 상기 도전영역으로부터 SEG(Selective Epitaxial Growth)막을 성장시키는 단계; 상기 오픈부가 형성된 프로파일을 따라 캐패시터 하부전극용 금속막을 형성하는 단계; 상기 캐패시터 절연막이 노출되는 타겟으로 상기 금속막을 제거하여 아이솔레이션된 캐패시터 하부전극을 형성하는 단계; 및 상기 캐패시터 하부전극이 실린더 형상을 갖도록 상기 캐패시터 절연막을 제거하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
캐패시터, 실린더, 벙커 디펙트, 딥-아웃, TiN, 주상 구조.
Description
도 1은 스토리지노드로 사용되는 캐패시터 하부전극이 형성된 반도체 소자를 개략적으로 도시한 단면도.
도 2는 CVD 방식으로 증착된 TiN 하부전극 박막의 주상 구조를 도시한 단면 사진.
도 3은 실린더 형상을 위한 딥-아웃시 절연막이 유실된 단면을 도시한 사진.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 반도체 소자 제조 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
400 : 기판 401 : 제1절연막
402 : 셀콘택 플러그 403 : 제2절연막
404 : 전도막 405 : 하드마스크
406 : 스페이서 407 : 제3절연막
408 : 스토리지노드용 플러그 409 : 식각정지막
412 : SEG막 413 : 금속 실리사이드
414b : 하부전극
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 금속 하부전극의 구조적 취약성으로 인한 실린더 타입의 캐패시터에서의 케미컬 어택에 의한 벙커 디펙트(Bunker defect) 발생을 억제할 수 있는 반도체 소자 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 고집적화에 따라 줄어드는 피치 만큼 캐패시턴스를 확보하기 위한 노력이 꾸준히 이어지고 있으며, 그 중의 대표적인 방식 중의 하나의 캐패시터의 수직 높이의 증가와 실린더(Cylinder) 또는 컨캐이브(Concave)등과 같은 형태로의 캐패시터의 구조 변화이다.
캐패시터의 구조적인 변화 외에도 유전율이 큰 유전막의 사용과 전극에서의 공핍(Depletion) 최소화를 위한 전극 물질의 사용 예컨대, 폴리실리콘 보다는 금속 물질을 하부전극으로 사용하는 방식 등이 적용되고 있다.
최근의 경우 상부와 하부의 전극을 모두 금속으로 사용하는 MIM(Metal Insulator Metal) 캐패시터를 실린더 구조에서 사용하는 것이 상기 열거한 해결 방 법을 총 집합한 형태로 인식되고 있다.
특히, 이 때 전극 물질로는 TiN을 주로 사용하며, 캐패시터용 유전막으로는 원자층증착(Atomic Layer Deposition; 이하 ALD라 함) 방식을 이용한 Al2O3의 단독 또는 Al2O3와 HfO2의 적층 구조를 사용하고 있다.
도 1은 스토리지노드로 사용되는 캐패시터 하부전극이 형성된 반도체 소자를 개략적으로 도시한 단면도이다.
도 1을 참조하면, 트랜지스터와 웰 및 비트라인 등이 형성된 반도체 기판(100) 상에 제1절연막(101)이 형성되어 있으며, 제1절연막(101)을 관통하여 기판(100)의 도전영역(도시하지 않음)과 전기적으로 접속된 셀콘택 플러그(102)가 형성되어 있다.
셀콘택 플러그(102) 상에 제2절연막(103)이 형성되어 있으며, 제2절연막(103) 상에 셀콘택 플러그(102) 중의 일부 또는 기판과 전기적으로 접속되고 전도막(104)과 하드마스크(105)가 적층되며 그 측벽에 스페이서(107)를 갖는 비트라인(B/L1, B/L2)이 형성되어 있다. 비트라인(B/L1, B/L2) 상에는 제3절연막(107)이 형성되어 있다.
제3절연막(107)과 제2절연막(103)이 비트라인(B/L1, B/L2)의 측면에 얼라인되도록 식각되어 셀콘택 플러그(102)을 노출시키는 오픈부가 형성되어 있고, 오픈부를 매립하여 셀콘택 플러그(102)와 접속되며 제3절연막(107)과 상부가 평탄화되어 아이솔레이션이 이루어진 스토리지노드용 콘택 플러그(108)이 형성되어 있다.
여기서, 셀콘택 플러그(102)와 스토리지노드용 콘택 플러그(108)는 폴리실리콘 등의 전도성 실리콘막으로 이루어진다.
스토리지노드용 콘택 플러그(108)와 제3절연막(107) 상에 후속 캐패시터의 스토리지노드 형성을 위한 식각 공정에서 스토리지노드용 콘택 플러그(108)가 어택받는 것을 방지하기 위해 질화막 계열로 이루어진 식각정지막(109)이 형성되어 있으며, 식각정지막(109) 상에는 캐패시터 산화막(110)이 형성되어 있다. 캐패시터 산화막과 식각정지막(109)이 식각되어 스토리지노드용 콘택 플러그(108)를 노출시키는 오픈부(111)가 형성되어 있으며, 오픈부(111)가 형성된 프로파일을 따라 TiN 등의 금속막으로 이루어진 하부전극(112)이 형성되어 있다.
여기서, 캐패시터 산화막(110)은 캐패시터의 높이를 결정하여 정전용량을 좌우하므로 그 증착 두께가 20000Å 이상으로 상당히 높다.
캐패시터 산화막(110)으로는 PSG(Phospho Silicate Glass)막과 플라즈마 화학기상증착 방식(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 함) 방식을 이용하여 증착한 TEOS(Tetra Ethyl Ortho Silicate)막(105, 이하 PE-TEOS막이라함)의 적층 구조를 주로 이용한다.
하부전극(112)이 스토리지노드용 콘택 플러그(108)와 접촉되는 부분에 콘택 저항을 낮추기 위한 오믹 콘택을 위해 금속 실리사이드(113)가 형성되어 있다.
금속 실리사이드(113)은 열공정을 통해 배리어막의 금속과 스토리지노드용 콘택 플러그(108)의 실리콘이 반응함으로써 형성된다.
도면에 도시되지는 않았지만 스토리지노드인 캐패시터 하부전극(112)이 아이 솔레이션된 후 캐패시터 산화막(110)을 제거함으로써 실린더 구조를 갖는다. 한편, 실린더 구조의 경우 캐패시터 산화막(112) 제거시 완전한 딥-아웃(Full dip-out)을 실시함으로써 형성되고, 컨캐이브의 경우 부분적인 딥-아웃(Partial dip-out) 또는 딥-아웃을 실시하지 않음으로 해서 형성된다.
이하, 도 1의 구조에서 배리어막(도시하지 않음)으로 Ti막을 사용하였을 경우를 그 예로 들어 설명하며, 금속 실리사이드(113)는 TiSi2가 된다.
TiSi2는 오픈부(111) 형성시 식각정지막(109)을 과도 식각한 후 스토리지노드용 콘택 플러그(108) 위에 TiCl4를 베이스 가스로 하는 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 함) 방식으로 배리어막인 Ti막을 증착 한 후, 약 800℃의 온도에서 급속열처리(Rapid Thermal Process; 이하 RTP라 함)를 실시함으로써 형성된다.
MIM 구조의 캐패시터에서 하부전극(112)으로 TiN막을 사용할 경우, TiN막은 그 너비 대 높이가 매우 큰 즉, 종횡비가 큰 구조에서 균일하게 증착해야만 하며, 이 때 주로 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 함) 방식을 사용한다,
CVD 방식을 이용하여 TiN을 증착하게 되면, 일반적으로 주상(Columnar) 구조를 가지게 되어 캐패시터 산화막(11) 제거시 사용되는 산화막 에천트에 의해 TiN막 아래에 있는 제3절연막(107)이 유실되는 벙커 디펙트(Bunker defect)를 유발한다.
도 2는 CVD 방식으로 증착된 TiN 하부전극 박막의 주상 구조를 도시한 단면 사진이다.
도 2를 참조하면, 스토리지노드용 콘택 플러그(108)와 금속 실리사이드(113) 및 식각정지막(109)이 도시되어 있고, 실린더 형상의 TiN 하부전극(112)이 CVD 방식으로 증착되어 있다.
도 3은 실린더 형상을 위한 딥-아웃시 절연막이 유실된 단면을 도시한 사진이다.
도 3을 참조하면, 습식 딥-아웃 공정에 의해 캐패시터 산화막이 제거됨에 따라 TiN 하부전극(112)이 실린더 형상을 가짐을 알 수 있으며, TiN 하부전극(112) 하부의 절연막에 케미컬 어택이 일어나 절연막이 유실됨으로써, 벙커 디펙트(X)가 발생한 것을 확인할 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 실린더 형상의 금속 하부전극 하부에서의 벙커 디펙트 발생을 억제할 수 있는 반도체 소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 도전영역과 절연영역을 갖는 하부 구조 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 캐패시터 절연막을 형성하는 단계; 상기 캐패시터 절연막 및 상기 식각정지막을 선택적으로 상기 도전 영역을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부를 통해 노출된 상기 도전영역으로부터 SEG(Selective Epitaxial Growth)막을 성장시키는 단계; 상기 오픈부가 형성된 프로파일을 따라 캐패시터 하부전극용 금속막을 형성하는 단계; 상기 캐패시터 절연막이 노출되는 타겟으로 상기 금속막을 제거하여 아이솔레이션된 캐패시터 하부전극을 형성하는 단계; 및 상기 캐패시터 하부전극이 실린더 형상을 갖도록 상기 캐패시터 절연막을 제거하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 기판 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 관통하여 상기 기판에 콘택된 셀콘택 플러그를 형성하는 단계; 상기 셀콘택 플러그 및 상기 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제2절연막 상에 비트라인을 형성하는 단계; 상기 비트라인 상에 제3절연막을 형성하는 단계; 상기 제3절연막 및 상기 제2절연막을 선택적으로 식각하여 상기 비트라인의 측면에 얼라인되며 상기 셀콘택 플러그를 노출시키는 제1오픈부를 형성하는 단계; 상기 제1오픈부를 매립하고 상기 제3절연막과 실질적으로 평탄화되며 폴리실리콘으로 이루어진 스토리지노드용 플러그를 형성하는 단계; 상기 스토리지노드용 플러그 및 상기 제3절연막 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 캐패시터 절연막을 형성하는 단계; 상기 캐패시터 절연막 및 상기 식각정지막을 선택적으로 상기 스토리지노드용 플러그를 노출시키는 제2오픈부를 형성하는 단계; 상기 제2오픈부를 통해 노출된 상기 스토리지노드용 플러그로부터 SEG막을 성장시키는 단계; 상기 제2오픈부가 형성된 프로파일을 따라 캐패시터 하 부전극용 금속막을 형성하는 단계; 상기 캐패시터 절연막이 노출되는 타겟으로 상기 금속막을 제거하여 아이솔레이션된 캐패시터 하부전극을 형성하는 단계; 및 상기 캐패시터 하부전극이 실린더 형상을 갖도록 상기 캐패시터 절연막을 제거하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
상기한 바와 같이 주상 구조를 갖는 TiN 등의 금속막이 증착된 후 아이솔레이션을 실시하고 캐패시터 산화막을 제거하게 되는 바, 딥-아웃시 일반적으로 NH4F와 HF가 혼합된 케미컬을 사용한다. 이러한 케미컬은 주상 구조인 금속막을 뚫고 그 하부의 절연막(예컨대, 산화막 계열의 층간절연막)까지 제거함으로써, 벙커 디펙트를 유발한다.
이러한 현상을 방지하기 위해서는 캐패시터의 하부전극을 형성하는 금속막과 절연막이 직접 접촉되지 않도록 한다. 이를 위해 본 발명은 하부전극의 플러깅 물질로 사용되는 폴리실리콘막을 기존의 증착 방식에서 SEG(Selective Epitaxial Growth) 방식으로 형성한다. 이 경우 설령 케미컬이 금속막을 투과한다고 하더라도 SEG 방식에 의해 성장된 실리콘막이 그 하부를 감싸고 있어 절연막의 유실을 방지할 수 있다.
따라서, 절연막의 유실에 따른 벙커 디펙트 발생을 억제할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
이하, 본 발명의 일실시예에 따른 반도체 소자의 제조 공정을 실펴 본다.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 반도체 소자 제조 공정을 도시한 단면도이다.
도 4a에 도시된 바와 같이, 웰 및 트랜지스터와 같은 반도체 소자를 이루기 위한 여러 요소가 형성된 반도체 기판(400) 상에 제1절연막(401)을 형성한다.
제1절연막(401)은 BSG(Boro Silicate Glass)막, BPSG(Boro Phospho Silicate Glass)막, PSG(Phospho Slicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등의 산화막 계열을 이용하거나, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용하여 형성할 수 있다.
참고로, 여기서의 공정 단면에서는 게이트전극 패턴이 나타나지 않는다.
이어서, 제1절연막(401)을 선택적으로 식각하여 기판의 불순물 확산영역(도시하지 않음)을 노출시킨 다음, 노출된 부분을 충분히 매립하도록 전도성 실리콘막을 증착한 다음, 제1절연막(401)이 노출되는 타겟으로 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 에치백 공정을 실시하여 기판(400)의 불순물 확산영역에 콘택되며 제1절연막(401)과 실질적으로 평탄화된 셀콘택 플러그(402)를 형성한다.
셀콘택 플러그(402) 형성을 위한 전도성 실리콘막은 도핑된 폴리실리콘막이 나, 비정질 실리콘막 등을 포함한다.
이어서, 셀콘택 플러그(402)가 형성된 전면에 제2절연막(403)을 형성한 다음, 제2절연막(403) 상에 하드마스크(405)/전도막(404) 및 그 측벽의 스페이서(406)로 이루어지는 비트라인(B/L1, B/L2)을 형성한다.
이어서, 비트라인(B/L1, B/L2) 상에 제3절연막(407)을 형성한다.
제2 및 제3절연막(403, 407)은 제1절연막(401)과 실질적으로 동일한 물질을 이용한다.
이어서, 제3절연막(407)과 제2절연막(403)을 선택적으로 식각하여 셀콘택 플러그(402)를 노출시키는 제1오픈부를 형성한 다음, 제1오픈부를 충분히 매립하도록 전도성 실리콘막을 증착한 다음, 제3절연막(407)이 노출되는 타겟으로 CMP 또는 에치백 공정을 실시하여 제1오픈부를 매립하며 제3절연막(407)과 실질적으로 평탄화된 스토리지노드용 플러그(408)를 형성한다.
여기서, 스토리지노드용 플러그(408) 형성을 위한 전도성 실리콘막은 도핑된 폴리실리콘막이나, 비정질 실리콘막 등을 포함한다.
스토리지노드용 플러그(408) 및 제3절연막(407) 상에 식각정지막(409)을 형성한다. 식각정지막(409)은 캐패시터의 스토리지노드인 하부전극 형성을 위한 후속 식각 공정에서 스토리지노드용 플러그(408) 등의 하부 구조가 어택받는 것을 방지하기 위한 것으로 산화막 계열에 대해 식각선택비를 갖는 질화막 계열을 이용한다.
도 4b에 도시된 바와 같이, 식각정지막(409) 상에 캐패시터 절연막(410)을 형성한다.
캐패시터 절연막(410)은 제1 ∼ 제3절연막(401, 403, 407)과 같은 물질을 이용할 수 있으며, 주로 PE-TEOS막/PSG막의 적층 구조를 이용한다.
이어서, 캐패시터 절연막(410) 및 식각정지막(409)을 선택적으로 식각하여 스토리지노드용 플러그(408)를 노출시키는 오픈부(411)를 형성한다.
도 4c에 도시된 바와 같이, SEG 방식을 이용하여 오픈부(411) 형성을 통해 노출된 스토리지노드용 플러그(408)로부터 성장된 실리콘막 즉, SEG막(412)을 형성한다.
SEG막(412)은 금속막을 이용하는 하부전극과 제3절연막(407)을 이격시키기 위한 것으로, 식각정지막(409)의 높이보다 높거나 낮거나 혹은 같게 할 수 있으며, 식각정지막(409)의 높이보다 낮게 하는 것이 바람직할 것이다.
SEG막의 경우 스토리지노드용 플러그(408) 물질로 사용되는 폴리실리콘막으로부터 단결정 성장된 실리콘막으로, 노출된 스토리지노드용 플러그(408) 표면에 이물질리 존재할 경우 막 성장이 제대로 이루어지지 않는다. 고로, SEG 공정 전에 세정 공정을 실시하여 이물질을 제거하는 것이 바람직하다. 세정 시에는 건식 방식을 이용한다.
SEG 공정은 700℃ ∼ 900℃의 온도에서 실시하며, 소스로는 DCS와 HCl 및 PH3를 사용한다.
도 4d에 도시된 바와 같이, 오픈부(411)를 통해 노출된 SEG막(412) 표면에 금속 실리사이드(413)를 형성한다.
금속 실리사이드(413) 형성 공정을 살펴본다.
먼저, 오픈부(411)가 형성된 식각 프로파일을 따라 금속막을 증착한다. 이 때, 금속막으로 주로 Ti막을 사용하며, Ti막은 TiCl4를 소스 가스로 사용하는 CVD의 증착 방식을 이용한다.
이어서, 800℃ 정도의 온도에서의 RTP 공정을 이용한 열처리를 실시하여 오픈부(411)의 저면에서 금속막과 SEG막(412)의 반응에 의한 금속 실리사이드(413)를 형성한다. 금속막이 Ti막일 경우 금속 실리사이드(413)는 금속막(412)의 Ti와 SEG막(412)의 실리콘이 반응하여 TiSi2가 형성된다.
이 때, 미 반응 금속막을 제거하거나 제거하지 않을 수 있는 바, 제거하지 않을 경우 이를 배리어막으로 사용하거나, 복수의 금속막을 추가로 증착하여 배리어막으로 사용할 수 있다.
전체 프로파일을 따라 하부전극용 금속막(414a)을 형성한다. 하부전극용 금속막(414a)으로는 TiN막을 사용할 수 있다.
도 4e에 도시된 바와 같이, 하부전극용 금속막(414a)이 형성된 전면에 포토레지스트 또는 유기기(Organic) 저유전율막 등의 보호막을 도포한 다음, 아이솔레이션을 위한 평탄화 공정을 실시하여 캐패시터 절연막(410) 상의 금속막(414b)을 제거한 다음, 딥-아웃 공정을 통해 캐패시터 절연막(410)을 제거한다.
딥- 아웃시에는 NH4F와 HF가 혼합된 케미컬을 사용하는 바, 이 케미컬이 딥- 아웃 공정 중 예컨대, 주상 구조인 TiN막을 뚫고 하부로 침투하더라도 그 바로 아 래에 산화막 계열의 제3절연막(406)이 존재하지 않고 SEG막(412)이 존재하므로 제3절연막(406)에 대한 어택이 방지된다.
전술한 바와 같이 이루어지는 본 발명은, 캐패시터 형성을 위한 오픈부 형성 후 오픈된 영역의 스토리지노드용 플러그로부터 SEG막을 성장시켜 하부전극과 산화막 계열의 절연막 사이에 형성되도록 함으로써, 실린더 형상의 하부전극 형성을 위한 딥-아웃 공정에서 하부전극을 뚫고 침투한 케미컬로부터 절연막의 어택을 방지할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 케미컬에 의한 절연막의 어택을 방지하여 벙커 디펙트 발생을 억제함으로써, 반도체 소자의 수율을 향상시키는 효과가 있다.
Claims (15)
- 도전영역과 절연영역을 갖는 하부 구조 상에 식각정지막을 형성하는 단계;상기 식각정지막 상에 캐패시터 절연막을 형성하는 단계;상기 캐패시터 절연막 및 상기 식각정지막을 선택적으로 상기 도전영역을 노출시키는 오픈부를 형성하는 단계;상기 오픈부를 통해 노출된 상기 도전영역으로부터 SEG(Selective Epitaxial Growth)막을 성장시키는 단계;상기 오픈부가 형성된 프로파일을 따라 캐패시터 하부전극용 금속막을 형성하는 단계;상기 캐패시터 절연막이 노출되는 타겟으로 상기 금속막을 제거하여 아이솔레이션된 캐패시터 하부전극을 형성하는 단계; 및상기 캐패시터 하부전극이 실린더 형상을 갖도록 상기 캐패시터 절연막을 제거하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 도전영역은 및 상기 SEG막은 실리콘막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 캐패시터 하부전극용 금속막은 주상 구조인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 3 항에 있어서,상기 캐패시터 하부전극용 금속막은 TiN막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 SEG막을 형성하는 단계에서, 상기 SEG막이 상기 식각정지막 보다 높이가 낮도록 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 SEG막을 형성하는 단계는,DCS와 HCl및 PH3를 소스로 사용하며, 700℃ 내지 900℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 SEG막을 형성하는 단계 전에, 상기 오픈부를 통해 노출된 상기 도전영역의 이물질을 제거하기 위한 세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 캐패시터 절연막은 산화막 계열이고 상기 식각정지막은 질화막 계열이며, 상기 캐패시터 절연막을 제거하는 단계에서 NH4F와 HF가 혼합된 케미컬을 이용하여 딥-아웃하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 기판 상에 제1절연막을 형성하는 단계;상기 제1절연막을 관통하여 상기 기판에 콘택된 셀콘택 플러그를 형성하는 단계;상기 셀콘택 플러그 및 상기 제1절연막 상에 제2절연막을 형성하는 단계;상기 제2절연막 상에 비트라인을 형성하는 단계;상기 비트라인 상에 제3절연막을 형성하는 단계;상기 제3절연막 및 상기 제2절연막을 선택적으로 식각하여 상기 비트라인의 측면에 얼라인되며 상기 셀콘택 플러그를 노출시키는 제1오픈부를 형성하는 단계;상기 제1오픈부를 매립하고 상기 제3절연막과 실질적으로 평탄화되며 폴리실리콘으로 이루어진 스토리지노드용 플러그를 형성하는 단계;상기 스토리지노드용 플러그 및 상기 제3절연막 상에 식각정지막을 형성하는 단계;상기 식각정지막 상에 캐패시터 절연막을 형성하는 단계;상기 캐패시터 절연막 및 상기 식각정지막을 선택적으로 상기 스토리지노드용 플러그를 노출시키는 제2오픈부를 형성하는 단계;상기 제2오픈부를 통해 노출된 상기 스토리지노드용 플러그로부터 SEG막을 성장시키는 단계;상기 제2오픈부가 형성된 프로파일을 따라 캐패시터 하부전극용 금속막을 형성하는 단계;상기 캐패시터 절연막이 노출되는 타겟으로 상기 금속막을 제거하여 아이솔레이션된 캐패시터 하부전극을 형성하는 단계; 및상기 캐패시터 하부전극이 실린더 형상을 갖도록 상기 캐패시터 절연막을 제거하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 9 항에 있어서,상기 캐패시터 하부전극용 금속막은 주상 구조인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 10 항에 있어서,상기 캐패시터 하부전극용 금속막은 TiN막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 9 항에 있어서,상기 SEG막을 형성하는 단계에서, 상기 SEG막이 상기 식각정지막 보다 높이가 낮도록 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 9 항에 있어서,상기 SEG막을 형성하는 단계는,DCS와 HCl및 PH3를 소스로 사용하며, 700℃ 내지 900℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 9 항에 있어서,상기 SEG막을 형성하는 단계 전에, 상기 제2오픈부를 통해 노출된 상기 스토리지노드용 플러그의 이물질을 제거하기 위한 세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 9 항에 있어서,상기 제1 내지 제3절연막과 상기 캐패시터 절연막은 산화막 계열이고 상기 식각정지막은 질화막 계열이며, 상기 캐패시터 절연막을 제거하는 단계에서 NH4F와 HF가 혼합된 케미컬을 이용하여 딥-아웃하는 것을 특징으로 하는 반도체 소자 제조 방법.
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