KR20040038771A - 반도체장치 - Google Patents

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KR20040038771A
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카와이켄지
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

반도체장치는, 주표면(1a)을 갖는 실리콘기판(1)과, 정상면(6a)과 실리콘기판(1)에 도달하는 콘택홀(7)을 가지고, 실리콘기판(1)의 주표면(1a) 상에 형성된 층간절연막(6)과, 측면(10b)과 그 측면(10b)에 나란히 이어지는 정상면(10a)을 가지며, 콘택홀(7)을 충전하는 도전막(11)과, 도전막(11)의 정상면(10a) 및 측면(10b)에 접촉하는 하부전극(13)과, 하부전극(13) 상에 형성된 유전체막(14)과, 유전체막(14) 상에 형성된 상부전극(15)을 구비한다. 도전막(11)이 갖는 정상면(10a)은, 실리콘기판(1)의 주표면(1a)으로부터의 거리가 실리콘기판(1)의 주표면(1a)으로부터 층간절연막(6)의 정상면(6a)까지의 거리보다도 큰 위치에 설치되어 있다. 반도체장치의 미세화를 실현함과 동시에, 원하는 커패시터 구조를 얻음으로써 신뢰성이 높은 반도체장치를 제공한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 일반적으로는, 반도체장치에 관한 것으로, 보다 특정적으로는, 커패시터를 구비하는 반도체장치에 관한 것이다.
최근, 반도체장치, 특히 DRAM(dynamic random-access memory)의 구조의 미세화에 따른, 메모리셀의 투영면적에 대하여 실제의 커패시터의 유효면적을 크게 할 수 있는 원통형 커패시터 구조가 다용되고 있다. 이 원통형 커패시터 구조는, 원통형으로 형성된 하부전극과, 하부전극의 표면을 덮는 유전체막 및 상부전극을 구비하는 적층구조를 갖는다. 이러한 원통형 커패시터 구조를 갖는 반도체장치는, 예를 들면 일본특허공개 2002-76141호 공보에 종래의 기술로서 개시되어 있다.
상기 문헌에 개시되어 있는 종래의 반도체장치는, 반도체기판과, 반도체기판 상에 형성되고, 반도체기판의 주표면에 도달하는 콘택홀을 갖는 층간절연막과, 콘택홀의 일부를 충전하는 플러그 폴리실리콘막과, 콘택홀의 나머지 부분을 충전하는 배리어 금속막과, 층간절연막의 정상면 상에 배리어 금속막과 접촉하여 형성된 원통형의 하부전극과, 하부전극 상에 형성된 TaON 막과, TaON막 상에 형성된 상부전극을 구비한다. 하부전극은, 루테늄(Ru)으로 형성되어 있다. 하부전극, TaON막 및 상부전극에 의해 커패시터를 구성하고 있다. 배리어 금속막은, 배리어 금속막의 정상면과 층간절연막의 정상면이 동일평면이 되도록 형성되어 있다.
계속해서, 전술한 반도체장치의 제조방법에 대하여 설명한다. 반도체기판 상의 층간절연막에 반도체기판의 주표면의 일부를 노출시키는 콘택홀을 형성한다. 콘택홀에, 플러그 폴리실리콘과 배리어 금속막으로서의 티타늄(Ti)/질화티타늄(TiN)이 적층된 금속막을 순차 매립한다. 층간절연막의 정상면과 배리어 금속막의 정상면을 덮는 캡 옥시드막을 증착한다. 커패시터영역을 한정하기 위해, 배리어 금속막의 정상면과 층간절연막의 정상면의 일부가 노출하도록 캡 옥시드막을 패터닝한다.
패터닝된 캡 옥시드막의 전체면에 하부전극으로서의 루테늄막을 증착한다. 캡 옥시드막의 정상면이 노출하도록 화학적 기계연마법(CMP : Chemical Mechanical Polishing)을 사용하여 루테늄막을 연마한다. 이것에 의해, 루테늄으로 이루어지는 원통형의 하부전극이 형성된다. 캡 옥시드막을 제거한다. 하부전극 상에 유전율에 뛰어난 TaON막을 형성한다. TaON막 상에 상부전극을 형성한다.
이러한 원통형 커패시터를 갖는 반도체장치에 있어서, 더욱이 반도체장치의미세화를 실현하기 위해서는, 커패시터의 높이를 높게 하여 커패시터 용량을 확보할 필요가 생긴다. 이 때문에, 커패시터의 애스펙트비는 증대하는 경향으로 있고, 하부전극은 높고 가는 형상으로 형성된다.
그러나, 하부전극이 가는 형상으로 형성되면, 하부전극과 배리어 금속막 및 층간절연막과의 접촉면적이 축소하여 양자의 밀착성이 저하한다. 이 때문에, 전술한 하부전극을 형성하여 캡 옥시드(cap oxide)막을 제거하는 공정으로부터, 하부전극 상에 TaON 막과 상부전극을 순차 형성하는 공정에까지 걸쳐, 하부전극이 배리어 금속막의 정상면 및 층간절연막의 정상면으로부터 벗겨져 나갈 우려가 있다.
또한, 커패시터 용량을 향상시키는 것을 목적으로 하여, 하부전극에는 금속이 사용되어 있다. 그러나, 폴리실리콘끼리의 밀착성과 비교하여, 폴리실리콘과 금속과의 밀착성은 저하한다. 이 때문에, 배리어 금속막을 사용하지 않고 플러그 폴리실리콘막 상에 직접 루테늄으로 이루어지는 하부전극을 형성한 경우에는, 하부전극이 붕괴될 우려가 더 한층 증대한다. 그리고, 이와 같이 하부전극이 반도체장치의 제조공정 중에 붕괴되면, 커패시터 동작의 불량 또는 인접하는 커패시터 사이의 쇼트의 원인이 되거나, 하부전극이 이물질로 되어 반도체장치에 악영향을 준다는 문제가 발생한다.
그래서 본 발명의 목적은, 상기한 과제를 해결하는 것으로, 반도체장치의 미세화를 실현함과 동시에, 원하는 커패시터 구조를 얻음으로써 신뢰성이 높은 반도체장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1에서의 반도체장치를 나타내는 단면도이다.
도 2는 도 1에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 3은 도 1에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 4는 도 1에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 5는 도 1에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 6은 도 1에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 7은 도 1에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 8은 도 1에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 9는 도 1에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 10은 본 발명의 실시예 2에서의 반도체장치를 나타내는 단면도이다.
도 11은 본 발명의 실시예 3에서의 반도체장치를 나타내는 단면도이다.
도 12는 본 발명의 실시예 4에서의 반도체장치를 나타내는 단면도이다.
도 13은 도 12에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 14는 도 12에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 15는 도 12에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 16은 본 발명의 실시예 5에서의 반도체장치를 나타내는 단면도이다.
도 17은 본 발명의 실시예 6에서의 반도체장치를 나타내는 단면도이다.
도 18은 도 17에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 19는 도 17에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 20은 도 17에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 21은 도 17에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 22는 본 발명의 실시예 7에서의 반도체장치를 나타내는 단면도이다.
도 23은 본 발명의 실시예 8에서의 반도체장치를 나타내는 단면도이다.
도 24는 본 발명의 실시예 9에서의 반도체장치를 나타내는 단면도이다.
도 25는 본 발명의 실시예 10에서의 반도체장치를 나타내는 단면도이다.
도 26은 도 25에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 27은 도 25중에 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 28은 도 25중에 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 29는 도 25중에 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 30은 도 25중에 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 31은 본 발명의 실시예 11에서의 반도체장치를 나타내는 단면도이다.
도 32는 본 발명의 실시예 12에서의 반도체장치를 나타내는 단면도이다.
도 33은 본 발명의 실시예 13에서의 반도체장치를 나타내는 단면도이다.
도 34는 본 발명의 실시예 14에서의 반도체장치를 나타내는 단면도이다.
도 35는 도 34에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 39는 도 34에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 40은 도 34에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 41은 도 34에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 42는 도 34에서 나타내는 반도체장치의 제조방법의 공정을 나타내는 단면도이다.
도 43은 도 42에서 화살표 XLIII로 나타내는 방향에서 본 하부전극 및 절연막을 나타내는 평면도이다.
*도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판1a : 주표면
6 : 층간절연막6a, 10a, 13a, 35a, 71a : 정상면
7, 7a, 7b : 콘택홀
10, 10m, 10n, 10p, 10q, 35, 35m, 35n, 35p, 35q, 54, 54m, 54n : 배리어메탈막
10b, 35b : 측면11 : 도전막
12 : 에칭 스토퍼막13, 13m, 13n : 하부전극
13t : 플랜지형 부분14 : 유전체막
15 : 상부전극25, 38, 41 : 오목부
36 : 베이스부37 : 측벽부
51 : 절연막52 : 유지막
53, 61, 63 : 횡홀71 : 절연막
71e : 한쪽 단71f : 다른쪽 단
72 : 원통부
본 발명에 따른 반도체장치는, 주표면을 갖는 반도체기판과, 정상면과 반도체기판에 도달하는 홀을 가지고, 반도체기판의 주표면 상에 형성된 층간절연막과, 측면과, 그 측면에 나란히 이어지는 정상면을 가지며, 홀을 충전하는 도전막과, 도전막의 정상면 및 측면에 접촉하는 하부전극과, 하부전극 상에 형성된 유전체막과, 유전체막 상에 형성된 상부전극을 구비한다. 도전막이 갖는 정상면은, 반도체기판의 주표면으로부터의 거리가 반도체기판의 주표면으로부터 층간절연막의 정상면까지의 거리보다도 큰 위치에 설치되어 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부한 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로 명백해질 것이다.
[발명의 실시예]
본 발명의 실시예에 대하여, 도면을 참조하여 설명한다.
(실시예 1)
도 1을 참조하여, 반도체장치는, 원통형상으로 형성된 하부전극(13)과, 하부전극(13)의 표면에 따라 형성된 유전체막(14)과, 유전체막(14)을 덮도록 형성된 상부전극(15)으로 구성되는 원통형 커패시터를 구비한다.
실리콘기판(1)의 주표면(1a) 상에는, 실리콘 산화막으로 이루어지는 게이트 절연막 3a 및 3b를 통해 게이트전극 4a 및 4b가 소정의 간격을 두고 형성되어 있다. 게이트전극 4a 및 4b는, 밑에서부터 순서대로 폴리실리콘/텅스텐실리사이드(WSi)가 막형성된 적층막으로 형성되어 있다. 게이트전극 4a 및 4b를, 폴리실리콘/질화텅스텐(WN)/텅스텐(W) 또는 폴리실리콘/질화티타늄(TiN)/텅스텐의 적층막으로 형성해도 된다. 게이트전극 4a 및 4b의 사이에 위치하는 실리콘기판(1)의 주표면(1a)에는, n형의 불순물영역(2)이 형성되어 있다. 게이트전극 4a 및 4b의 정상면 상에는, 실리콘 질화막으로 이루어지는 절연막 마스크 5a 및 5b가 형성되어 있다.
층간절연막(6)이, 실리콘기판(1)의 주표면(1a)과 절연막 마스크 5a 및 5b의 정상면을 덮도록 형성되어 있다. 층간절연막(6)은, 실리콘 산화막으로 이루어지고, 예를 들면 TEOS(Tetra Ethyl Ortho Silicate)/BPTEOS(Boro Phospho Tetra Ethyl Ortho Silicate)/TEOS가 밑에서부터 순서대로 적층되어 있다. 층간절연막(6)에는, 불순물영역(2)에 도달하는 콘택홀(7)이 형성되어 있다. 콘택홀(7)에는, 도프트 폴리실리콘이 충전되어 플러그전극(8)이 형성되어 있다. 플러그전극(8)은, 플러그전극(8)의 정상면과 층간절연막(6)의 정상면(6a)이 동일평면이 되도록 형성되어 있다.
층간절연막(6)의 정상면(6a) 상에는, 질화탄탈(TaN)로 이루어지는 배리어메탈막(10)이, 플러그전극(8)과 접촉하여 형성되어 있다. 배리어메탈막(10)은, 플러그전극(8)의 정상면을 완전히 덮고 있다. 배리어메탈막(10)을, 티타늄(Ti), 탄탈(Ta), 질화티타늄(TiN), 티타늄 텅스텐(TiW), 질화텅스텐(WN), 질화티타늄 텅스텐(WTiN), 질화지르코늄(ZrN) 또는 산질화티타늄(TiON) 등으로 형성해도 된다. 또한, 배리어메탈막(10)을, 밑에서부터 순서대로 티타늄/질화티타늄, 티타늄/질화티타늄/티타늄 또는 질화탄탈/탄탈이 퇴적된 적층막으로 형성해도 된다. 배리어메탈막(10)은, 실리콘기판(1)의 주표면(1a)과 평행하게 위치하고, 또한 층간절연막(6)의 정상면(6a)보다도 높게 위치하는 정상면(10a)과, 정상면(10a)으로부터 층간절연막(6)의 정상면(6a)으로 향하여 연장되는 측면(10b)을 갖는다. 플러그전극(8)과 배리어메탈막(10)에 의해 도전막(11)이 구성되어 있다.
층간절연막(6)의 정상면(6a) 상에는, 배리어메탈막(10)의 측면(10b)과 거리를 둔 위치에 개구된 홀을 갖는 에칭 스토퍼막(12)이 형성되어 있다. 에칭 스토퍼막(12)은, 실리콘 질화막으로 형성되어 있다. 층간절연막(6)의 정상면(6a) 상에는, 루테늄(Ru)으로 이루어지는 하부전극(스토리지 노드)(13)이 형성되어 있다. 하부전극(13)은, 배리어메탈막(10)의 정상면(10a) 및 측면(10b)과, 층간절연막(6)의 정상면(6a)의 일부와 접촉하여 형성되어 있다. 하부전극(13)은, 배리어메탈막(10)의 측면(10b)을 구호하는 형상으로 설치되어 있다. 하부전극(13)은, 위쪽에 개구된 원통으로 형상화하고, 그 원통형상 부분은, 실리콘기판(1)의 주표면(1a)으로부터 격리하는 방향으로 연장하여 형성되어 있다. 하부전극(13)을, 백금(Pt), 인듐(In), 금(Au) 또는 은(Ag) 등으로 형성해도 된다.
하부전극(13) 및 에칭 스토퍼막(12)을 덮도록, Ta2O5로 이루어지는 유전체막(14)이 형성되어 있다. 유전체막(14)을 덮도록 루테늄으로 이루어지는 상부전극(셀 플레이트)(15)이 형성되어 있다. 이때, 유전체막(14)을, SiO2, SiN, BST((Ba, Sr) TiO3), 산화알루미늄(Al2O3), 산화하프늄(HfO2) 또는 티타늄산 지르코늄산 납(lead zirconate titanate)(PZT)으로 형성해도 된다. 또한, 상부전극(15)을, 질화티타늄(TiN), 백금(Pt), 이리듐(Ir), 구리(Cu), 은(Ag) 또는 금(Au)으로 형성해도 된다. 이 경우, 대표적으로 말하면, 유전체막(14)과 상부전극(15)과는 Ta2O5/TiN, BST/Pt 또는 PZT/Pt의 조합으로 사용된다.
이와 같이 하부전극(13)을 금속으로 형성함으로써, 하부전극(13)을 폴리실리콘으로 형성하는 경우와 비교하여, 이하의 이유로 커패시터 용량을 향상시킬 수 있다. 요컨대, 일반적으로 유전체막은 산화막계로 이루어지기 때문에, 하부전극에 폴리실리콘을 사용한 경우, 유전체막의 성막시에 하부전극의 표면이 산화된다. 이 산화된 하부전극의 부분은 유전체막으로서 작용하기 때문에, 유전체막의 실효막두께는 두껍게 된다. 커패시터 용량이 유전체막의 막두께에 반비례하는 것은 잘 알려져 있고, 이 때문에 커패시터 용량은 저하한다. 이것에 대하여 하부전극(13)을 금속으로 형성하면, 이러한 폐해를 방지할 수 있다. 이때, 루테늄은 산화물도 도전막이고, 백금은 산화되기 어렵기 때문에, 하부전극에 루테늄 및 백금을 사용하는 것이 특히 주목되고 있다.
또한 본 실시예에서는, 하부전극(13)과 플러그전극(8)과의 사이에 배리어메탈막(10)을 개재시키고 있다. 배리어메탈막(10)을 설치하지 않은 경우, 하부전극(13)과 플러그전극(8)과는 직접접촉하기 때문에, 금속과 폴리실리콘과의 반응이 문제가 된다. 요컨대, 금속과 폴리실리콘이 접촉한 상태로 고온으로 하면, 그 계면에서 반응이 발생하여 금속실리콘(금속실리사이드)이 형성된다. 일반적으로는, 금속이 실리콘을 빨아 올려 폴리실리콘(플러그전극(8))에 결함 또는 공동(空洞)이 형성된다. 이와 같이, 플러그전극(8)의 하부전극(13)과의 접촉면에 결함 또는 공동이 형성되면, 플러그전극(8)과 하부전극(13)과의 접촉면적은 축소하여, 양자의 밀착성이 저하하게 된다. 더욱이, 하부전극(13)과 플러그전극(8)과의 사이의 콘택저항이 증가한다는 문제도 발생한다.
이상과 같은 폐해를 방지하기 위해, 본 실시예에서는 배리어메탈막(10)을 설치하고 있지만, 배리어메탈막(10)을 설치하지 않은 경우라도 본 발명을 적용하는 것은 가능하다. 그 경우, 플러그전극(8)을 플러그전극(8)의 정상면이 층간절연막(6)의 정상면(6a)보다 높은 위치에 설정되도록 형성하고, 그 플러그전극(8)을 덮도록 하부전극(13)을 형성하면 된다.
본 발명의 실시예 1에 따른 반도체장치는, 주표면(1a)을 갖는 반도체기판으로서의 실리콘기판(1)과, 정상면(6a)과 실리콘기판(1)에 도달하는 홀로서의 콘택홀(7)을 가지고, 실리콘기판(1)의 주표면(1a) 상에 형성된 층간절연막(6)과, 측면(10b)과 그 측면(10b)에 나란히 이어지는 정상면(10a)을 가지며, 콘택홀(7)을 충전하는 도전막(11)과, 도전막(11)의 정상면(10a) 및 측면(10b)에 접촉하는 하부전극(13)과, 하부전극(13) 상에 형성된 유전체막(14)과, 유전체막(14) 상에 형성된 상부전극(15)을 구비한다. 도전막(11)이 갖는 정상면(10a)은, 실리콘기판(1)의 주표면(1a)으로부터의 거리가 실리콘기판(1)의 주표면(1a)으로부터의 층간절연막(6)의 정상면(6a)까지의 거리보다도 큰 위치에 설치되어 있다.
도전막(11)은, 하부전극(13)에 접촉하여 형성되고, 티타늄, 탄탈, 질화티타늄, 질화탄탈, 티타늄 텅스텐, 질화텅스텐, 질화티타늄 텅스텐, 질화지르코늄 및산질화티타늄으로 이루어지는 군에서 선택된 적어도 1종으로서의 질화탄탈을 포함하는 배리어메탈층으로서의 배리어메탈막(10)을 포함한다. 하부전극(13)은 금속으로서의 루테늄을 포함한다.
이때, 본 실시예에서는, 반도체장치는 원통형 커패시터를 구비하지만, 본 발명은 이것에 한정되는 것은 아니다. 본 발명은, 특히, 애스펙트비(전극높이/전극폭)가 1 이상의 하부전극을 갖는 반도체장치에 적용된다.
도 1 내지 도 9를 사용하여, 도 1에서 나타내는 반도체장치의 제조방법에 대하여 설명한다.
도 2를 참조하여, 실리콘기판(1)의 주표면(1a) 상에 실리콘 산화막을 막두께 수nm 정도로 형성한다. 그 후 폴리실리콘막 및 텅스텐 실리사이드막을 순차 퇴적한다. 또한 그 후 실리콘 질화막을 형성한다. 소정형상의 개구패턴을 갖는 도시하지 않은 레지스트막을 형성한다. 이 레지스트막을 마스크로 하여, 실리콘 질화막에 에칭을 행하고, 절연막 마스크 5a 및 5b를 형성한다. 절연막 마스크 5a 및 5b를 마스크로 하여, 폴리실리콘막 및 텅스텐 실리사이드막에 에칭을 행하고, 소정형상의 게이트전극 4a 및 4b를 게이트 절연막(3)을 통해 형성한다. 절연막 마스크 5a 및 5b를 마스크로 하여, 실리콘기판(1)의 주표면(1a)에 인 또는 비소 등의 불순물을 주입하여, n형의 불순물영역(2)을 형성한다.
도 3을 참조하여, 실리콘기판(1)의 주표면(1a) 및 절연막 마스크 5a 및 5b의 정상면을 덮도록, TEOS, BPTEOS 및 TEOS를 순차 퇴적하고, 실리콘 산화막으로 이루어지는 층간절연막(6)을 형성한다. 층간절연막(6)의 정상면(6a) 상에 소정형상의개구패턴을 갖는 도시하지 않은 레지스트막을 형성한다. 이 레지스트막을 마스크로 하여, 층간절연막(6)에 에칭을 행하고, 불순물영역(2)에 도달하는 콘택홀(7)을 형성한다. 콘택홀(7)을 충전하여 층간절연막(6)의 정상면(6a)을 덮도록, 도프트 폴리실리콘막을 퇴적한다. 화학적 기계연마법(CMP)또는 에치백에 의해, 이 도프트 폴리실리콘막을 층간절연막(6)의 정상면(6a)이 노출할 때까지 제거하여, 콘택홀(7)에 도프트 폴리실리콘막을 잔존시킨다. 이것에 의해, 콘택홀(7)에는 플러그전극(8)이 형성된다.
도 4 및 도 5를 참조하여, 배리어메탈막(10)을 형성하기 위해, 층간절연막(6)의 정상면(6a) 상에 질화탄탈로 이루어지는 금속막을 퇴적한다. 그 금속막 상에 소정형상의 개구패턴을 갖는 도시하지 않은 레지스트막을 형성한다. 이 레지스트막을 마스크로 하여 금속막에 에칭을 행하고, 소정형상을 갖는 배리어메탈막(10)을 형성한다.
도 6을 참조하여, 층간절연막(6) 상에 실리콘 질화막으로 이루어지는 에칭 스토퍼막(12)과, TEOS 등을 원료로 한 실리콘 산화막으로 이루어지는 층간절연막(21)을 순차 퇴적한다. 그 후 소정형상의 개구패턴을 갖는 도시하지 않은 레지스트막을 형성한다. 이 레지스트막을 마스크로 하여, 실리콘 산화막 및 실리콘 질화막에 에칭을 행하고, 소정형상으로 개구된 콘택홀(18)을 형성한다.
도 7을 참조하여, 하부전극(13)을 형성하기 위해, 콘택홀(18)의 표면 및 층간절연막(21)의 정상면(21a)을 덮도록 루테늄으로 이루어지는 금속막을 퇴적한다.
도 8을 참조하여, 화학적 기계연마법, 드라이에칭 또는 웨트에칭에 의해, 루테늄으로 이루어지는 금속막을 층간절연막(21)의 정상면(21a)이 노출될 때까지 제거한다. 이때 드라이에칭을 사용하는 경우에는, O2/Cl2가스를 사용한 플라즈마에칭을 행한다. 또, 하부전극(13)이 백금으로 형성되어 있는 경우에는, Cl2/Ar 가스를 사용한 플라즈마에칭을 행하면 된다. 또한, 층간절연막(21)에 형성된 콘택홀(18)에 위치하는 금속막이 제거되지 않도록, 금속막에 의해 규정되어 있는 오목부에 유기보호막을 매립해도 된다. 이것에 의해 원통형상을 갖는 하부전극(13)이 형성된다.
도 9를 참조하여, 플루오르화수소산(HF) 수용액을 사용한 웨트에칭에 의해, 에칭 스토퍼막(12) 상의 층간절연막(21)을 제거한다. 실리콘 산화막으로 이루어지는 층간절연막(21)을 제거하는 방법으로서 웨트에칭을 사용하고 있으므로, 드라이에칭에 의한 경우와 비교하여, 루테늄 및 실리콘 질화막에 대하여 에칭선택비를 크게 취할 수 있다. 이것에 의해, 하부전극(13) 및 에칭 스토퍼막(12)에 대한 손상을 극력 억제할 수 있다.
본 실시예서의 반도체장치의 특징으로서, 플러그전극(8), 배리어메탈막(10) 및 하부전극(13)의 실리콘기판(1)의 주표면(1a)에 평행한 면 상에서의 단면적(화살표 26, 화살표 27 및 화살표 28이 나타내는 길이로 나타나는 면적)이, 플러그전극(8), 배리어메탈막(10) 및 하부전극(13)의 순서로 커진다.
도 1을 참조하여, 하부전극(13) 및 에칭 스토퍼막(12)을 덮도록 Ta2O5로 이루어지는 박막을 퇴적하고, 유전체막(14)을 형성한다. 유전체막(14)을 덮도록 루테늄으로 이루어지는 금속막을 퇴적하여 상부전극(15)을 형성한다. 이상의 공정에 의해, 도 1에서 나타내는 반도체장치가 완성된다.
이와 같이 구성된 반도체장치에 의하면, 하부전극(13)은, 층간절연막(6)의 정상면(6a) 상에 위치하는 도전막(11)을 사이에 끼우는 형상으로 설치되어 있다. 보다 구체적으로 말하면, 하부전극(13)은, 도전막(11)을 구성하는 배리어메탈막(10)의 측면(10b)을 구호하는 형상으로 설치되어 있다. 또한, 배리어메탈막(10)의 정상면(10a)은 층간절연막(6)의 정상면(6a)보다도 높은 위치에 있으므로, 실리콘기판(1)의 주표면(1a)에 평행한 면 상에서의 배리어메탈막(10)의 단면적을 콘택홀(7)의 단면적보다도 크게 할 수 있다. 따라서, 반도체장치의 미세화를 위해 콘택홀(7)의 개구면적이 제한되는 경우라도, 하부전극(13)과 배리어메탈막(10)과의 접촉면적을 증대시킬 수 있다. 이것에 의해, 하부전극(13)과 배리어메탈막(10)과의 밀착성은 향상된다.
이상의 이유로부터, 반도체장치의 제조공정 도중에, 하부전극(13)이 층간절연막(6)의 정상면(6a) 상에서 벗겨져 나가는 것을 방지할 수 있다. 이것에 의해, 원하는 커패시터 구조를 실현하고, 신뢰성이 높은 반도체장치를 제공할 수 있다. 또한, 하부전극(13)의 애스펙트비(전극높이/전극폭)를 크게 할 수 있으므로, 반도체장치의 미세화를 도모할 수 있다.
(실시예 2)
실시예 2에서의 반도체장치는, 실시예 1에서의 반도체장치와 비교하여, 도전막(11)의 구조가 다르다. 이하에서, 중복하는 구조의 설명은 생략한다.
도 10을 참조하여, 콘택홀(7)에는, 도프트 폴리실리콘 등이 충전되어 플러그전극(8)이 형성되어 있다. 플러그전극(8)은, 플러그전극(8)의 정상면이 층간절연막(6)의 정상면(6a)보다도 낮아지도록 형성되어 있다. 플러그전극(8)이 형성되어 있지 않은 콘택홀(7)의 나머지 부분을 충전하도록, 질화탄탈로 이루어지는 배리어메탈막(10n)이 형성되어 있다. 배리어메탈막(10n)은, 배리어메탈막(10n)의 정상면과 층간절연막(6)의 정상면(6a)이 동일평면이 되도록 형성되어 있다. 층간절연막(6) 상에는, 배리어메탈막(10n)과 접촉하여, 도 1에서 나타내는 배리어메탈막(10)과 동일형상을 갖는 배리어메탈막(10m)이 형성되어 있다. 플러그전극(8)과 배리어메탈막 10n 및 10m에 의해 도전막(11)이 구성되어 있다.
본 발명의 실시예 2에 따른 반도체장치에서는, 도전막(11)은, 하부전극(13)에 접촉하여 형성된 배리어메탈막으로서, 콘택홀을 충전하도록 형성된 부분으로서의 배리어메탈막 10m을 갖는 배리어메탈층을 포함한다.
이와 같이 구성된 반도체장치에 의하면, 실시예 1에 기재의 효과와 동일한 효과를 나타낼 수 있다. 부가하여, 배리어메탈막(10n)이 콘택홀(7)의 일부를 충전하고 있기 때문에, 배리어메탈막 10n 및 10m이 층간절연막(6)으로부터 벗겨져 버리는 것을 방지할 수 있다.
(실시예 3)
실시예 3에서의 반도체장치는, 실시예 1에서의 반도체장치와 비교하여, 도전막(11)의 구조가 다르다. 이하에서, 중복하는 구조의 설명은 생략한다.
도 11을 참조하여, 콘택홀(7)에는, 도프트 폴리실리콘 등이 충전되어 플러그전극(8)이 형성되어 있다. 플러그전극(8)은, 플러그전극(8)의 정상면이 층간절연막(6)의 정상면(6a)보다도 낮아지도록 형성되어 있다. 플러그전극(8)의 정상면, 콘택홀(7)의 측벽 및 층간절연막(6)의 정상면(6a)의 일부를 덮도록 배리어메탈막(10)이 형성되어 있다. 배리어메탈막(10)은, 층간절연막(6)의 정상면(6a)보다도 높게 위치하는 정상면(10a)과, 정상면(10a)으로부터 층간절연막(6)의 정상면(6a)으로 향하여 연장되는 측면(10b)을 갖는다. 배리어메탈막(10)은, 정상면(10a)측에 개구된 오목부(25)를 갖는다. 플러그전극(8)과 배리어메탈막(10)에 의해 도전막(11)이 구성되어 있다. 하부전극(13)은, 배리어메탈막(10)의 정상면(10a) 및 측면(10b)과 접촉하고, 또한 오목부(25)를 충전하도록 형성되어 있다.
본 발명의 실시예 3에 따른 반도체장치에서는, 도전막(11)은, 도전막(11)의 정상면으로서의 정상면(10a)측에 개구된 오목부(25)를 포함한다. 하부전극(13)은, 오목부(25)를 충전하도록 형성되어 있다.
이와 같이 구성된 반도체장치에 의하면, 실시예 1에 기재의 효과와 동일한 효과를 나타낼 수 있다. 부가하여, 배리어메탈막(10)은 오목부(25)를 구비하기 때문에, 하부전극(13)과 배리어메탈막(10)과의 접촉면적을 증대시킬 수 있다. 이것에 의해, 하부전극(13)과 배리어메탈막(10)과의 밀착성은 향상된다. 또한, 하부전극(13)은, 배리어메탈막(10)의 측면(10b) 및 정상면(10a)과 오목부(25)를 규정하는 배리어메탈막(10)의 표면에 따라 형성되는 요철형상으로 끼워 맞추어지는형태로 설치되어 있다. 이상의 이유로부터, 반도체장치의 제조공정 도중에, 하부전극(13)이 층간절연막(6)의 정상면(6a) 상에서 벗겨져 나가는 것을 보다 확실히 방지할 수 있다.
(실시예 4)
실시예 4에서의 반도체장치는, 실시예 1에서의 반도체장치와 비교하여, 배리어메탈막(10)의 구조가 다르다. 이하에서, 중복하는 구조의 설명은 생략한다.
도 12를 참조하여, 배리어메탈막(10)의 정상면(10a)이 요철형상으로 형성되어 있다. 하부전극(13)은, 배리어메탈막(10)의 정상면(10a) 상에서 그 요철형상과 맞물리도록 형성되어 있다.
본 발명의 실시예 4에 따른 반도체장치에서는, 하부전극(13)과 접촉하는 도전막(11)의 부분으로서의 정상면(10a)은 요철형상을 갖는다.
실시예 1에서의 반도체장치의 제조방법의 도 2 내지 도 4에 나타내는 공정 후, 도 13 내지 도 15에 나타내는 공정이 계속된다. 더욱이 이 후, 실시예 1에서의 반도체장치의 제조방법의 도 6 내지 도 9에 나타내는 공정 및 도 1에 나타내는 공정이 계속된다. 이하에서, 중복하는 제조공정의 설명은 생략한다.
도 13을 참조하여, 배리어메탈막(10)을 형성하기 위해, 층간절연막(6)의 정상면(6a) 상에 비결정질(아모르퍼스)형의 질화탄탈로 이루어지는 금속막을 퇴적한다. 그 금속막의 표면에, 그 후 핵이 되어 성장하는 Ta 입자(31)를 부착시킨다.
도 14 및 도 15를 참조하여, 비결정질형의 질화탄탈로 이루어지는 금속막을고진공속에서 가열한다. 이것에 의해, 금속막에 부착된 Ta 입자(31)는, 금속막의 비결정질 부분을 침식하면서 결정성장한다. 이상의 공정에 의해, 배리어메탈막(10)의 정상면(10a)은 요철형상으로 형성된다.
이와 같이 구성된 반도체장치에 의하면, 실시예 1에 기재의 효과와 동일한 효과를 나타낼 수 있다. 부가하여, 배리어메탈막(10)의 정상면(10a)은 요철형상으로 형성되어 있기 때문에, 하부전극(13)과 배리어메탈막(10)과의 접촉면적을 증가시켜, 양자의 밀착성을 향상시킬 수 있다. 이것에 의해, 반도체장치의 제조공정 도중에, 하부전극(13)이 층간절연막(6)의 정상면(6a) 상에서부터 벗겨져 나가는 것을 보다 확실히 방지할 수 있다.
(실시예 5)
실시예 5에서의 반도체장치는, 실시예 4에서의 반도체장치와 비교하여, 도전막(11)의 구조가 다르다. 이하에서, 중복하는 구조의 설명은 생략한다.
도 16을 참조하여, 콘택홀(7)에는, 도프트 폴리실리콘 등이 충전되어 플러그전극(8)이 형성되어 있다. 플러그전극(8)은, 플러그전극(8)의 정상면이 층간절연막(6)의 정상면(6a)보다도 낮아지도록 형성되어 있다. 플러그전극(8)이 형성되어 있지 않은 콘택홀(7)의 나머지 부분을 충전하도록, 질화탄탈로 이루어지는 배리어메탈막(10q)이 형성되어 있다. 배리어메탈막(10q)은, 배리어메탈막(10q)의 정상면과 층간절연막(6)의 정상면(6a)이 동일평면이 되도록 형성되어 있다. 층간절연막(6) 상에는, 배리어메탈막(10q)과 접촉하여, 도 12에서 나타내는배리어메탈막(10)과 동일형상을 갖는 배리어메탈막(10p)이 형성되어 있다. 플러그전극(8)과 배리어메탈막 10p 및 10q에 의해 도전막(11)이 구성되어 있다.
이와 같이 구성된 반도체장치에 의하면, 실시예 4에 기재의 효과와 동일한 효과를 나타낼 수 있다. 부가하여, 배리어메탈막(10q)이 콘택홀(7)의 일부를 충전하고 있기 때문에, 배리어메탈막 10p 및 10q가 층간절연막(6)으로부터 벗겨져 버리는 것을 방지할 수 있다.
(실시예 6)
실시예 6에서의 반도체장치는, 실시예 1에서의 반도체장치와 비교하여, 도전막(11)의 구조가 다르다. 이하에서, 중복하는 구조의 설명은 생략한다.
도 17을 참조하여, 층간절연막(6)의 정상면(6a) 상에는, 질화탄탈로 이루어지는 배리어메탈막(35)이, 플러그전극(8)과 접촉하도록 형성되어 있다. 배리어메탈막(35)은, 플러그전극(8)의 정상면을 완전히 덮고 있다. 배리어메탈막(35)을, 실시예 1에서의 배리어메탈막(10)과 동일하게 티타늄 등으로 형성해도 된다. 또한, 배리어메탈막(35)을, 밑에서부터 순서대로 티타늄/질화티타늄이 퇴적된 적층막으로 형성해도 된다.
배리어메탈막(35)은, 실리콘기판(1)의 주표면(1a)과 평행히 위치하고, 또한 층간절연막(6)의 정상면(6a)보다도 높게 위치하는 정상면(35a)과, 정상면(35a)으로부터 층간절연막(6)의 정상면(6a)으로 향하여 연장되는 측면(35b)을 갖는다. 배리어메탈막(35)은, 정상면(35a)측에 개구된 오목부(38)를 갖는다. 오목부(38)는, 실리콘기판(1)의 주표면(1a)으로부터 오목부(38)의 저면까지의 거리가, 실리콘기판(1)의 주표면(1a)에서 층간절연막(6)의 정상면(6a)까지의 거리보다도 커지도록 형성되어 있다. 배리어메탈막(35)은, 층간절연막(6)의 정상면(6a) 상에 위치하는 베이스부(36)와, 베이스부(36)의 주연부로부터 위쪽으로 향하여 연장되는 측벽부(37)에 의해 구성되어 있다. 플러그전극(8)과 배리어메탈막(35)에 의해 도전막(11)이 구성되어 있다.
하부전극(13)은, 배리어메탈막(35)에 형성된 오목부(38)에 끼워 맞추어져 형성되어 있다. 이것에 의해, 하부전극(13)은, 하부전극(13)의 외주면이 배리어메탈막(35)의 측벽부(37)의 내주면에 의해 지지되어 있다.
본 발명의 실시예 6에 따른 반도체장치는, 주표면(1a)을 갖는 실리콘기판(1)과, 정상면(6a)과 실리콘기판(1)에 도달하는 콘택홀(7)을 가지고, 실리콘기판(1)의 주표면(1a) 상에 형성된 층간절연막(6)과, 실리콘기판(1)의 주표면(1a)에서의 거리가 실리콘기판(1)의 주표면(1a)으로부터 층간절연막(6)의 정상면(6a)까지의 거리보다도 큰 위치에 설치된 정상면(35a)을 가지며, 콘택홀(7)을 충전하는 도전막(11)과, 층간절연막(6) 상에 형성되고, 도전막(11)에 접촉하는 하부전극(13)과, 하부전극(13) 상에 형성된 유전체막(14)과, 유전체막(14) 상에 형성된 상부전극(15)을 구비한다. 도전막(11)은, 층간절연막(6)의 정상면(6a) 상에 형성된 베이스부(36)와, 그 베이스부(36)에 정렬되고, 또한 실리콘기판(1)의 주표면(1a)으로부터 격리하는 방향으로 연장되는 측벽부(37)를 포함한다. 하부전극(13)은, 베이스부(36)와 측벽부(37)에 접촉하여 형성되어 있다.
도전막(11)은, 하부전극(13)에 접촉하여 형성되고, 티타늄, 탄탈, 질화티타늄, 질화탄탈, 티타늄 텅스텐, 질화텅스텐, 질화티타늄 텅스텐, 질화지르코늄 및 산질화티타늄으로 이루어지는 군에서 선택된 적어도 1종으로서의 질화탄탈을 포함하는 배리어메탈층으로서의 배리어메탈막(35)을 포함한다. 하부전극(13)은 금속으로서의 루테늄을 포함한다.
이때, 본 실시예에서는, 배리어메탈막(35)의 오목부(38)의 저면을 평탄하게 형성하였지만, 도 12에서 나타내는 배리어메탈막(10)의 정상면(10a)과 같이 요철형상으로 형성해도 된다. 이 경우, 하부전극(13)과 접촉하는 도전막(11)의 부분은, 요철형상을 갖는다.
실시예 1에서의 반도체장치의 제조방법의 도 2 및 도 3에 나타내는 공정 후, 도 18 내지 도 21에 나타내는 공정이 계속된다. 더욱이 이 후, 실시예 1에서의 반도체장치의 제조방법의 도 1에 나타내는 공정이 계속된다. 이하에서, 중복하는 제조공정의 설명은 생략한다.
도 18을 참조하여, 층간절연막(6)의 정상면(6a) 상에 실리콘 질화막으로 이루어지는 에칭 스토퍼막(12)과, TEOS를 원료로 한 실리콘 산화막으로 이루어지는 층간절연막(21)을 순차 퇴적한다. 그 후 소정형상의 개구패턴을 갖는 도시하지 않은 레지스트막을 형성한다. 이 레지스트막을 마스크로 하여, 실리콘 산화막 및 실리콘 질화막에 에칭을 행하고, 소정형상으로 개구된 콘택홀(18)을 형성한다.
도 19를 참조하여, 배리어메탈막(35) 및 하부전극(13)을 형성하기 위해, 콘택홀(18)의 표면 및 층간절연막(21)의 정상면(21a)을 덮도록, 질화탄탈로 이루어지는 금속막과 루테늄으로 이루어지는 금속막을 순차 퇴적한다.
도 20을 참조하여, 화학적 기계연마법, 드라이에칭 또는 웨트에칭에 의해, 루테늄으로 이루어지는 금속막 및 질화탄탈로 이루어지는 금속막을 층간절연막(21)의 정상면(21a)이 노출될 때까지 제거한다. 층간절연막(21)에 형성된 콘택홀(18)에 위치하는 금속막이 제거되지 않도록, 금속막에 의해 규정되어 있는 오목부에 유기보호막을 매립해도 된다. 이것에 의해, 원통형상을 갖는 하부전극(13) 및 배리어메탈막(35)이 형성된다.
도 21을 참조하여, 웨트에칭에 의해 에칭 스토퍼막(12) 상의 층간절연막(21)을 제거한다. 이때, 배리어메탈막(35)도 동시에 제거하지만, 배리어메탈막(35)에 하부전극(13)의 외주면을 둘러싸는 측벽부(37)가 잔존하도록 에칭조건을 조정한다.
이와 같이 구성된 반도체장치에 의하면, 하부전극(13)은, 층간절연막(6)의 정상면(6a) 상에 위치하는 도전막(11)에 의해 사이에 끼워진 형상으로 설치되어 있다. 보다 구체적으로 말하면, 하부전극(13)은, 도전막(11)을 구성하는 배리어메탈막(35)의 측벽부(37)에 의해 사이에 끼워진 형상으로 설치되어 있다. 또한, 배리어메탈막(35)의 정상면(35a)은 층간절연막(6)의 정상면(6a)보다도 높은 위치에 있기 때문에, 실리콘기판(1)의 주표면(1a)에 평행한 면 상에서의 배리어메탈막(35)의 단면적을 콘택홀(7)의 단면적보다도 크게 할 수 있다. 따라서, 반도체장치의 미세화를 위해 콘택홀(7)의 개구면적이 제한되는 경우라도, 하부전극(13)과 배리어메탈막(35)과의 접촉면적을 증대시킬 수 있다. 이것에 의해, 하부전극(13)과 배리어메탈막(35)과의 밀착성은 향상된다.
이상의 이유로부터, 반도체장치의 제조공정 도중에, 하부전극(13)이 층간절연막(6)의 정상면(6a) 상에서부터 벗겨져 나가는 것을 방지할 수 있다. 이것에 의해, 원하는 커패시터 구조를 실현하고, 신뢰성이 높은 반도체장치를 제공할 수 있다. 또한, 하부전극(13)의 애스펙트비(전극높이/전극폭)를 크게 할 수 있으므로, 반도체장치의 미세화를 도모할 수 있다.
(실시예 7)
실시예 7에서의 반도체장치는, 실시예 6에서의 반도체장치와 비교하여, 도전막(11)의 구조가 다르다. 이하에서, 중복하는 구조의 설명은 생략한다.
도 22를 참조하여, 콘택홀(7)에는, 도프트(doped) 폴리실리콘 등이 충전되어 플러그전극(8)이 형성되어 있다. 플러그전극(8)은, 플러그전극(8)의 정상면이 층간절연막(6)의 정상면(6a)보다도 낮아지도록 형성되어 있다. 플러그전극(8)이 형성되어 있지 않은 콘택홀(7)의 나머지 부분을 충전하도록, 질화탄탈로 이루어지는 배리어메탈막(35n)이 형성되어 있다. 배리어메탈막(35n)은, 배리어메탈막(35n)의 정상면과 층간절연막(6)의 정상면(6a)이 동일평면이 되도록 형성되어 있다. 층간절연막(6) 상에는, 배리어메탈막(35n)과 접촉하여, 도 17에서 나타내는 배리어메탈막(35)과 동일형상을 갖는 배리어메탈막(35m)이 형성되어 있다. 플러그전극(8)과 배리어메탈막 35n 및 35m에 의해 도전막(11)이 구성되어 있다.
본 발명의 실시예 7에 따른 반도체장치에서는, 도전막(11)은 하부전극(13)에 접촉하여 형성된 배리어메탈층으로서, 콘택홀을 충전하도록 형성된 부분으로서의배리어메탈막(35)을 갖는 배리어메탈층을 포함한다.
이와 같이 구성된 반도체장치에 의하면, 실시예 6에 기재의 효과와 동일한 효과를 나타낼 수 있다. 부가하여, 배리어메탈막(35n)이 콘택홀(7)의 일부를 충전하고 있기 때문에, 배리어메탈막 35n 및 35m이 층간절연막(6)으로부터 벗겨져 버리는 것을 방지하는 방지할 수 있다.
(실시예 8)
실시예 8에서의 반도체장치는, 실시예 6에서의 반도체장치와 비교하여, 도전막(11)의 구조가 다르다. 이하에서, 중복하는 구조의 설명은 생략한다.
도 23을 참조하여, 콘택홀(7)에는, 도프트 폴리실리콘이 충전되어 플러그전극(8)이 형성되어 있다. 플러그전극(8)은, 플러그전극(8)의 정상면이 층간절연막(6)의 정상면(6a)보다도 낮아지도록 형성되어 있다. 플러그전극(8)의 정상면, 콘택홀(7)의 측벽 및 층간절연막(6)의 정상면(6a)의 일부를 덮도록 배리어메탈막(35)이 형성되어 있다. 배리어메탈막(35)은, 플러그전극(8)의 정상면 및 콘택홀(7)의 측벽을 덮어 형성된 돌출부(40)와, 층간절연막(6)의 정상면(6a) 상에 위치하는 베이스부(36)와, 베이스부(36)의 주연부로부터 위쪽으로 향하여 연장되는 측벽부(37)에 의해 구성되어 있다.
배리어메탈막(35)에는, 정상면(35a)측에 개구된 오목부(38)와, 오목부(38)의 저면에 개구된 오목부(41)가 형성되어 있다. 오목부 38은, 실리콘기판(1)의 주표면(1a)으로부터 오목부(38)의 저면까지의 거리가, 실리콘기판(1)의 주표면(1a)으로부터, 층간절연막(6)의 정상면(6a)까지의 거리보다도 커지도록 형성되어 있다. 오목부(41)는, 실리콘기판(1)의 주표면(1a)으로부터 오목부(41)의 저면까지의 거리가, 실리콘기판(1)의 주표면(1a)으로부터 층간절연막(6)의 정상면(6a)까지의 거리보다도 작아지도록 형성되어 있다.
하부전극(13)은, 배리어메탈막(35)에 형성된 오목부 38 및 41에 끼워 맞추어져 형성되어 있다. 이것에 의해, 하부전극(13)은, 하부전극(13)의 단차를 갖고 형성된 외주면이 배리어메탈막(35)의 오목부 38 및 41에 의해 지지되어 있다.
본 발명의 실시예 8에 따른 반도체장치에서는, 도전막(11)은, 하부전극(13)과 접촉하는 면에 개구된 오목부(41)를 더 포함하고, 하부전극(13)은, 오목부(41)를 충전하도록 형성되어 있다.
이와 같이 구성된 반도체장치에 의하면, 실시예 6에 기재의 효과와 동일한 효과를 나타낼 수 있다. 부가하여, 배리어메탈막(35)은 오목부(41)를 구비하기 때문에, 하부전극(13)과 배리어메탈막(35)과의 접촉면적을 증대시킬 수 있다. 또한, 하부전극(13)은, 배리어메탈막(35)의 오목부 38 및 41에 끼워 맞추어져 형성되어 있다. 이 때문에, 반도체장치의 제조공정 도중에, 하부전극(13)이 층간절연막(6)의 정상면(6a) 상에서부터 벗겨져 나가는 것을 보다 확실히 방지할 수 있다.
(실시예 9)
실시예 9에서의 반도체장치는, 실시예 8에서의 반도체장치와 비교하여, 도전막(11)의 구조가 다르다. 이하에서, 중복하는 구조의 설명은 생략한다.
도 24를 참조하여, 콘택홀(7)에는, 플러그전극(8)과, 플러그전극(8) 상에 설치된 배리어메탈막(35q)과, 배리어메탈막(35q) 상에 설치되어, 도 23에서 나타내는 배리어메탈막(35)과 동일형상을 갖는 배리어메탈막(35p)이 형성되어 있다. 플러그전극(8)과 배리어메탈막 35p 및 35q에 의해 도전막(11)이 구성되어 있다.
이와 같이 구성된 반도체장치에 의하면, 실시예 8에 기재의 효과와 동일한 효과를 나타낼 수 있다. 부가하여, 배리어메탈막(35p)은, 플러그전극(8)과의 사이에 배리어메탈막(35q)을 개재시켜 형성되어 있기 때문에, 플러그전극(8)의 정상면 상에서 배리어메탈막의 막두께가 얇아지는 것을 방지할 수 있다. 이것에 의해, 폴리실리콘으로 이루어지는 플러그전극(8)과, 루테늄으로 이루어지는 하부전극(13)과의 반응을 보다 확실히 방지할 수 있다.
(실시예 10)
실시예 10에서의 반도체장치는, 실시예 1에서의 반도체장치와 비교하여, 주로 층간절연막(6) 상의 구조가 다르다. 이하에서, 중복하는 구조의 설명은 생략한다.
도 25를 참조하여, 층간절연막(6)은, 인 및 붕소를 상대적으로 낮은 농도로 포함하는 BPTEOS를 원료로 하는 실리콘 산화막으로 형성되어 있다. 층간절연막(6)의 정상면(6a) 상에는, 층간절연막(6)의 정상면(6a)의 일부 및 플러그전극(8)의 정상면을 노출시키는 홀을 갖는 절연막(51)이 형성되어 있다. 절연막(51)은, 인 및 붕소를 상대적으로 높은 농도로 포함하는 BPTEOS를 원료로 하는 실리콘 산화막으로형성되어 있다. 절연막(51) 상에는, 절연막(51)에 형성된 홀의 지름보다도 작은 지름으로 형성된 홀을 갖는 에칭 스토퍼막(12)이 형성되어 있다. 에칭 스토퍼막(12)은, 실리콘 질화막에 의해 형성되어 있다. 층간절연막(6)의 정상면(6a) 상에서는, 층간절연막(6)의 정상면(6a)과, 절연막(51)에 형성된 홀의 표면과, 층간절연막(6)의 정상면(6a)과 대향하는 에칭 스토퍼막(12)의 저면에 따라 횡홀(53)이 규정되어 있다. 절연막(51)과 에칭 스토퍼막(12)에 의해 유지막(52)이 구성되어 있다. 이때, 층간절연막(6)을 TEOS를 원료로 하는 실리콘 산화막으로, 절연막(51)을 BPTEOS를 원료로 하는 실리콘 산화막으로 형성해도 된다.
층간절연막(6)의 정상면(6a) 상에는, 루테늄으로 이루어지는 하부전극(13)이 형성되어 있다. 하부전극(13)은, 하부전극(13)의 외주면에서 외측에 돌출하여 형성된 플랜지(flange)형 부분(13t)을 갖는다. 하부전극(13)은, 플랜지형 부분(13t)이 횡홀(53)에 끼워 맞추어져 형성되어 있다.
본 발명의 실시예 10에 따른 반도체장치는, 주표면(1a)을 갖는 실리콘기판(1)과, 정상면(6a)과 실리콘기판(1)에 도달하는 콘택홀(7)을 가지고, 실리콘기판(1)의 주표면(1a) 상에 형성된 층간절연막(6)과, 콘택홀(7)을 충전하는 도전막으로서의 플러그전극(8)과, 층간절연막(6)의 정상면(6a)에 따라 연장되는 횡홀(53)을 가지며, 층간절연막(6) 상에 형성된 유지막(52)과, 횡홀(53)을 충전하는 플랜지형 부분(13t)을 가지고, 플러그전극(8)에 접촉하는 하부전극(13)과, 하부전극(13) 상에 형성된 유전체막(14)과, 유전체막(14) 상에 형성된 상부전극(15)을 구비한다.
실시예 1에서의 반도체장치의 제조방법의 도 2 및 도 3에 나타내는 공정 후, 도 26 내지 도 30에 나타내는 공정이 계속된다. 더욱이 이후에, 실시예 1에서의 반도체장치의 제조방법의 도 1에 나타내는 공정이 계속된다. 이하에서, 중복하는 제조공정의 설명은 생략한다.
도 26을 참조하여, 층간절연막(6)의 정상면(6a) 상에 인 및 붕소를 상대적으로 높은 농도로 포함하는 BPTEOS를 원료로 하는 실리콘 산화막으로 이루어지는 절연막(51)과, 실리콘 질화막으로 이루어지는 에칭 스토퍼막(12)과, 인 및 붕소를 상대적으로 낮은 농도로 포함하는 BPTEOS를 원료로 하는 실리콘 산화막으로 이루어지는 층간절연막(21)을 순차 퇴적한다. 그 후에 소정형상의 개구패턴을 갖는 도시하지 않은 레지스트막을 형성한다. 이 레지스트막을 마스크로 하여, 퇴적된 실리콘 산화막 및 실리콘 질화막에 에칭을 행하고, 소정형상으로 개구된 콘택홀(59)을 형성한다.
도 27을 참조하여, 절연막(51)에 등방성에칭을 행하여 소정위치에 횡홀(53)을 형성한다. 이때, 절연막(51)과 층간절연막 6 및 21고 그러면 인 및 붕소를 주입하는 농도가 다르기 때문에, 층간절연막 6 및 21에 대하여 에칭선택비를 크게 취할 수 있다. 이 때문에, 절연막(51)에 행하는 등방성에칭에 의해 층간절연막 6 및 21도 후퇴하지만, 절연막(51)을 보다 크게 후퇴시킴으로써 소정형상의 횡홀(53)을 형성할 수 있다.
도 28을 참조하여, 하부전극(13)을 형성하기 위해, 콘택홀(59)의 표면 및 층간절연막(21)의 정상면(21a)을 덮고, 또한 횡홀(53)을 충전하도록, 루테늄으로 이루어지는 금속막을 퇴적한다.
도 29를 참조하여, 화학적 기계연마법, 드라이에칭 또는 웨트에칭에 의해, 루테늄으로 이루어지는 금속막을 층간절연막(21)의 정상면(21a)이 노출될 때까지 제거한다. 층간절연막(21)에 형성된 콘택홀(59)에 위치하는 금속막이 제거되지 않도록, 금속막에 규정되어 있는 오목부에 유기보호막을 매립해도 된다. 이것에 의해, 원통형상을 갖는 하부전극(13)이 형성된다.
도 30을 참조하여, 웨트에칭에 의해 에칭 스토퍼막(12) 상의 층간절연막(21)을 제거한다.
이와 같이 구성된 반도체장치에 의하면, 하부전극(13)은, 하부전극(13)에 설치된 플랜지형 부분(13t)이, 유지막(52)에 의해 형성되어 있는 횡홀(53)에 끼워 맞추어져 설치되어 있다. 또한, 하부전극(13)의 플랜지형 부분(13t)은, 유지막(52)을 구성하는 에칭 스토퍼막(12)에 의해 층간절연막(6)의 정상면(6a)으로 향하여 단단히 눌러져 있다. 이 때문에, 반도체장치의 제조공정 도중에, 하부전극(13)이 층간절연막(6)의 정상면(6a) 상에서부터 벗겨져 나가는 것을 방지할 수 있다. 이것에 의해, 원하는 커패시터 구조를 실현하고, 신뢰성이 높은 반도체장치를 제공할 수 있다. 또한, 하부전극(13)의 애스펙트비(전극높이/전극폭)를 크게 할 수 있으므로, 반도체장치의 미세화를 도모할 수 있다.
(실시예 11)
실시예 11에서의 반도체장치는, 실시예 10에서의 반도체장치와 비교하여, 도전막(11)의 구조가 다르다. 이하에서, 중복하는 구조의 설명은 생략한다.
도 31을 참조하여, 콘택홀(7)에는, 도프트 폴리실리콘 등이 충전되어 플러그전극(8)이 형성되어 있다. 플러그전극(8)은, 플러그전극(8)의 정상면이 층간절연막(6)의 정상면(6a)보다도 낮아지도록 형성되어 있다. 플러그전극(8)이 형성되어 있지 않은 콘택홀(7)의 나머지 부분을 충전하도록, 질화탄탈로 이루어지는 배리어메탈막(54n)이 형성되어 있다. 배리어메탈막 54n은, 배리어메탈막(54n)의 정상면과 층간절연막(6)의 정상면(6a)이 동일평면이 되도록 형성되어 있다.
배리어메탈막 54m이, 배리어메탈막 54n과 접촉하고, 또한 하부전극(13)의 외주면을 덮도록 형성되어 있다. 배리어메탈막 54m은, 층간절연막(6)의 정상면(6a) 상에서부터 횡홀(53) 및 하부전극(13)의 외주면에까지 걸쳐 형성되어 있다. 플러그전극(8)과, 배리어메탈막 54n 및 54m에 의해 도전막(11)이 구성되어 있다.
배리어메탈막 54m은, 하부전극 13의 정상면 13a보다도 낮은 위치에 배리어메탈막 54m의 정상면 54a가 위치하도록 형성되어 있다. 하부전극(13)은 상단측에서 개구되어 있기 때문에, 일반적으로는 층간절연막(6)의 정상면(6a)으로부터 떨어짐에 따라 외측으로 넓어져 형성된다. 이 때문에, 하부전극(13)의 외주면 상에 설치된 배리어메탈막(54m)의 높이를 하부전극(13)의 높이보다도 낮게 형성함으로써, 인접하는 하부전극(13)끼리가 접촉하여 단락하는 것을 억제할 수 있다.
이와 같이 구성된 반도체장치에 의하면, 실시예 10에 기재의 효과와 동일한 효과를 나타낼 수 있다. 부가하여, 배리어메탈막(54m)이 하부전극(13)의 외주면에 따라 위쪽으로 연장되어 형성되어 있기 때문에, 배리어메탈막(54m)은 하부전극(13)을 지지하는 역할을 한다. 이것에 의해, 반도체장치의 제조공정 도중에, 하부전극(13)이 층간절연막(6)의 정상면(6a) 상에서부터 벗겨져 나가는 것을 보다 확실히 방지할 수 있다. 또한, 루테늄으로 이루어지는 하부전극(13)과 폴리실리콘으로 이루어지는 플러그전극(8)과의 사이에는, 배리어메탈막(54m)이 설치되기 때문에, 플러그전극(8)과 하부전극(13)이 반응하는 것을 방지할 수 있다. 더욱이, 플러그전극(8)과 배리어메탈막(54m)과의 사이에 배리어메탈막(54n)을 개재시키고 있기 때문에, 배리어메탈막(54m)의 막두께가 얇아져 플러그전극(8)과 하부전극(13)이 반응하는 것을 방지할 수 있다.
(실시예 12)
실시예 12에서의 반도체장치는, 실시예 10에서의 반도체장치와 비교하여, 도전막(11) 및 횡홀의 구조가 다르다. 이하에서, 중복하는 구조의 설명은 생략한다.
도 32를 참조하여, 층간절연막(6) 상에는, 홀을 갖는 에칭 스토퍼막(12)이 형성되어 있다. 층간절연막(6)은, 에칭 스토퍼막(12)이 갖는 홀의 지름보다도 큰 지름으로 형성되고, 정상면(6a)측에 개구된 오목부를 갖는다. 그 오목부를 규정하는 층간절연막(6)의 표면과, 그 오목부의 저면에 대향하는 에칭 스토퍼막(12)의 저면에 의해, 횡홀(61)이 규정되어 있다. 하부전극(13)은 저면측에 플랜지형 부분(13t)을 가지고, 플랜지형 부분(13t)이 횡홀(61)에 끼워 맞추어져 형성되어 있다. 실시예 11에서 도 31에서 표시된 반도체장치와 동일하게, 배리어메탈막(54n)이 콘택홀(7)의 일부를 충전하고 있다. 또한, 배리어메탈막 54m이, 배리어메탈막 54n과 접촉하고, 또한 하부전극(13)의 외주면을 덮도록 형성되어 있다.
본 발명의 실시예 12에 따른 반도체장치에서는, 횡홀(61)은, 실리콘기판(1)의 주표면(1a)으로부터의 거리가 실리콘기판(1)의 주표면(1a)으로부터 층간절연막(6)의 정상면(6a)까지의 거리보다도 작은 위치에 설치되어 있다.
이와 같이 구성된 반도체장치에 의하면, 실시예 11에 기재의 효과와 동일한 효과를 나타낼 수 있다. 부가하여, 횡홀(61)은, 층간절연막(6)과 에칭 스토퍼막(12)에 의해 규정되어 있기 때문에, 횡홀(61)을 형성하기 위해 새로운 절연막을 설치할 필요가 없다. 이것에 의해, 반도체장치의 제조공정을 삭감할 수 있다.
(실시예 13)
실시예 13에서의 반도체장치는, 실시예 10에서의 반도체장치와 비교하여, 도전막(11) 및 횡홀의 구조가 다르다. 이하에서, 중복하는 구조의 설명은 생략한다.
도 33을 참조하여, 유지막 및 유전체막으로서의 유전체막(14)이, 하부전극(13) 및 층간절연막(6)의 정상면(6a)을 덮도록 형성되어 있다. 층간절연막(6)은, 플러그전극(8)의 외주면의 외측에 위치하는 부분이 정상면(6a)으로부터 후퇴한 형상으로 형성되어 있다. 그 후퇴한 부분의 층간절연막(6)의 표면과, 층간절연막(6)이 후퇴한 부분과 대향하는 유전체막(14)의 표면에 따라 횡홀(63)이 규정되어 있다. 하부전극(13)은 저면측에서 반경방향으로 연장되어 형성된 플랜지형 부분(13t)을 가지고, 플랜지형 부분(13t)이 횡홀(63)에 끼워 맞추어져 형성되어 있다. 실시예 11에서 도 31에서 표시된 반도체장치와 동일하게, 배리어메탈막(54)이, 플러그전극(8)과 접촉하고, 또한 하부전극(13)의 외주면을 덮도록 형성되어 있다.
이와 같이 구성된 반도체장치에 의하면, 실시예 11에 기재의 효과와 동일한 효과를 나타낼 수 있다. 부가하여, 횡홀(63)은, 층간절연막(6)과 유전체막(14)에 의해 규정되어 있기 때문에, 횡홀(63)을 형성하기 위해 새로운 절연막을 설치할 필요가 없다. 이것에 의해, 반도체장치의 제조공정을 더욱 삭감할 수 있다.
(실시예 14)
실시예 14에서의 반도체장치는, 실시예 1에서의 반도체장치와 비교하여 중복하는 구조를 갖는다. 이하에서, 실시예 1에서의 반도체장치와 다른 구조에 대하여 주로 설명한다.
도 34를 참조하여, 실시예 1에서 도 1에 표시된 반도체장치와 동일하게, 실리콘기판(1)의 주표면(1a) 상에는, 게이트 절연막 3a, 3b 및 3c를 통해, 게이트전극 4a, 4b 및 4c와 절연막 마스크 5a, 5b 및 5c가 형성되어 있다. 게이트전극 4a, 4b 및 4c의 사이에 위치하는 실리콘기판(1)의 주표면(1a)에는, n형의 불순물영역 2a 및 2b가 형성되어 있다.
실리콘기판(1)의 주표면(1a)과 절연막 마스크 5a, 5b 및 5c의 정상면을 덮는 층간절연막(6)에는, 불순물영역 2a 및 2b에 도달하는 콘택홀 7a 및 7b가 형성되어 있다. 콘택홀 7a 및 7b에는, 도프트 폴리실리콘 등이 충전되어 플러그전극 8a 및8b가 형성되어 있다. 층간절연막(6)의 정상면(6a) 상에는, 플러그전극 8a 및 8b 상에 개구된 에칭 스토퍼막(12)이 형성되어 있다.
하부전극 13m 및 13n이, 플러그전극 8a 및 8b와 접촉하여 형성되어 있다. 하부전극 13m 및 13n은, 층간절연막(6)의 정상면(6a) 상에 위치하는 부분으로부터 실리콘기판(1)의 주표면(1a)으로부터 떨어지는 방향으로 연장되어 형성된 원통부(72)를 갖는다. 원통부(72)의 상단이, 하부전극 13m 및 13n의 정상면 13a를 형성하고 있다. 하부전극 13m 및 13n의 표면을 덮도록 유전체막(14)이 형성되어 있다. 유전체막(14)을 덮도록 상부전극(15)이 형성되어 있다.
도 34 및 도 35를 참조하여, 정상면(13a)측에 위치하는 하부전극 13m의 외주면과, 정상면(13a)측에 위치하는 하부전극 13n의 외주면을 연결하도록, 실리콘 질화막으로 이루어지는 절연막(71)이 형성되어 있다. 절연막 71은, 하부전극 13m에 연결되는 한쪽 단 71e와, 하부전극 13n에 연결되는 다른쪽 단 71f를 갖는다. 하부전극 13m 및 13n의 정상면 13a와 절연막 71의 정상면 71a와는, 동일평면 상에 있다. 절연막 71은, 단면이 직사각형이고, 직선상으로 연장되어 형성되어 있다.
본 발명의 실시예 14에 따른 반도체장치는, 주표면(1a)을 갖는 실리콘기판(1)과, 정상면(6a)과 실리콘기판(1)에 도달하는 복수의 콘택홀 7a 및 7b를 가지고, 실리콘기판(1)의 주표면(1a) 상에 형성된 층간절연막(6)과, 콘택홀 7a 및 7b의 각각을 충전하는 제1 및 제2 도전막으로서의 플러그전극 8a 및 8b와, 층간절연막(6)의 정상면(6a)으로부터 이격하도록 연장되고, 또한 정상면(13a)이 설치되는 부분으로서의 원통부(72)를 가지며, 플러그전극 8a 및 8b에 접촉하여 형성된제1 및 제2 하부전극으로서의 하부전극 13m 및 13n과, 하부전극 13m에 접속되는 한쪽 단 71e와, 하부전극 13n에 접속되는 다른쪽 단 71f를 가지고, 원통부(72)의 정상면(13a)측에 형성된 절연막(71)과, 하부전극 13m 및 13n 상에 형성된 유전체막(14)과, 유전체막(14) 상에 형성된 상부전극(15)을 구비한다.
절연막 71은 정상면 71a를 가지고, 절연막 71의 정상면 71a와 원통부 72의 정상면 13a와는, 거의 동일평면에 있다.
실시예 1에서의 반도체장치의 제조방법의 도 2 및 도 3에 나타내는 공정 후, 도 36 내지 도 42에 나타내는 공정이 계속된다. 더욱이 이후에, 실시예 1에서의 반도체장치의 제조방법의 도 1에 나타내는 공정이 계속된다. 이하에서, 중복하는 제조공정의 설명은 생략한다.
도 36을 참조하여, 층간절연막(6)의 정상면(6a) 상에 실리콘 질화막으로 이루어지는 에칭 스토퍼막(12)과, TEOS를 원료로 한 실리콘 산화막으로 이루어지는 층간절연막(76)을 순차 퇴적한다. 도 37을 참조하여, 그 후에 소정형상의 개구패턴을 갖는 도시하지 않은 레지스트막을 형성한다. 그 레지스트막을 마스크로 하여 층간절연막(76)에 에칭을 행하고, 직사각형형상의 단면을 가지며, 직선상으로 연장되는 홈(78)을 형성한다.
도 38을 참조하여, 홈(78)에 실리콘 질화막을 충전하여 절연막(71)을 형성한다. 이때, 층간절연막 76의 정상면 76a와 절연막 71의 정상면 71a가 동일평면이 되도록 처리한다.
도 39를 참조하여, 절연막(71)및 층간절연막(76)의 위로부터 소정형상의 개구패턴을 갖는 도시하지 않은 레지스트막을 형성한다. 그 레지스트막을 마스크로 하여, 절연막(71), 층간절연막(76) 및 에칭 스토퍼막(12)에 에칭을 행하고, 콘택홀 18a 및 18b를 형성한다.
도 40을 참조하여, 하부전극 13m 및 13n을 형성하기 위해, 콘택홀 18a 및 18b의 표면과, 층간절연막(76)의 정상면(76a)을 덮도록 루테늄으로 이루어지는 금속막을 퇴적한다.
도 41을 참조하여, 화학적 기계연마법, 드라이에칭 또는 웨트에칭에 의해, 루테늄으로 이루어지는 금속막을 층간절연막(76)의 정상면(76a)이 노출될 때까지 제거한다. 이때, 층간절연막(76)에 형성된 콘택홀 18a 및 18b에 위치하는 금속막이 제거되지 않도록, 금속막에 의해 규정되어 있는 오목부에 유기보호막을 매립해도 된다. 이것에 의해 원통형상을 갖는 하부전극13m 및 13n이 형성된다.
도 42를 참조하여, 웨트에칭에 의해, 에칭 스토퍼막(12) 상의 층간절연막(76)을 제거한다. 도 43은, 도 42에서의 화살표 XLIII에 나타내는 방향에서 본 하부전극 및 절연막을 나타내는 평면도이다. 도 43을 참조하여, 실리콘 질화막으로 이루어지는 절연막(71)은, 하부전극 13m 및 13n의 외주면을 연결한 상태로 잔존한다.
이와 같이 구성된 반도체장치에 의하면, 하부전극 13m 및 13n은, 각각의 외주면에 접속된 절연막(71)에 의해 지지되어 설치되어 있다. 이 때문에, 반도체장치의 제조공정 도중에, 하부전극 13m 및 13n이 층간절연막(6)의 정상면(6a) 상으로부터 벗겨 나가는 것을 방지할 수 있다. 또한, 절연막(71)은, 하부전극13m 및 13n의정상면(13a)측에 접속되어 있다. 이 때문에, 하부전극13m 및 13n은, 절연막(71)에 의해 위쪽이 지지되어, 층간절연막(6)의 정상면(6a)과 플러그전극 8a 및 8b의 정상면에 따라 아래쪽이 지지되게 된다. 이것에 의해, 하부전극 13m 및 13n은 보다 안정하게 지지된다. 이러한 효과는, 본 실시예에서의 반도체장치와 같이, 하부전극 13m 및 13n의 정상면 13a와 절연막 71의 정상면 71a가 동일평면에 있는 경우에 특히 발휘된다.
이상의 이유로부터, 원하는 커패시터 구조를 실현하고, 신뢰성이 높은 반도체장치를 제공할 수 있다. 또한, 하부전극 13m 및 13n의 애스펙트비(전극높이/전극폭)를 크게 할 수 있으므로, 반도체장치의 미세화를 도모할 수 있다.
본 발명을 상세하게 설명하여 나타내 왔지만, 이것은 예시를 위한 것으로서, 한정되지는 않고, 발명의 정신과 범위는 첨부한 청구의 범위에 의해서만 한정되는 것이 명백하게 이해될 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 반도체장치의 미세화를 실현함과 동시에, 원하는 커패시터 구조를 얻음으로써 신뢰성이 높은 반도체장치를 제공할 수 있다.

Claims (3)

  1. 주표면을 갖는 반도체기판과,
    정상면과 상기 반도체기판에 도달하는 홀을 가지고, 상기 반도체기판의 상기 주표면 상에 형성된 층간절연막과,
    측면과, 그 측면에 나란히 이어지고, 동시에 상기 반도체기판의 상기 주표면으로부터의 거리가 상기 반도체기판의 상기 주표면으로부터 상기 층간절연막의 상기 정상면까지의 거리보다도 큰 위치에 설치된 정상면을 가지며, 상기 홀을 충전하는 도전막과,
    상기 도전막의 상기 정상면 및 상기 측면에 접촉하는 하부전극과,
    상기 하부전극 상에 형성된 유전체막과,
    상기 유전체막 상에 형성된 상부전극을 구비한 것을 특징으로 하는 반도체장치.
  2. 주표면을 갖는 반도체기판과,
    정상면과 상기 반도체기판에 도달하는 홀을 가지고, 상기 반도체기판의 상기 주표면 상에 형성된 층간절연막과,
    상기 반도체기판의 상기 주표면으로부터의 거리가 상기 반도체기판의 상기 주표면으로부터 상기 층간절연막의 상기 정상면까지의 거리보다도 큰 위치에 설치된 정상면을 가지며, 상기 홀을 충전하는 도전막과,
    상기 층간절연막 상에 형성되고, 상기 도전막에 접촉하는 하부전극과,
    상기 하부전극 상에 형성된 유전체막과,
    상기 유전체막 상에 형성된 상부전극을 구비하고,
    상기 도전막은, 상기 층간절연막의 상기 정상면 상에 형성된 베이스부와, 그 베이스부에 나란히 이어지고, 동시에 상기 반도체기판의 상기 주표면으로부터 이격하는 방향으로 연장되는 측벽부를 포함하며,
    상기 하부전극은, 상기 베이스부와 상기 측벽부과 접촉하여 형성되어 있는 것을 특징으로 하는 반도체장치.
  3. 주표면을 갖는 반도체기판과,
    정상면과 상기 반도체기판에 도달하는 제1 및 제2 홀을 가지고, 상기 반도체기판의 상기 주표면 상에 형성된 층간절연막과,
    상기 제1 및 제2 홀의 각각을 충전하는 제1 및 제2 도전막과,
    상기 층간절연막의 상기 정상면으로부터 이격하도록 연장되고, 동시에 정상면이 설치되는 부분을 가지며, 상기 제1 및 제2 도전막에 접촉하여 형성된 제1 및 제2 하부전극과,
    상기 제1 하부전극에 접속되는 한쪽 단과, 상기 제2 하부전극에 접속되는 다른쪽 단을 가지고, 상기 부분의 상기 정상면측에 형성된 절연막과,
    상기 제1 및 제2 하부전극 상에 형성된 유전체막과,
    상기 유전체막 상에 형성된 상부전극을 구비한 것을 특징으로 하는 반도체장치.
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