CN116367531A - 半导体装置与其制造方法 - Google Patents

Abstract

制造半导体装置的方法包含形成并蚀刻介电层，以形成沟槽于介电层中。形成底部电极层于沟槽的侧壁下部与底部。沿着沟槽的侧壁上部与底部电极层形成绝缘层。沿着绝缘层形成上部电极层。形成第一触点层于沟槽中。执行第一蚀刻以蚀刻第一触点层的顶面上的氧化物层、上部电极层、绝缘层与介电层。第一蚀刻对氧化物层、上部电极层、绝缘层与介电层具有相同的蚀刻选择性，且暴露第一触点层。执行第二蚀刻以蚀刻第一触点层以形成在其上的凹槽。形成第二触点层于凹槽中。本发明可降低存储器中因上表面不平坦所带来的缺陷。

Description

半导体装置与其制造方法

技术领域

本发明的一些实施方式包含一种半导体装置与其制造方法。

背景技术

在一些存储器中，存储器可包含电容、通道层、字元线与位元线。在一些实施方式中，存储器的电容可为金属绝缘层金属(Metal-Insulator-Metal，MIM)电容元件，此种电容包含由两个高导电性的电极层与夹在中间的绝缘层形成。金属绝缘层金属电容在每单位面积下有较高的电容的优势，因此广泛应用于存储器当中。

发明内容

本发明的一些实施方式提供一种制造半导体装置的方法，包含形成第一介电层。蚀刻第一介电层，以形成沟槽于第一介电层中。形成底部电极层于沟槽的侧壁的下部与沟槽的底部。沿着沟槽的侧壁的上部与底部电极层，形成绝缘层。沿着绝缘层，形成上部电极层于绝缘层上。形成第一触点层于沟槽中与上部电极层上，其中氧化物层形成在第一触点层的顶表面上。执行第一蚀刻工艺蚀刻第一触点层的顶表面上的氧化物层、上部电极层、绝缘层与第一介电层，其中第一蚀刻工艺对氧化物层、上部电极层、绝缘层与第一介电层具有实质相同的蚀刻选择性，且第一蚀刻工艺移除氧化物层以暴露第一触点层。执行第二蚀刻工艺蚀刻第一触点层，以形成位于第一触点层上的凹槽。以及形成第二触点层于凹槽中。

在一些实施方式中，执行第一蚀刻工艺的蚀刻剂包含三氯化硼、氯气或其组合。

在一些实施方式中，执行第一蚀刻工艺的蚀刻剂不包含氟。

在一些实施方式中，当执行第一蚀刻工艺时，上部电极层、绝缘层与第一介电层被移除的厚度与氧化物层的厚度实质相同。

在一些实施方式中，在完成第一蚀刻工艺之后，第一触点层、上部电极层、绝缘层与第一介电层的复数个上表面实质对齐。

在一些实施方式中，在完成第一蚀刻工艺之后，绝缘层的上表面与第一介电层的上表面之间具有垂直高度，且垂直高度在3纳米之内。

在一些实施方式中，形成底部电极层于沟槽的侧壁的下部包含沿着沟槽的侧壁与沟槽的底部，形成电极层，以及移除电极层的上部，以形成沿着沟槽的侧壁的下部的底部电极层。

在一些实施方式中，本发明的一些实施方式提供一种半导体装置，包含第一介电层、电容结构与晶体管。电容结构在第一介电层之中，并包含底部电极层、绝缘层、上部电极层、第一触点层与第二触点层。底部电极层覆盖第一介电层的侧壁的下部。绝缘层覆盖第一介电层的侧壁的上部与底部电极层。上部电极层覆盖绝缘层，绝缘层的上表面与第一介电层的上表面之间具有垂直高度，且垂直高度在3纳米之内。第一触点层覆盖上部电极层的下部。第二触点层覆盖上部电极层的上部且第二触点层在第一触点层上。晶体管位于电容结构上且与电容结构电性连接。

在一些实施方式中，半导体装置还包含通道层与字元线。通道层在电容结构上并接触电容结构。字元线环绕通道层。

在一些实施方式中，半导体装置还包含位元线，在通道层上并连接通道层。

综上所述，本发明的一些实施方式的工艺可实质将电容结构的上表面平坦化，因此电容结构的上表面为实质平坦的。如此一来，可降低所得的存储器中因上表面不平坦所带来的缺陷。

附图说明

图1绘示本发明的一些实施方式的半导体装置的横截面视图。

图2至图12绘示根据本发明的一些实施方式的半导体装置的工艺的中间阶段的横截面视图。

具体实施方式

以下将以附图揭露本发明的复数个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些现有惯用的结构与元件在附图中将以简单示意的方式绘示之。

本发明的一些实施方式是关于制造存储器中的电容结构的工艺。使用本发明的一些实施方式的工艺可改善电容结构的上表面平坦度，使得电容结构的上表面为实质平坦的。如此一来，可降低所得的存储器中因上表面不平坦所带来的缺陷。

图1绘示本发明的一些实施方式的半导体装置100的横截面视图。在一些实施方式中，半导体装置100为存储器，例如动态随机存取存储器(Dynamic Random Access Memory，DRAM)。半导体装置100可包含第一介电层101、电容结构CA与晶体管TR。电容结构CA位于第一介电层101中。在一些实施方式中，第一介电层101可包含下方的第一介电子层102与在第一介电子层102上的第二介电子层104。第一介电子层102与第二介电子层104可由不同的介电材料制成。

电容结构CA在第一介电层101之中，使得第一介电层101环绕电容结构CA。电容结构CA可包含底部电极层112、绝缘层114、上部电极层116、第一触点层122与第二触点层124。底部电极层112覆盖并接触第一介电层101的侧壁的下部。绝缘层114覆盖并接触第一介电层101的侧壁的上部与底部电极层112。上部电极层116覆盖并接触绝缘层114，绝缘层114的上表面突出于第一介电层101的上表面并与第一介电层101的上表面之间具有垂直高度H，且垂直高度H在3纳米之内。第一触点层122覆盖并接触上部电极层116的下部。第二触点层124覆盖并接触上部电极层116的上部且位于第一触点层122上。

在电容结构CA中，底部电极层112、绝缘层114、上部电极层116可共同视为电容，而第一触点层122与第二触点层124作为触点，用以连接电容与上方的晶体管TR。

晶体管TR包含通道层144、字元线134、栅极介电层142与位元线164，且晶体管TR借由第一触点层122与第二触点层124与电容结构CA电性连接，因此第一触点层122与第二触点层124可视为晶体管TR的源/漏极之一。通道层144在电容结构CA上并接触电容结构CA的第二触点层124。栅极介电层142位于通道层144的侧壁。字元线134环绕通道层144与栅极介电层142，并接触栅极介电层142。此外，字元线134与栅极介电层142可被第二介电层132与第三介电层136环绕，使得字元线134与栅极介电层142嵌入于第二介电层132与第三介电层136中。位元线164在通道层144的上方。在一些实施方式中，位元线164通过透明导电层162连接至通道层144。并且，位元线164可被第四介电层152环绕，使得位元线164嵌入于第四介电层152中。位元线164可还包含用于连接至外部电路的结构，使得半导体装置100可进一步连接至外界电路。

图2至图12绘示根据本发明的一些实施方式的半导体装置100的工艺的中间阶段的横截面视图。参考图2，形成第一介电层101。在一些实施方式中，虽未在图2中绘示，第一介电层101可形成在具有金属线、通孔件的互连结构上。在一些实施方式中，可先形成第一介电子层102，接着在第一介电子层102上形成第二介电子层104。第一介电子层102与第二介电子层104由不同介电材料形成，因此第一介电子层102与第二介电子层104之间具有明显的界面。举例而言，第一介电子层102可以由氧化硅形成，而第二介电子层104可由氮化硅形成。

参考图3，蚀刻第一介电层101，以形成沟槽T于第一介电层101中。可借由任何适合的方式来形成沟槽T。举例而言，可使用干式蚀刻、湿式蚀刻或其组合来在形成沟槽T。在完成沟槽T之后，沟槽T可暴露在下方的互连结构的金属线或通孔件，使得在后续工艺中在沟槽T中形成的电容结构CA的底部电极层112(见图1)可进一步连接至下方的互连结构10。

参考图4与图5，形成底部电极层112于沟槽T的侧壁的下部。具体而言，形成底部电极层112包含沿着沟槽T的侧壁与底部，形成电极层111，如图4所示。电极层111为完整覆盖沟槽T的侧壁与底部的共形层。接着，移除电极层111的上部，以形成沿着沟槽T的侧壁的下部与沟槽T的底部的底部电极层112，如图5所示。因此，在一些实施方式中，底部电极层112暴露第一介电层101的侧壁的上部。在另一些实施方式中，在沿着沟槽T的侧壁与底部形成电极层111之后，可不移除电极层111的上部分。亦即，电极层111可直接作为底部电极层使用，且底部电极层不会暴露沟槽T的侧壁。在一些实施方式中，电极层111与底部电极层112由导电材料制成，例如氮化钛(TiN)。可使用任何适合的沉积工艺例如化学气相沉积、物理气相沉积、原子层沉积或类似者来形成电极层111，并借由适合的蚀刻工艺，例如非等向性蚀刻，来移除电极层111的上部以形成底部电极层112。

参考图6，接着，沿着沟槽T的侧壁的上部与底部电极层112，形成绝缘层114。绝缘层114共形地沿着沟槽T的侧壁的上部与底部电极层112形成，因此绝缘层114同时接触第一介电层101的侧壁上部与底部电极层112。此外，绝缘层114也完全覆盖底部电极层112的上表面、侧壁与底部。在另一些底部电极层为电极层111的实施方式中，绝缘层114可完全覆盖住电极层111的侧壁与底部，使得电极层111的上表面在第一介电层101与绝缘层114之间暴露出。在一些实施方式中，绝缘层114由高介电常数(例如介电常数高于3.9)材料制成，例如氧化锆(ZrO_x)。可使用任何适合的沉积工艺例如化学气相沉积、物理气相沉积、原子层沉积或类似者来形成绝缘层114。

参考图7，沿着绝缘层114，形成上部电极层116于绝缘层114上。在一些实施方式中，上部电极层116由导电材料制成，例如氮化钛(TiN)。在一些实施方式中，上部电极层116由与电极层111、底部电极层112相同的材料制成。可使用任何适合的沉积工艺例如化学气相沉积、物理气相沉积、原子层沉积或类似者来形成上部电极层116。

参考图8，形成第一触点层122于沟槽T中与上部电极层116上，其中氧化物层123形成在第一触点层122的顶表面。具体而言，在形成完上部电极层116之后，可填充适当的触点材料至沟槽T中，使得触点材料完全覆盖住上部电极层116的侧壁与底部，以形成第一触点层122。在一些实施方式中，第一触点层122可由适当的半导体或导体材料形成，例如多晶硅。在一些实施方式中，由于第一触点层122的顶表面暴露于空气中，因此第一触点层122的顶表面可能会被氧化而形成氧化物层123。亦即，第一触点层122与氧化物层123由不同材料形成，且氧化物层123包含第一触点层122的材料的氧化物。

参考图9，执行第一蚀刻工艺以蚀刻第一触点层122的顶表面上的氧化物层123、上部电极层116、绝缘层114与第一介电层101。具体而言，在一些实施方式中，一部分的第一触点层122将会被移除，来形成第二触点层(见图11)。然而，由于第一触点层122与第一触点层122上的氧化物层123由不同材料形成，若要移除一部分的第一触点层122，需先移除氧化物层123。在一些实施方式中，可在第一蚀刻工艺中，同时蚀刻氧化物层123、上部电极层116、绝缘层114与第一介电层101。当执行第一蚀刻工艺时，氧化物层123可被完全移除，且上部电极层116、绝缘层114与第一介电层101被移除的厚度与氧化物层123的厚度实质相同。亦即，第一蚀刻工艺为平坦化蚀刻工艺，且在第一蚀刻工艺完成之后，第一蚀刻工艺移除氧化物层123以暴露第一触点层122。

由于氧化物层123、上部电极层116、绝缘层114与第一介电层101由不同材料形成，因此第一蚀刻工艺对氧化物层123、上部电极层116、绝缘层114与第一介电层101具有实质相同的蚀刻选择性，使得第一蚀刻工艺完成后，第一触点层122、上部电极层116、绝缘层114与第一介电层101的上表面实质对齐。可使用任何适合的蚀刻剂来执行第一蚀刻工艺。在一些实施方式中，执行第一蚀刻工艺的蚀刻剂包含三氯化硼、氯气或其组合，且执行第一蚀刻工艺的蚀刻剂不包含氟。在一些实施方式中，第一蚀刻工艺的偏功率在约40瓦至60瓦之间。在一些实施方式中，第一蚀刻工艺的温度在约摄氏40度至摄氏60度之间。使用所揭露的蚀刻气体与条件可有效以实质相同的速率蚀刻氧化物层123、上部电极层116、绝缘层114与第一介电层101，使得第一触点层122、上部电极层116、绝缘层114与第一介电层101的上表面实质对齐。因此，不会因为上部电极层116、绝缘层114与第一介电层101的不平整上表面，而造成后续用于形成第二触点层124的材料堆积在不平整表面，进而造成短路的问题。在一些实施方式中，“实质对齐”表示上部电极层116的上表面、绝缘层114的上表面与第一介电层101的上表面之间的最大垂直距离在3纳米之内。举例而言，绝缘层114的上表面与第一介电层101的上表面之间具有垂直高度H，且垂直高度H在3纳米之内。

参考图10，在执行第一蚀刻工艺之后，接着执行第二蚀刻工艺蚀刻第一触点层122，以形成位于第一触点层122上的凹槽R。具体而言，第二蚀刻工艺为具有高蚀刻选择性的蚀刻工艺，因此在第二蚀刻工艺中，仅移除部分第一触点层122，而不移除上部电极层116、绝缘层114与第一介电层101。如此一来，被移除的第一触点层122形成凹槽R，且凹槽R暴露出上部电极层116的侧壁，亦即凹槽R由第一触点层122与上部电极层116界定。在一些实施方式中，第二蚀刻工艺的蚀刻剂包含六氟化硫、氩气或其组合。由于上部电极层116、绝缘层114与第一介电层101的表面实质对齐，因此第二触点层124不会堆积在不平整表面，也可以减少短路的发生。

参考图11，形成第二触点层124于凹槽R中。所得的第二触点层124在第一触点层122上并接触上部电极层116的侧壁。在一些实施方式中，第二触点层124可由适当的半导体或导体材料形成，例如氧化铟锡(ITO)。

当完成图11的工艺之后，也完成半导体工艺的电容结构CA的形成。在电容结构CA中，底部电极层112、绝缘层114与上部电极层116可共同视为电容，而第一触点层122与第二触点层124作为触点，用以连接电容与晶体管的通道层。

参考图12，在完成电容结构CA的形成之后，可进一步在电容结构CA上形成其他元件，例如通道层144。举例而言，可接着在第一介电层101与电容结构CA上依序形成第二介电层132、字元线134与第三介电层136。第二介电层132与第三介电层136可由任何适合的介电材料形成。举例而言，第二介电层132与第三介电层136可由氧化硅、氮化硅、氮氧化硅、碳氮氧化硅或类似者形成。在一些实施方式中，第二介电层132与第三介电层136可由相同的介电材料形成。字元线134可由任何适合的金属形成，例如钨。接着，可执行适当的蚀刻工艺蚀刻第二介电层132、字元线134与第三介电层136，并在第二介电层132、字元线134与第三介电层136中形成暴露电容结构CA的第二触点层124的开口。接着，可沿着开口的侧壁形成栅极介电层142。在形成栅极介电层142之后，在开口中填充适合的半导体材料，例如氧化铟镓锌(IGZO)，以在开口中形成通道层144。当通道层144由氧化铟镓锌(IGZO)形成时，通道层144可具有低漏电的优势。

回到图1。在形成通道层144之后，可接着在通道层144上形成其他元件，例如位元线164。举例而言，可在第三介电层136、栅极介电层142与通道层144上形成第四介电层152。第四介电层152可由任何适合的介电材料形成。举例而言，第四介电层152可由氧化硅、氮化硅、氮氧化硅、碳氮氧化硅或类似者形成。在一些实施方式中，第二介电层132、第三介电层136与第四介电层152可由相同的介电材料形成。接着，可执行适当的蚀刻工艺蚀刻第四介电层152，并在第四介电层152中形成暴露通道层144的开口。接着，可在开口的底面与通道层144上形成透明导电层162，并在开口中与透明导电层162上填充金属材料以形成位元线164。在一些实施方式中，位元线164由钨形成。

综上所述，使用本发明的一些实施方式的蚀刻工艺可改善电容结构的上表面平坦度。具体而言，当使用本发明的蚀刻工艺移除触点层上的氧化物层时，由于本发明的蚀刻工艺可在同一个工艺中，以实质相同的蚀刻速率、蚀刻选择性移除环绕氧化层的上部电极层、绝缘层与介电层。如此一来，当移除触点层上的氧化物层时，在下方的触点层可与上部电极层、绝缘层、介电层的上表面实质对齐。因此，所形成的电容结构具有实质平坦的上表面，可降低所得的半导体装置中因上表面不平坦所带来的缺陷，例如触点材料堆积在不平坦表面而造成的短路问题。

虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的权利要求书所界定者为准。

【符号说明】

100：半导体装置

101：第一介电层

102：第一介电子层

104：第二介电子层

111：电极层

112：底部电极层

114：绝缘层

116：上部电极层

122：第一触点层

123：氧化物层

124：第二触点层

132：第二介电层

134：字元线

136：第三介电层

142：栅极介电层

144：通道层

152：第四介电层

162：透明导电层

164：位元线

CA：电容结构

H：垂直高度

R：凹槽

T：沟槽

TR：晶体管。

Claims (10)

1.一种制造半导体装置的方法，其特征在于，包含：

形成第一介电层；

蚀刻该第一介电层，以形成沟槽于该第一介电层中；

形成底部电极层于该沟槽的侧壁的下部与该沟槽的底部；

沿着该沟槽的该侧壁的上部与该底部电极层，形成绝缘层；

沿着该绝缘层，形成上部电极层于该绝缘层上；

形成第一触点层于该沟槽中与该上部电极层上，其中氧化物层形成在该第一触点层的顶表面上；

执行第一蚀刻工艺蚀刻该第一触点层的该顶表面上的该氧化物层、该上部电极层、该绝缘层与该第一介电层，其中该第一蚀刻工艺对该氧化物层、该上部电极层、该绝缘层与该第一介电层具有相同的蚀刻选择性，且该第一蚀刻工艺移除该氧化物层以暴露该第一触点层；

执行第二蚀刻工艺蚀刻该第一触点层，以形成位于该第一触点层上的凹槽；以及

形成第二触点层于该凹槽中。

2.根据权利要求1所述的方法，其中执行该第一蚀刻工艺的蚀刻剂包含三氯化硼、氯气或其组合。

3.根据权利要求1所述的方法，其中执行该第一蚀刻工艺的蚀刻剂不包含氟。

4.根据权利要求1所述的方法，其中当执行该第一蚀刻工艺时，该上部电极层、该绝缘层与该第一介电层被移除的厚度与该氧化物层的厚度实质相同。

5.根据权利要求1所述的方法，其中在完成该第一蚀刻工艺之后，该第一触点层、该上部电极层、该绝缘层与该第一介电层的复数个上表面实质对齐。

6.根据权利要求1所述的方法，其中在完成该第一蚀刻工艺之后，该绝缘层的上表面与该第一介电层的上表面之间具有垂直高度，且该垂直高度在3纳米之内。

7.根据权利要求1所述的方法，其中形成该底部电极层于该沟槽的该侧壁的该下部包含：

沿着该沟槽的该侧壁与该沟槽的该底部，形成电极层；以及

移除该电极层的上部，以形成沿着该沟槽的该侧壁的该下部的该底部电极层。

8.一种半导体装置，其特征在于，包含：

第一介电层；

电容结构，在该第一介电层之中，包含：

底部电极层，覆盖该第一介电层的侧壁的下部；

绝缘层，覆盖该第一介电层的该侧壁的上部与该底部电极层；

上部电极层，覆盖该绝缘层，该绝缘层的上表面与该第一介电层的上表面之间具有垂直高度，且该垂直高度在3纳米之内；

第一触点层，覆盖该上部电极层的下部；以及

第二触点层，覆盖该上部电极层的上部且该第二触点层在该第一触点层上；以及

晶体管，位于该电容结构上且与该电容结构电性连接。

9.根据权利要求8所述的半导体装置，其中该晶体管包含：

通道层，在该电容结构上并接触该电容结构；以及

字元线，环绕该通道层。

10.根据权利要求9所述的半导体装置，其中该晶体管还包含位元线，在该通道层上并连接该通道层。

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