KR100238248B1 - 반도체장치의 커패시터 제조방법 - Google Patents

반도체장치의 커패시터 제조방법 Download PDF

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Abstract

본 발명은 스토리지 전극의 상부면에 요철을 형성함으로써 커패시터의 유효 면적을 증가시킨 반도체장치의 커패시터 제조방법에 관한 것이다. 본 발명의 바람직한 실시예에 의한 반도체장치의 커패시터 제조방법은 반도체기판상에, 그 상부에 캡핑층을 구비하는 제1 및 제2 전극을 소정간격 이격시켜 형성하는 단계, 상기 제1 및 제2 전극의 측벽에 제1 및 제2 스페이서를 형성하는 단계, 상기 결과물의 전면에 제1 절연막 및 제2 절연막을 차례로 형성하는 단계, 상기 제1 및 제2 스페이서 사이의 상기 반도체기판을 노출시키는 콘택홀을 형성하는 단계, 화학기계적연마(CMP) 방법을 사용하여 상기 콘택홀을 매립하는 도전막 플러그를 형성하는 단계, 상기 도전막 플러그의 상부면상에 상기 화학기계적연마(CMP) 공정시 발생한 파티클중 일정량만을 잔류시키는 단계, 상기 파티클을 마스크로 하여 상기 도전막 플러그를 식각함으로써 상기 도전막 플러그의 상부면에 요철을 형성하는 단계, 및 상기 파티클 및 상기 제2 절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체장치의 커패시터 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 메모리장치에 사용되는 커패시터의 제조방법에 관한 것이다.
반도체 메모리장치에 있어서, 단위 메모리 셀의 면적 감소에 따른 셀 커패시턴스의 감소는 메모리 셀의 독출능력을 저하시키고 소프트 에러율을 증가시키므로, 반도체 메모리장치의 고집적화를 위하여는 반드시 특정치 이상의 셀 커패시턴스를 확보하여야 한다.
반도체 메모리장치의 커패시턴스(capacitance)는 메모리장치의 기억용량을 결정하는 중요한 변수로서, 반도체 메모리장치의 집적도가 증가함에 따라서 제한된 셀 면적 내에서 커패시턴스를 증가시키기 위한 많은 방법들이 제안되었다.
Figure 1019970035597_B1_M0001
수학식 1에서, C는 커패시턴스, ε0는 진공에서의 유전율, εr는 유전막의 상대 유전율, A는 커패시터의 유효 면적, d는 유전막의 두께를 나타낸다. 상기 수학식 1에서 알 수 있는 바와 같이, 커패시턴스의 증가는 3가지 변수, 즉 유전막의 유전율, 커패시터의 유효 면적, 유전막의 두께를 변화시킴으로써 가능하게 된다.
유전막의 유전율을 증가시키는 방법은 기존에 일반적으로 사용되고 있는 ONO (Oxide/Nitride/Oxide) 또는 NO (Nitride/Oxide) 등의 유전물질 대신 Pb(Zr, Ti)O3, PbTiO3, (Pb, La)(Zr, Ti)O3, BaTiO3, (Ba, Sr)TiO3, Ta2O5, SrTiO3등의 강유전 물질 또는 고유전 물질을 사용하는 것이다.
그러나, 이러한 새로운 물질을 사용하는 경우에는 그에 따라 커패시터 형성 물질의 박막 형성 공정 개발, 새로운 전극의 개발, 식각 공정의 개발과 함께 기존 공정과의 부합을 위해 수반되는 공정의 개발이 필요하다.
둘째로, 유전막의 두께를 감소시켜 커패시턴스를 증가시키는 방법은 유전막의 두께가 감소함에 따라 누설 전류가 증가하므로, 이 방법을 채택하는 데에는 한계가 있다.
마지막으로, 커패시터의 유효 면적을 증가시키는 방법은 현재 가장 일반적으로 채택되는 방법이다. 예를 들면, 스토리지 전극의 표면에 반구형 결정립으로서 소위 HSG(HemiSpherical Grain)를 성장시킴으로써 전극의 표면적을 증가시키는 방법, 커패시터의 구조를 스택(stack)형, 트랜치(trench)형, 원통(cylinder)형 등과 같은 3차원 구조로 형성함으로써 표면적을 증가시키는 방법 등이 연구되고 있다.
그런데, 상기한 3차원구조의 커패시터에 있어서, 커패시터의 유효면적을 증가시키기 위하여는 스토리지 전극의 높이를 일정 수준 이상으로 증가시켜야 한다. 그러나, 이는 셀 어레이 영역과 주변회로 영역과의 단차를 증가시키는 원인이 되어, 결국 금속배선공정과 같은 후속공정 시에 패턴불량이 발생하거나 단차도포성(step coverage)이 나빠지는 등의 문제가 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기한 문제점을 효과적으로 방지할 수 있는 반도체장치의 커패시터를 제조하는 방법을 제공하는 데 있다.
도 1 내지 도 6은 본 발명의 제1 실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 7 내지 도 14는 본 발명의 제2 실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체기판 202 : 전극
204 : 캡핑층 206 : 스페이서
208 : 식각저지막 210 : 층간절연막
212 : 도전막 212a : 도전막 플러그
212b : 상부면에 요철을 구비하는 스토리지전극
상기 기술적 과제를 달성하기 위한 본 발명의 제1 실시예는, (a) 반도체기판의 소정영역을 노출시키는 콘택홀을 구비하는 제1 절연막을 형성하는 단계; (b) 상기 콘택홀을 매립하도록 상기 제1 절연막 상의 전면에 도전막을 형성하는 단계; (c) 상기 도전막을 패터닝한 후, 상기 패터닝된 도전막이 매몰되도록 상기 결과물의 전면에 제2 절연막을 형성하는 단계; (d) 화학기계적연마(CMP) 방법을 사용하여 상기 결과물을 에치-백(etchback)하여 상기 패터닝된 도전막을 노출시키는 단계; (e) 상기 패터닝된 도전막의 상부면상에 상기 화학기계적연마(CMP) 공정시 발생한 파티클중 일정량만을 잔류시키는 단계; (f) 상기 파티클을 마스크로 하여 상기 패터닝된 도전막을 식각함으로써 상기 패턴닝된 도전막의 상부면에 요철을 형성하는 단계; 및 (g) 상기 파티클 및 상기 제2 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 형성방법을 제공한다.
상기 제1 실시예에 있어서, 상기 도전막은, 도전성 폴리실리콘으로 형성하는 것이 바람직하다.
상기 제1 실시예에 있어서, 상기 (e)단계는, 상기 결과물을 순수(D.I Water)로 스핀 스크러빙(spin scrubbing)함으로써 이루어질 수 있다.
상기 제1 실시예에 있어서, 상기 파티클은, 그 지름이 200 Å ∼ 800 Å인 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 본 발명의 제2 실시예는, (a) 반도체기판상에, 그 상부에 캡핑층을 구비하는 제1 및 제2 전극을 소정간격 이격시켜 형성하는 단계; (b) 상기 제1 및 제2 전극의 측벽에 제1 및 제2 스페이서를 형성하는 단계; (c) 상기 결과물의 전면에 제1 절연막 및 제2 절연막을 차례로 형성하는 단계; (d) 상기 제1 및 제2 스페이서 사이의 상기 반도체기판을 노출시키는 콘택홀을 형성하는 단계; (e) 화학기계적연마(CMP) 방법을 사용하여 상기 콘택홀을 매립하는 도전막 플러그를 형성하는 단계; (f) 상기 도전막 플러그의 상부면상에 상기 화학기계적연마(CMP) 공정시 발생한 파티클중 일정량만을 잔류시키는 단계; (g) 상기 파티클을 마스크로 하여 상기 도전막 플러그를 식각함으로써 상기 도전막 플러그의 상부면에 요철을 형성하는 단계; 및 (h) 상기 파티클 및 상기 제2 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 형성방법을 제공한다.
상기 제2 실시예에 있어서, 상기 제1 전극 및 상기 제2 전극은, 게이트전극 또는 비트 라인(bit line)일 수 있다.
상기 제2 실시예에 있어서, 상기 제1 절연막은, 상기 제2 절연막을 식각할 때 식각저지막의 역할을 한다.
상기 제2 실시예에 있어서, 상기 식각저지막은, 실리콘 질화막으로 형성하는 것이 바람직하다.
상기 제2 실시예에 있어서, 상기 제2 절연막은 층간절연막의 역할을 하느 데, 상기 층간절연막은 실리콘 산화막으로 형성하는 것이 바람직하다.
상기 제2 실시예에 있어서, 상기 도전막 플러그는 도전성 폴리실리콘으로 형성하는 것이 바람직하다.
상기 제2 실시예에 있어서, 상기 (d)단계는, 상기 제1 및 제2 스페이서에 자기정렬(self-alignment)시킨 후, 상기 제2 절연막 및 상기 제1 절연막을연속적으로 식각함으로써 이루어지는 것이 바람직하다.
상기 제2 실시예에 있어서, 상기 (e)단계는, (e1) 상기 콘택홀을 매립하도록 상기 제2 절연막 상의 전면에 도전막을 형성하는 단계; (e2) 상기 도전막을 최소한 상기 제2 절연막의 높이까지 화학기계적으로 연마(CMP)하는 단계로 이루어지는 것이 바람직하다.
상기 제2 실시예에 있어서, 상기 (f)단계는 상기 결과물을 순수(D.I Water)로 스핀 스크러빙(spin scrubbing)함으로써 이루어지는 것이 바람직하다.
상기 제2 실시예에 있어서, 상기 파티클은 그 지름이 200 Å ∼ 800 Å인 것이 바람직하다.
본 발명에 따르면 스토리지 전극의 상부면을 부분적으로 식각하여 상기 스토리지 전극의 표면적을 극대화함으로써 커패시터의 유효면적을 효과적으로 증대시킬 수 있다. 이에 따라, 셀 어레이 영역과 주변회로 영역과의 단차를 적정하게 유지하면서 셀 커패시턴스를 증대시킬 수 있으며, 유전막의 두께마진(thickness margin)을 넓혀 DRAM 셀의 신뢰도를 향상시킬 수 있다.
이하, 본 발명의 바람직한 실시예에 대하여 첨부한 도 1 내지 도 14를 참조하여 상세히 설명한다.
제1 실시예
도 1은 반도체기판(100)의 소정영역을 노출시키는 콘택홀(h)을 구비하는 제1 절연막(102)을 형성하는 단계를 설명하기 위한 단면도이다.
구체적으로 설명하면, 트랜지스터와 같은 하부구조물이 완성된 반도체기판(100)을 절연시키기 위하여, 상기 반도체기판(100)의 전면에 제1 절연막(102), 예를 들면 실리콘 산화막을 CVD 방식으로 증착한다. 이어서, 상기 제1 절연막(102) 상에 상기 제1 절연막(102)의 소정영역을 노출시키는 포토레지스트 패턴(도시생략)을 형성한다. 계속하여, 상기 포토레지스트 패턴을 식각마스크로 하여 상기 제1 절연막(102)을 식각함으로써 상기 반도체기판(100)의 소정영역을 노출시키는 콘택홀(h)을 형성한다.
도 2는 상기 콘택홀(h)을 매립하도록 상기 제1 절연막(102) 상의 전면에 도전막(104)을 형성하는 단계를 설명하기 위한 단면도이다.
구체적으로 설명하면, 상기 콘택홀(h)을 매립하도록 상기 제1 절연막(102) 상의 전면에 도전막(104), 예를 들면 도전성 폴리실리콘을 CVD 방식으로 증착한다.
도 3은 상기 도전막(도 2의 104)을 패터닝한 후, 상기 패터닝된 도전막(104a)을 매몰시키는 제2 절연막(106)을 형성하는 단계를 설명하기 위한 단면도이다.
구체적으로 설명하면, 스토리지 전극을 형성하기 위하여 상기 도전막(도 2의 104) 상에 상기 콘택홀의 상부를 포함하는 소정영역을 덮는 포토레지스트 패턴(도시생략)을 형성한 후, 이를 식각마스크로 하여 상기 도전막(도 2의 104)을 패터닝한다. 이어서, 상기 패터닝된 도전막(104a)이 매몰되도록 상기 결과물의 전면에 제2 절연막(106), 예를 들면 실리콘 산화물을 CVD 방식으로 증착한다.
도 4는 상기 패터닝된 도전막(104a)을 노출시키는 단계를 설명하기 위한 단면도이다.
구체적으로 설명하면, 화학기계적연마(CMP) 방법을 사용하여 상기 결과물의 전면을 에치백(etch-back)함으로써 상기 패터닝된 도전막(104a)을 노출시킨다. 이때, 상기 제2 절연막(106) 및 상기 패터닝된 도전막(104a)의 상부에는 상기 CMP 공정에 사용되는 슬러리내에 존재하는 연마제와 식각된 실리콘 산화막이 결합하여 생성된 것으로 추정되는 파티클(108)들이 많이 존재한다. 상기 파티클(108)은 그 지름이 200 Å ∼ 800 Å 정도인 데, 과산화수소수(H2O2＋ H2O)로 버핑(buffing)하면 쉽게 제거되지만, 본 발명에서는 상기 결과물을 순수(Deionized Water)로 스핀 스크러빙(spin scrubbing)함으로써 상기 패터닝된 도전막(104a)의 상부면상에만 상기 파티클(108)중 일정량만을 잔류시킨다.
도 5는 상부면에 요철을 구비하는 스토리지 전극(104b)을 형성하는 단계를 설명하기 위한 단면도이다.
구체적으로 설명하면, 상기 패터닝된 도전막(104a)의 상부면 상에 잔류하는 상기 파티클(108)을 식각마스크로 하여 상기 패터닝된 도전막(104a)을 통상의 폴리실리콘의 식각가스인 염소(Cl2), 육불화황(SF6), 또는 사불화탄소(CF4) 등을 사용하여 건식식각함으로써 상기 패턴닝된 도전막(104a)의 상부면에 많은 요철을 형성한다. 이에 의하여, 상부면에 요철을 구비하는 스토리지 전극(104b)이 완성된다. 상기 상부면에 요철을 구비하는 스토리지 전극(104b)은 상기 많은 요철 때문에 커패시터의 유효면적을 증가시키는 효과를 발휘한다.
도 6은 상기 파티클(도 5의 108) 및 상기 제2 절연막(도 5의 106)을 제거하는 단계를 설명하기 위한 단면도이다.
구체적으로 설명하면, 과산화수소수(H2O2＋ H2O)로 버핑(buffing)하여 상기 파티클(도 5의 108)을 제거하고, 계속하여 예를 들면 BOE(Buffered Oxide Etchant)를 사용하여 상기 제2 절연막(도 5의 106)을 제거한다. 이로써, 커패시터의 스토리지 전극(104b)이 완성된다. 이어서, 도시하지는 않았지만, 통상의 방식에 따라 유전막 및 플레이트 전극을 순차적으로 형성함으로써 커패시터를 완성한다.
제2 실시예
도 7은 반도체기판(200) 상에 캡핑층(204)을 구비하는 전극(202)을 서로 소정간격 이격시켜 형성하는 단계를 설명하기 위한 단면도이다.
구체적으로 설명하면, 반도체기판(200) 상에 전극(202)으로 사용될 도전성 폴리실리콘막 및 캡핑층(204)으로 사용될 실리콘 질화막을 순차적으로 형성한다. 이어서, 상기 반도체 기판(200)의 소정영역이 노출되도록 상기 도전성 폴리실리콘막 및 실리콘 질화막을 순차적으로 패터닝함으로써, 상기 반도체기판(200) 상에 실리콘 질화막 캡핑층(204)을 구비하는 도전성 폴리실리콘 전극(202)을 서로 일정 간격 만큼 이격되도록 형성한다. 한편, 상기 전극(202)은 게이트전극 또는 비트 라인(bit line)의 역할을 한다.
도 8은 상기 전극(202)의 측벽에 스페이서(206)를 형성하는 단계를 설명하기 위한 단면도이다.
구체적으로 설명하면, 상기 결과물 상의 전면에 실리콘 질화막을 형성한 후, 상기 캡핑층(204) 및 상기 반도체 기판(200)이 노출되도록 이방성 식각을 함으로써 상기 전극(202)의 측벽에 실리콘 질화막 스페이서(206)를 형성한다.
도 9는 상기 결과물의 전면에 식각저지막(208) 및 층간절연막(210)을 차례로 형성하는 단계을 설명하기 위한 단면도이다.
구체적으로 설명하면, 상기 결과물의 전면에 식각저지막(208), 예를 들면 실리콘 질화막을 얇게 증착한다. 이어서, 상기 식각저지막(208)의 전면에 층간절연막(210), 예를 들면 실리콘 산화막을 증착한다. 이때, 상기 식각저지막(208)은 상기 층간절연막(210)을 식각할 때 하부막의 식각저지를 목적으로 한다.
도 10은 상기 스페이서(206) 사이의 상기 반도체기판(200)을 노출시키는 콘택홀(h)을 형성하는 단계를 설명하기 위한 단면도이다.
구체적으로 설명하면, 상기 층간절연막(210) 상에 포토레지스트를 도포한 후, 노광 및 현상하여 상기 전극(202)들 사이에 위치하는 상기 층간절연막(210)을 노출시키는 포토레지스트 패턴(도시생략)을 형성한다. 이어서, 상기 포토레지스트 패턴(도시생략)을 식각 마스크로 사용하여 상기 층간절연막(210)을 이방성 식각하여 식각저지막(208)의 표면을 노출시킨다. 계속하여, 식각가스의 조성을 변경한 후, 상기 스페이서(206) 사이의 상기 식각저지막(208)을 식각하여 상기 반도체기판(200)을 노출시킴으로써 상기 스페이서(206)에 자기정렬된 콘택홀(h)을 완성한다.
도 11은 상기 콘택홀(도 10의 h)을 매립하는 도전막(212)을 상기 층간절연막(210)의 전면에 형성하는 단계를 설명하기 위한 단면도이다.
구체적으로 설명하면, 상기 콘택홀(도 10의 h)을 매립하는 도전막(212), 예를 들면 도전성 폴리실리콘막을 상기 층간절연막(210)의 전면에 CVD 방식으로 형성한다.
도 12는 도전막 플러그(212a)를 형성하는 단계를 설명하기 위한 단면도이다.
구체적으로 설명하면, 상기 도전막(도 11의 212)을 최소한 상기 층간절연막(210)의 높이까지 화학기계적으로 연마(CMP)함으로써 도전막 플러그(212a)를 형성한다. 이때, 상기 층간절연막(210) 및 상기 도전막 플러그(212a)의 상부에는 상기 CMP 공정에 사용되는 슬러리내에 존재하는 연마제와 식각된 실리콘 산화막이 결합하여 생성된 것으로 추정되는 파티클(214)들이 많이 존재한다. 상기 파티클(214)은 그 지름이 200 Å ∼ 800 Å 정도인 데, 과산화수소수(H2O2＋ H2O)로 버핑(buffing)하면 쉽게 제거되지만, 본 발명에서는 상기 결과물을 순수(Deionized Water)로 스핀 스크러빙(spin scrubbing)함으로써 상기 도전막 플러그(212a)의 상부면상에만 상기 파티클(212)중 일정량만을 잔류시킨다.
도 13은 상부면에 요철을 구비하는 스토리지 전극(212b)를 형성하는 단계를 설명하기 위한 단면도이다.
구체적으로 설명하면, 상기 도전막 플러그(도 12의 212a)의 상부면 상에 잔류하는 상기 파티클(214)을 식각마스크로 하여 상기 도전막 플러그(도 12의 212a)를 통상의 폴리실리콘의 식각가스인 염소(Cl2), 육불화황(SF6), 또는 사불화탄소(CF4) 등을 사용하여 건식식각함으로써 상기 도전막 플러그(도 12의 212a)의 상부면에 많은 요철을 형성한다. 이에 의하여, 상부면에 요철을 구비하는 스토리지 전극(212b)이 완성된다. 상기 상부면에 요철을 구비하는 스토리지 전극(212b)은 상기 많은 요철 때문에 커패시터의 유효면적을 증가시키는 효과를 발휘한다.
도 14는 상기 파티클(도13의 214) 및 상기 층간절연막(도 13의 210)을 제거하는 단계를 설명하기 위한 단면도이다.
구체적으로 설명하면, 과산화수소수(H2O2＋ H2O)로 버핑(buffing)하여 상기 파티클(도 13의 214)을 제거하고, 계속하여 예를 들면 BOE(Buffered Oxide Etchant)를 사용하여 상기 층간절연막(도 13의 210)을 제거한다. 이로써, 커패시터의 스토리지 전극(212b)이 완성된다. 이어서, 도시하지는 않았지만, 통상의 방식에 따라 유전막 및 플레이트 전극을 순차적으로 형성함으로써 커패시터를 완성한다.
상기한 바와 같이, 본 발명에 의하면 스토리지 전극의 상부면을 부분적으로 식각하여 상기 스토리지 전극의 표면적을 극대화함으로써 커패시터의 유효면적을 효과적으로 증대시킬 수 있다. 이에 따라, 셀 어레이 영역과 주변회로 영역과의 단차를 적정하게 유지하면서 셀 커패시턴스를 증대시킬 수 있으며, 유전막의 두께마진(thickness margin)을 넓혀 DRAM 셀의 신뢰도를 향상시킬 수 있다.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (15)

  1. (a) 반도체기판의 소정영역을 노출시키는 콘택홀을 구비하는 제1 절연막을 형성하는 단계;
    (b) 상기 콘택홀을 매립하도록 상기 제1 절연막 상의 전면에 도전막을 형성하는 단계;
    (c) 상기 도전막을 패터닝한 후, 상기 패터닝된 도전막이 매몰되도록 상기 결과물의 전면에 제2 절연막을 형성하는 단계;
    (d) 화학기계적연마(CMP) 방법을 사용하여 상기 결과물을 에치-백하여 상기 패터닝된 도전막을 노출시키는 단계;
    (e) 상기 패터닝된 도전막의 상부면상에 상기 화학기계적연마(CMP) 공정시 발생한 파티클중 일정량만을 잔류시키는 단계;
    (f) 상기 파티클을 마스크로 하여 상기 패터닝된 도전막을 식각함으로써 상기 패턴닝된 도전막의 상부면에 요철을 형성하는 단계; 및
    (g) 상기 파티클 및 상기 제2 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  2. 제1항에 있어서, 상기 도전막은,
    도전성 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  3. 제1항에 있어서, 상기 (e)단계는,
    상기 결과물을 순수(D.I Water)로 스핀 스크러빙(spin scrubbing)함으로써 이루어지는 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  4. 제1항에 있어서, 상기 파티클은,
    그 지름이 200 Å ∼ 800 Å인 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  5. (a) 반도체기판상에, 그 상부에 캡핑층을 구비하는 제1 및 제2 전극을 소정간격 이격시켜 형성하는 단계;
    (b) 상기 제1 및 제2 전극의 측벽에 제1 및 제2 스페이서를 형성하는 단계;
    (c) 상기 결과물의 전면에 제1 절연막 및 제2 절연막을 차례로 형성하는 단계;
    (d) 상기 제1 및 제2 스페이서 사이의 상기 반도체기판을 노출시키는 콘택홀을 형성하는 단계;
    (e) 화학기계적연마(CMP) 방법을 사용하여 상기 콘택홀을 매립하는 도전막 플러그를 형성하는 단계;
    (f) 상기 도전막 플러그의 상부면상에 상기 화학기계적연마(CMP) 공정시 발생한 파티클중 일정량만을 잔류시키는 단계;
    (g) 상기 파티클을 마스크로 하여 상기 도전막 플러그를 식각함으로써 상기 도전막 플러그의 상부면에 요철을 형성하는 단계; 및
    (h) 상기 파티클 및 상기 제2 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  6. 제5항에 있어서, 상기 제1 전극 및 상기 제2 전극은,
    게이트전극 또는 비트 라인(bit line)인 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  7. 제5항에 있어서, 상기 제1 절연막은,
    상기 제2 절연막을 식각할 때 식각저지막의 역할을 하는 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  8. 제7항에 있어서, 상기 식각저지막은,
    실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  9. 제5항에 있어서, 상기 제2 절연막은,
    층간절연막인 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  10. 제9항에 있어서, 상기 층간절연막은,
    실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  11. 제5항에 있어서, 상기 도전막 플러그는,
    도전성 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  12. 제5항에 있어서, 상기 (d)단계는,
    상기 제1 및 제2 스페이서에 자기정렬(self-alignment)시킨 후, 상기 제2 절연막 및 상기 제1 절연막을연속적으로 식각함으로써 이루어지는 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  13. 제5항에 있어서, 상기 (e)단계는,
    (e1) 상기 콘택홀을 매립하도록 상기 제2 절연막 상의 전면에 도전막을 형성하는 단계;
    (e2) 상기 도전막을 최소한 상기 제2 절연막의 높이까지 화학기계적으로 연마(CMP)하는 단계로 이루어지는 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  14. 제5항에 있어서, 상기 (f)단계는,
    상기 결과물을 순수(D.I Water)로 스핀 스크러빙(spin scrubbing)함으로써 이루어지는 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  15. 제5항에 있어서, 상기 파티클은,
    그 지름이 200 Å ∼ 800 Å인 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
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