KR100545866B1 - 커패시터 및 그 제조 방법 - Google Patents

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KR100545866B1 KR1020040028889A KR20040028889A KR100545866B1 KR 100545866 B1 KR100545866 B1 KR 100545866B1 KR 1020040028889 A KR1020040028889 A KR 1020040028889A KR 20040028889 A KR20040028889 A KR 20040028889A KR 100545866 B1 KR100545866 B1 KR 100545866B1
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Abstract

개선된 구조적 안정성을 갖는 커패시터에 있어서, 상기 커패시터는 실린더 형상의 스토리지 전극과, 상기 스토리지 전극과 인접하는 스토리지 전극을 상호적으로 지지하기 위해 상기 스토리지 전극의 상부를 감싸며 상기 스토리지 전극에 대하여 실질적으로 수직하며 상기 인접하는 스토리지 전극 방향으로 연장된 링 형상의 안정화 부재와, 상기 스토리지 전극 상에 형성된 유전막, 및 상기 유전막 상에 형성된 플레이트 전극을 포함한다. 상기 안정화 부재는 상기 인접하는 스토리지 전극의 안정화 부재와 연결되어 상기 스토리지 전극의 구조적 안정성을 향상시킨다. 따라서, 상기 커패시터가 높은 종횡비를 갖는 경우에도 커패시터의 쓰러짐을 효과적으로 방지할 수 있으며, 또한 상기 커패시터와 인접하는 커패시터 사이의 2-비트 단락 현상을 원천적으로 방지할 수 있다.

Description

커패시터 및 그 제조 방법{Capacitor and method for manufacturing the same}
도 1은 종래의 실린더형 커패시터의 문제점을 설명하기 위한 개략적인 단면도이다.
도 2는 종래의 실린더형 커패시터를 포함하는 반도체 메모리 장치의 단면도이다.
도 3은 도 2에 도시한 반도체 메모리 장치 중 커패시터의 평면도이다.
도 4 및 도 5는 반도체 기판 상에 도전성 구조물들을 형성하는 단계들을 설명하기 위한 단면도들이다.
도 6 및 도 7은 도전성 구조물들 상에 몰드막들을 형성하는 단계들을 설명하기 위한 단면도들이다.
도 8은 제1 개구를 형성하는 단계를 설명하기 위한 평면도이다.
도 9는 도 8에 도시한 A1-A2 선에 따른 단면도이다.
도 10은 도 8에 도시한 B1-B2 선에 따른 단면도이다.
도 11은 제2 개구를 형성하는 단계를 설명하기 위한 평면도이다.
도 12는 도 11에 도시한 A1-A2 선에 따른 단면도이다.
도 13은 도 11에 도시한 B1-B2 선에 따른 단면도이다.
도 14는 스토리지 전극을 형성하기 위한 도전층을 형성하는 단계를 설명하기 위한 평면도이다.
도 15는 도 14에 도시한 A1-A2 선에 따른 단면도이다.
도 16은 도 14에 도시한 B1-B2 선에 따른 단면도이다.
도 17은 스토리지 노드 마스크를 제거하는 단계를 설명하기 위한 평면도이다.
도 18은 도 17에 도시한 A1-A2 선에 따른 단면도이다.
도 19는 도 17에 도시한 B1-B2 선에 따른 단면도이다.
도 20은 제3 개구 및 안정화 부재를 형성하는 단계를 설명하기 위한 평면도이다.
도 21은 도 20에 도시한 A1-A2 선에 따른 단면도이다.
도 22는 도 20에 도시한 B1-B2 선에 따른 단면도이다.
도 23은 스토리지 전극을 형성하는 단계를 설명하기 위한 평면도이다.
도 24는 도 23에 도시한 A1-A2 선에 따른 단면도이다.
도 25는 도 23에 도시한 B1-B2 선에 따른 단면도이다.
도 26은 스토리지 전극과 안정화 부재를 설명하기 위한 사시도이다.
도 27은 도 26에 도시된 스토리지 전극과 안정화 부재를 설명하기 위한 평면도이다.
도 28은 도 27에 도시한 A1-A2 선에 따른 단면도이다.
도 29는 도 27에 도시한 B1-B2 선에 따른 단면도이다.
도 30 및 도 31은 반도체 기판 상에 커패시터를 완성하는 단계들을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 반도체 메모리 장치에 사용되는 실린더 형상의 커패시터와 그 제조 방법에 관한 것이다.
일반적으로 DRAM 장치와 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. 하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 커패시터로 구성된다. 통상적으로 DRAM 소자 등에 포함되는 커패시터는 스토리지 전극, 유전막 및 플레이트 전극 등으로 구성된다. 이와 같은 커패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 커패시터의 정전 용량을 증가시키는 것이 매우 중요하다.
현재, DRAM 장치의 집적도가 기가급 이상으로 증가함에 따라 단위 셀 당 허용 면적의 감소가 지속되면서 커패시터의 커패시턴스를 확보하기 위하여, 초기에는 커패시터의 형상을 평탄한 구조로 제작하다가, 점차로 박스 형상 또는 실린더 형상으로 형성하고 있다. 하지만, 현재와 같이 0.11μm 이하의 초미세 선폭 기술을 적용한 기가급 이상의 DRAM 장치에 있어서, 허용된 셀 면적 내에서 커패시터가 요구 되는 커패시턴스를 가지기 위해서는 필연적으로 커패시터의 종횡비가 증가할 수밖에 없게 되며, 이에 따라 인접한 커패시터들 사이에 2-비트 단락(bit fail)이 발생하는 문제점이 있다.
도 1은 종래의 실린더 형상을 갖는 커패시터의 문제점을 설명하기 위한 개략적인 단면도를 도시한 것이다.
도 1을 참조하면, 종래의 실린더형 커패시터는 반도체 기판(1)에 형성된 콘택 패드(4)에 전기적으로 접촉되는 실린더형 스토리지 전극(13)을 구비한다. 커패시터의 스토리지 전극(13)은 반도체 기판(1) 상에 형성된 절연막(7)을 관통하여 형성된 콘택 플러그(10)를 통하여 콘택 패드(4)에 전기적으로 연결된다. 그러나, 이와 같은 DRAM 장치의 셀 커패시턴스를 증가시키기 위해서는 스토리지 전극(13)의 높이를 증가시켜야 하지만, 스토리지 전극(13)의 높이가 지나치게 높아질 경우에는 점선으로 도시한 바와 같이 스토리지 전극(13)이 쓰러짐으로써, 인접하는 커패시터들이 서로 연결되는 커패시터들 간의 2-비트 단락이 발생하게 된다.
상술한 문제점을 해결하기 위하여, 미국 공개특허 제2003-85420호에는 빔 형태의 절연 부재를 이용하여 각 커패시터의 하부 전극을 서로 연결함으로써, 커패시터의 기계적 강도를 향상시킬 수 있는 반도체 메모리 장치 및 그 제조 방법이 개시되어 있다.
도 2는 상기 미국 공개특허에 개시된 반도체 메모리 장치의 단면도를 도시한 것이며, 도 3은 도 2에 도시한 반도체 메모리 장치의 평면도이다.
도 2 및 도 3을 참조하면, 반도체 기판(15) 상에 소자 분리막(18)을 형성하 여 반도체 기판(13)을 액티브 영역 및 필드 영역으로 구분한 후, 상기 액티브 영역에 각기 게이트 산화막 패턴, 게이트 전극 및 마스크 패턴으로 구성되는 게이트 구조물들(27)을 형성한다.
게이트 구조물들(27)을 마스크로 이용하여 게이트 구조물들(27) 사이의 반도체 기판(13)에 불순물을 이온 주입하여 소스/드레인 영역(21, 24)을 형성함으로써, 반도체 기판(13) 상에 MOS 트랜지스터들을 형성한다.
상기 MOS 트랜지스터들이 형성된 반도체 기판(13) 상에 제1 층간 절연막(42)을 형성한 다음, 제1 층간 절연막(42)을 관통하여 소스/드레인 영역(21, 24)에 각기 접촉되는 커패시터 플러그(30) 및 비트 라인 플러그(33)를 형성한다.
제1 층간 절연막(42) 상에 제2 층간 절연막(45)을 형성한 후, 제2 층간 절연막(45)을 부분적으로 식각하여 제2 층간 절연막(45)에 비트 라인 플러그(33)에 접촉되는 비트 라인 콘택 플러그(36)를 형성한다. 제2 층간 절연막(45) 상에 제3 층간 절연막(48)을 형성하고, 제3 및 제2 층간 절연막(48, 45)을 순차적으로 식각하여, 제3 및 제2 층간 절연막(48, 45)을 관통하여 커패시터 플러그(30)에 접촉되는 커패시터 콘택 플러그(39)를 형성한다.
커패시터 콘택 플러그(39) 및 제3 층간 절연막(48) 상에 식각 저지막(51)을 형성한 후, 식각 저지막(51)을 부분적으로 식각하여 커패시터 콘택 플러그(39)를 노출시키는 홀(54)을 형성한다. 홀(54)을 통하여 커패시터 콘택 플러그(39)에 접촉되는 실린더 형상의 하부 전극(57)을 형성한다. 실린더형 하부 전극(57)은 커패시터 콘택 플러그(39) 및 커패시터 플러그(30)를 통하여 소스/드레인 영역(21)에 전 기적으로 연결된다.
인접하는 커패시터들의 하부 전극들(57)의 네 측벽들 사이에 하부 전극들(57)을 서로 연결하는 빔 형태의 절연 부재(72)를 형성한 다음, 각 커패시터의 하부 전극(57) 상에 유전막(60) 및 상부 전극(63)을 순차적으로 형성하여 커패시터(66)를 완성한다. 이어서, 각 커패시터(66)의 내측 및 외측에 후속하여 형성되는 상부 배선과의 전기적 절연을 위한 절연막(69)을 형성한다. 이에 따라, 커패시터들(66)은 그 하부 전극들(57)이 각기 그 네 측벽들 사이에 형성된 빔 형상의 절연 부재들(72)을 통하여 서로 연결된 구조로 형성된다.
그러나, 전술한 반도체 장치에 있어서, 비록 빔 형상의 절연 부재(72)를 적용하여 커패시터(66)의 기계적 강도를 향상시킬 수는 있으나, 하부 전극들(57)을 서로 연결하기 위하여 다수의 빔 형상의 절연 부재들(72)을 하부 전극들(57)의 네 측벽들 사이에 형성하기 때문에 커패시터들(66)을 제조하는 공정이 지나치게 복잡해진다. 이에 따라, 반도체 메모리 제조 장치의 제조에 소요되는 비용과 시간이 크게 증가하게 된다.
또한, 도 2 및 도 3에 도시한 바와 같이, 커패시터(66)가 내부 및 외부로 구분되는 복잡한 구조를 가지기 때문에, 이러한 구조를 가지는 커패시터(66)를 제조하는 과정이 어려워질 뿐만 아니라 커패시터(66)와 상부 배선과의 전기적 절연을 위한 절연막(69)의 형성 시에도 커패시터(66)의 내부에는 절연막이 제대로 형성되지 못할 가능성이 매우 높아진다. 더욱이, 이와 같은 커패시터(66)의 구조의 복잡성은 결국 반도체 장치의 수율을 저하시키는 문제점을 가져오게 된다.
한편, 본 출원인은 상기 2-비트 단락을 방지하기 위해 구조적 안정성이 향상된 커패시터들을 개발하였으며, 이들을 한국 특허출원 제2003-56959호(개선된 구조적 안정성 및 향상된 캐패시턴스를 포함하는 반도체 장치), 한국 특허출원 제2003-86462호(개선된 캐패시터를 포함하는 반도체 장치 및 그 제조 방법) 및 한국 특허출원 제2004-4640호(캐패시터 및 그 제조 방법)로 출원한 바 있다.
본 발명의 제1 목적은 향상된 구조적 안정성을 갖는 커패시터를 제공하는 것이다.
본 발명의 제2 목적은 상술한 바와 같은 커패시터를 형성하는데 특히 적합한 커패시터의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여 본 발명의 바람직한 일 실시예에 따른 커패시터는, 실린더 형상을 가지며 기판 상에 형성된 스토리지 전극과, 상기 스토리지 전극과 인접하는 스토리지 전극을 상호적으로 지지하기 위해 상기 스토리지 전극의 상부를 감싸며 상기 스토리지 전극에 대하여 실질적으로 수직하며 상기 인접하는 스토리지 전극 방향으로 연장된 링 형상의 안정화 부재와, 상기 스토리지 전극 상에 형성된 유전막과, 상기 유전막 상에 형성된 플레이트 전극을 포함한다.
상술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 바람직한 다른 실시예에 따른 커패시터의 제조 방법은, 콘택 영역이 형성된 기판 상에 상기 콘택 영 역을 노출시키는 개구를 갖는 다수의 몰드막들로 이루어진 몰드 구조물을 형성하는 단계와, 상기 개구의 내측면 상에 실린더 형상을 갖는 스토리지 전극을 형성하는 단계와, 상기 몰드 구조물을 부분적으로 제거하여 상기 스토리지 전극과 인접하는 스토리지 전극을 상호적으로 지지하기 위해 상기 스토리지 전극의 상부를 감싸며 상기 스토리지 전극에 대하여 실질적으로 수직하며 상기 인접하는 스토리지 전극 방향으로 연장된 링 형상의 안정화 부재를 형성하는 단계와, 상기 스토리지 전극 상에 유전막을 형성하는 단계와, 상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함한다.
상술한 바에 따르면, 상기 스토리지 전극들은 상기 안정화 부재들을 통해 서로 연결되므로 커패시터의 종횡비가 높은 경우에도 효과적으로 2-비트 단락을 억제할 수 있다. 즉, 상기 스토리지 전극들은 상기 안정화 부재들에 의해 상호적으로 지지되기 때문에 스토리지 전극들의 구조적 안정성이 크게 향상되며 스토리지 전극들의 쓰러짐이 효과적으로 억제된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 향상된 구조적 안정성을 갖는 커패시터 및 그 제조 방법을 상세하게 설명하지만 본 발명이 하기의 실시예들에 의하여 제한되거나 한정되는 것은 아니다.
도 4 내지 도 31은 본 발명의 일 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들, 평면도들 및 사시도이다. 도 4 내지 도 31에 있어서, 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 4 및 도 5는 반도체 기판 상에 도전성 구조물들을 형성하는 단계들을 설 명하기 위한 단면도들이다. 도 4는 반도체 장치를 비트 라인을 따라 자른 단면도이며, 도 5는 반도체 장치를 워드 라인을 따라 자른 단면도이다.
도 4 및 도 5를 참조하면, 셸로우 트렌치 소자 분리(STI) 공정이나 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(100) 상에 소자 분리막(103)을 형성함으로써, 반도체 기판(100)을 액티브 영역 및 필드 영역으로 구분한다.
열 산화법이나 화학 기상 증착(CVD) 공정으로 소자 분리막(103)이 형성된 반도체 기판(100) 상에 얇은 두께의 게이트 산화막(도시되지 않음)을 형성한다. 여기서, 상기 게이트 산화막은 소자 분리막(103)에 의해 정의되는 상기 액티브 영역에만 형성된다. 상기 게이트 산화막은 후에 게이트 산화막 패턴(106)으로 패터닝된다.
상기 게이트 산화막 상에 제1 도전막(도시되지 않음) 및 제1 마스크층(도시되지 않음)을 순차적으로 형성한다. 상기 제1 도전막 및 제1 마스크층은 각기 게이트 도전막 및 게이트 마스크층에 해당된다. 여기서, 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 후에 게이트 도전막 패턴(109)으로 패터닝된다. 그러나, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조를 가질 수도 있다. 상기 제1 마스크층은 후에 게이트 마스크(112)로 패터닝되며, 후속하여 형성되는 제1 층간 절연막(130)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 층간 절연막(130)이 산화물로 이루어질 경우, 상기 제1 마스크층은 실리콘 질화물과 같은 질화물로 이루어질 수 있다.
상기 제1 마스크층 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층, 제1 도전막 및 게이트 산화막을 순차적으로 패터닝함으로써, 반도체 기판(100) 상에 게이트 구조물들(115)을 형성한다. 여기서, 각 게이트 구조물(115)은 각기 게이트 산화막 패턴(106), 게이트 도전막 패턴(109) 및 게이트 마스크(112)를 포함한다. 즉, 상기 제1 마스크층, 제1 도전막 및 게이트 산화막을 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 계속적으로 패터닝함으로써, 반도체 기판(100) 상에 게이트 구조물들(115)을 형성한다.
본 발명의 다른 실시예에 따르면, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층을 패터닝함으로써, 상기 제1 도전막 상에 게이트 마스크 패턴(112)을 먼저 형성한다. 이어서, 게이트 마스크(112) 상의 상기 제1 포토레지스트 패턴을 제거한 후, 게이트 마스크(112)를 식각 마스크로 이용하여 상기 제1 도전막 및 게이트 산화막을 차례로 패터닝하여, 반도체 기판(100) 상에 게이트 산화막 패턴(106), 게이트 도전막 패턴(109) 및 게이트 마스크(112)를 포함하는 게이트 구조물들(115)을 형성할 수 있다.
게이트 구조물들(115)이 형성된 반도체 기판(100) 상에 실리콘 질화물과 같은 질화물로 이루어진 제1 절연막(도시되지 않음)을 형성한 후, 상기 제1 절연막을 이방성 식각하여 각 게이트 구조물들(115)의 측벽에 게이트 스페이서인 제1 스페이서(118)를 형성한다.
게이트 구조물들(115)을 이온 주입 마스크로 이용하여 게이트 구조물들(115) 사이로 노출되는 반도체 기판(100)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써, 반도체 기판(100)에 소스/드레인 영역들인 제1 콘택 영역(121) 및 제2 콘택 영역(124)을 형성한다. 이에 따라, 반도체 기판(100) 상에는 소스/드레인 영역들에 해당하는 제1 및 제2 콘택 영역들(121, 124) 및 게이트 구조물들(115)을 포함하는 MOS 트랜지스터 구조물들로 이루어진 워드 라인들(127)이 형성된다. 여기서, 소스/드레인 영역들인 제1 및 제2 콘택 영역들(121, 124)은 커패시터를 위한 제1 패드(133)와 비트 라인을 위한 제2 패드(136)가 각기 접촉되는 커패시터 콘택 영역 및 비트 라인 콘택 영역으로 구분된다. 예를 들면, 소스/드레인 영역들 가운데 제1 콘택 영역(121)은 제1 패드(133)가 접촉되는 커패시터 콘택 영역에 해당되며, 제2 콘택 영역(124)은 제2 패드(136)가 접촉되는 비트 라인 콘택 영역에 해당된다.
본 발명의 다른 실시예에 따르면, 각 게이트 구조물들(115)의 측벽에 제1 스페이서(118)를 형성하기 전에, 게이트 구조물들(115) 사이에 노출되는 반도체 기판(100)에 낮은 농도의 불순물을 1차적으로 이온 주입한다. 계속하여, 게이트 구조물들(115)의 측벽에 제1 스페이서(118)를 형성한 후, 상기 1차 이온 주입된 반도체 기판(100)에 높은 농도의 불순물을 2차적으로 이온 주입하여 LDD 구조를 갖는 소스/드레인 영역인 제1 및 제2 콘택 영역(121, 124)을 형성할 수 있다.
반도체 기판(100)의 상기 액티브 영역에 형성된 워드 라인들(127)은 각기 그 측벽에 형성된 제1 스페이서(118)에 의하여 인접하는 워드 라인들(127)과 서로 전기적으로 분리된다. 즉, 각 워드 라인들(127)의 상면 및 측면에는 절연물로 구성된 게이트 마스크(112) 및 제1 스페이서(118)가 위치하기 때문에, 인접하는 워드 라인들(127)은 서로 전기적으로 절연된다.
다시 도 4 및 도 5를 참조하면, 워드 라인들(127)을 덮으면서 반도체 기판(100)의 전면에 산화물로 이루어진 제1 층간 절연막(130)을 형성한다. 제1 층간 절연막(130)은 BPSG, PSG, USG, SOG, TEOS 또는 HDP-CVD 산화물을 사용하여 형성할 수 있다.
화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 워드 라인들(127)의 상면이 노출될 때까지 제1 층간 절연막(130)의 상부를 식각함으로써, 제1 층간 절연막(130)의 상면을 평탄화시킨다.
전술한 바에 따라 평탄화된 제1 층간 절연막(130) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(130)을 부분적으로 이방성 식각함으로써, 제1 층간 절연막(130)에 제1 및 제2 콘택 영역(121, 124)을 노출시키는 제1 콘택홀들(131)을 형성한다. 여기서, 산화물로 이루어진 제1 층간 절연막(130)을 식각할 때, 질화물로 이루어진 워드 라인들(127)의 게이트 마스크(112)에 대하여 높은 식각 선택비를 갖는 식각 가스를 사용하여 제1 층간 절연막(130)을 식각한다. 이에 따라, 제1 콘택홀들(131)이 워드 라인(127)에 대하여 자기 정렬(self-aligned)되면서 제1 및 제2 콘택 영역(121, 124)을 노출시킨다. 이 경우, 제1 콘택홀들(131) 가운데 일부는 커패시터 콘택 영역인 제1 콘택 영역(121)을 노출시키며, 제1 콘택홀들(131) 중 나머 지는 비트 라인 콘택 영역인 제2 콘택 영역(124)을 노출시킨다.
상기 제2 포토레지스트 패턴을 제거한 다음, 제1 및 제2 콘택 영역(121, 124)을 노출시키는 제1 콘택홀들(131)을 채우면서 제1 층간 절연막(130) 상에 제2 도전막(도시되지 않음)을 형성한다. 여기서, 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 티타늄 질화물과 같은 금속 질화물 또는 텅스텐이나 구리 등과 금속을 사용하여 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화된 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 제2 도전막을 식각하여 각기 제1 콘택홀들(131)을 매립하는 자기 정렬된 콘택 패드(SAC)인 제1 패드(133) 및 제2 패드(136)를 형성한다. 여기서, 제1 스토리지 노드 콘택 패드인 제1 패드(133)는 커패시터 콘택 영역인 제1 콘택 영역(121)에 접촉되며, 제1 비트 라인 콘택 패드인 제2 패드(136)는 비트 라인 콘택 영역인 제2 콘택 영역(124)에 접촉된다.
제1 및 제2 패드(133, 136)가 형성된 제1 층간 절연막(130) 상에 제2 층간 절연막(139)을 형성한다. 제2 층간 절연막(139)은 후속하여 형성되는 비트 라인(148)과 제1 패드(133)를 전기적으로 절연시키는 역할을 한다. 제2 층간 절연막(139)은 BPSG, PSG, USG, TEOS, SOG 또는 HDP-CVD 산화물을 사용하여 형성한다. 이 경우, 제1 및 제2 층간 절연막(130, 139)은 전술한 산화물 가운데 동일한 물질을 사용하여 형성할 수 있다. 또한, 제1 및 제2 층간 절연막(130, 139)은 상기 산화물 중에서 서로 다른 물질을 사용하여 형성할 수도 있다. 본 발명의 다른 실시예 에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제2 층간 절연막(139)을 식각함으로써, 제2 층간 절연막(139)의 상면을 평탄화시킬 수 있다.
제2 층간 절연막(139) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(139)을 부분적으로 식각함으로써, 제2 층간 절연막(139)에 제1 층간 절연막(130)에 매립된 제2 패드(136)를 노출시키는 제2 콘택홀(도시되지 않음)을 형성한다. 상기 제2 콘택홀은 후속하여 형성되는 비트 라인(148)과 제2 패드(136)를 서로 연결하기 위한 비트 라인 콘택홀에 해당한다. 본 발명의 다른 실시예에 따르면, 제2 층간 절연막(139)과 상기 제3 포토레지스트 패턴 사이에 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 제1 반사 방지막(ARL)을 추가적으로 형성한 후, 사진 식각 공정을 진행하여 상기 제2 콘택홀을 형성할 수 있다.
재차 도 4 및 도 5를 참조하면, 상기 제3 포토레지스트 패턴을 제거한 다음, 상기 제2 콘택홀을 채우면서 제2 층간 절연막(139) 상에 제3 도전막(도시되지 않음) 및 제2 마스크층(도시되지 않음)을 차례로 형성한다. 상기 제3 도전막 및 제2 마스크층은 후에 각기 비트 라인 도전막 패턴(142) 및 비트 라인 마스크(145)로 패터닝된다.
상기 제2 마스크층 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층 및 제3 도전막을 순차적으로 패터닝함으로써, 상기 제2 콘택홀을 채우는 제3 패드(도 시되지 않음)를 형성하는 동시에 제2 층간 절연막(139) 상에 비트 라인 도전막 패턴(142) 및 비트 라인 마스크(145)를 포함하는 비트 라인(148)을 형성한다. 상기 제3 패드는 비트 라인(148)과 제2 패드(136)를 서로 전기적으로 연결하는 제2 비트 라인 콘택 패드에 해당된다.
비트 라인 도전막 패턴(142)은 대체로 금속으로 구성된 제1 층 및 금속 화합물로 이루어진 제2 층으로 이루어진다. 이 경우, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다. 비트 라인 마스크(145)는 후속하는 스토리지 전극(212, 도 23 내지 도 25 참조)을 형성하기 위한 식각 공정 동안 비트 라인 도전막 패턴(142)을 보호하는 역할을 한다. 이 경우, 비트 라인 마스크(145)는 산화물로 구성된 제4 층간 절연막(160) 및 제1 몰드막(166, 도 6 및 도 7 참조)에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 비트 라인 마스크(145)는 실리콘 질화물과 같은 질화물로 이루어진다.
본 발명의 다른 실시예에 따르면, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층을 패터닝함으로써, 상기 제3 도전막 상에 비트 라인 마스크(145)를 먼저 형성한다. 이어서, 상기 제4 포토레지스트 패턴을 제거한 후, 비트 라인 마스크(145)를 식각 마스크로 이용하여 상기 제3 도전막을 식각함으로써, 제2 층간 절연막(139) 상에 비트 라인 도전막 패턴(142)을 형성할 수 있다. 이 때, 제2 층간 절연막(139)에 형성된 상기 제2 콘택홀을 매립하여 비트 라인 도전막 패턴(142)과 제2 패드(136)를 전기적으로 연결하는 상기 제3 패드가 동시에 형성된다. 또한, 본 발명의 또 다른 실시예에 따르면, 상기 제2 콘택홀을 채우면서 제2 층간 절연막(139) 상에 추가적인 도전막을 형성한 후, 제2 층간 절연막(139)의 상면이 노출될 때까지 상기 도전막을 식각하여 제2 패드(136)에 접촉되는 상기 제3 패드를 먼저 형성한다. 다음에, 상기 제3 패드가 형성된 제2 층간 절연막(139) 상에 상기 제3 도전막 및 제2 마스크층을 형성한 후, 상기 제3 도전막 및 제2 마스크층을 패터닝하여 비트 라인(148)을 형성할 수 있다. 보다 상세하게는, 비트 라인 콘택 패드인 상기 제3 패드를 노출시키는 비트 라인 콘택홀인 상기 제2 콘택홀을 채우면서 제2 층간 절연막(139) 상에 티타늄/티타늄 질화물로 이루어진 장벽 금속막 및 텅스텐으로 이루어진 금속막을 순차적으로 형성한 후, 화학 기계적 연마 공정 또는 에치 백 공정으로 제2 층간 절연막(139)의 상부가 노출될 때까지 상기 장벽 금속막 및 금속막을 식각하여 상기 제2 콘택홀을 매립하는 비트 라인 콘택 플러그에 해당되는 제3 패드를 형성한다. 이에 따라, 상기 제3 패드는 제2 패드(136)에 접촉된다. 이어서, 상기 제3 패드 상에 텅스텐과 같은 금속으로 이루어진 제3 도전막 및 제2 마스크층을 형성한 다음, 상기 제3 도전막 및 제2 마스크층을 패터닝하여, 비트 라인 도전막 패턴(142) 및 비트 라인 마스크(145)로 구성되는 비트 라인(148)을 형성한다. 이 경우에는, 비트 라인 도전막 패턴(142)이 하나의 금속층으로 이루어진다.
다시 도 4 및 도 5를 참조하면, 비트 라인들(148) 및 제2 층간 절연막(139) 상에 제2 절연막(도시되지 않음)을 형성한 후, 제2 절연막을 이방성 식각하여 각 비트 라인(148)의 측벽에 비트 라인 스페이서인 제2 스페이서(151)를 형성한다. 제2 스페이서(151)는 제2 스토리지 노드 콘택 패드인 제4 패드(157)를 형성하는 동 안 비트 라인(148)을 보호하기 위하여 산화물로 이루어진 제2 층간 절연막(139) 및 후속하여 형성되는 제3 층간 절연막(154)에 대하여 식각 선택비를 가지는 물질로 이루어진다. 예를 들면, 제2 스페이서(151)는 실리콘 질화물과 같은 질화물을 사용하여 형성된다.
측벽에 제2 스페이서(151)가 형성된 비트 라인(148)을 덮으면서 제2 층간 절연막(139) 상에 제3 층간 절연막(154)을 형성한다. 제3 층간 절연막(154)은 BPSG, USG, PSG, TEOS, SOG 또는 HDP-CVD 산화물 등과 같은 산화물로 형성된다. 상술한 바와 같이, 제3 층간 절연막(154)은 제2 층간 절연막(139)과 동일한 물질을 사용하여 형성할 수 있다. 또한, 제3 층간 절연막(154)은 제2 층간 절연막(139)과 상이한 물질을 사용하여 형성할 수도 있다. 바람직하게는, 저온에서 증착되면서 보이드(void) 없이 비트 라인들(148) 사이의 갭(gap)을 매립할 수 있는 HDP-CVD 산화물을 이용하여 제3 층간 절연막(154)을 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 비트 라인 마스크(145)의 상면이 노출될 때까지 제3 층간 절연막(154)을 식각하여 제3 층간 절연막(154)의 상면을 평탄화시킨다. 본 발명의 다른 실시예에 따르면, 비트 라인 마스크(145)를 노출시키지 않고 제3 층간 절연막(154)이 비트 라인(148) 상에서 소정의 두께를 가지도록 제3 층간 절연막(154)을 평탄화시킬 수도 있다. 본 발명의 또 다른 실시예에 따르면, 인접하는 비트 라인(148)들 사이에 위치하는 제3 층간 절연막(154) 내에 보이드가 발생하는 현상을 방지하기 위하여, 비트 라인(148) 및 제2 층간 절연막(139) 상에 약 50 ∼200Å 정도의 두께를 갖는 질화물로 이루어진 추가적인 절연막을 형성한 다음, 이러한 추가적인 절연막 상에 제3 층간 절연막(154)을 형성할 수도 있다.
평탄화된 제3 층간 절연막(154) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(154) 및 제2 층간 절연막(139)을 부분적으로 식각함으로써, 제1 패드들(133)을 노출시키는 제3 콘택홀들(155)을 형성한다. 제3 콘택홀들(155)은 스토리지 노드 콘택홀들에 해당된다. 이 경우, 제3 콘택홀들(155)은 비트 라인(148)의 측벽에 형성된 제2 스페이서(151)에 의하여 자기 정렬 방식으로 형성된다. 본 발명의 다른 실시예에 따르면, 후속하는 사진 식각 공정의 공정 마진을 확보할 수 있도록 제3 층간 절연막(154) 상에 제2 반사 방지막(ARL)을 추가적으로 형성한 후, 사진 식각 공정을 진행할 수 있다. 본 발명의 또 다른 실시예에 따르면, 제3 콘택홀들(155)을 형성한 다음, 추가적인 세정 공정을 수행하여 제3 콘택홀들(155)을 통해 노출되는 제1 패드들(121)의 표면에 존재하는 자연 산화막이나 폴리머 또는 각종 이물질 등을 제거할 수 있다.
제3 콘택홀들(155)을 채우면서 제3 층간 절연막(154) 상에 제4 도전막을 형성한 후, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제3 층간 절연막(154) 및 비트 라인(148)의 상면이 노출될 때까지 상기 제4 도전막을 식각하여 제3 콘택홀들(155) 내에 각기 제2 스토리지 노드 콘택 패드인 제4 패드(157)를 형성한다. 제4 패드(157)는 대체로 불순물로 도핑된 폴리실리콘 또는 금속으로 이루어진다. 제4 패드(157)는 제1 패드(133)와 후속하여 형성되는 스토리 지 전극(212, 도 23 내지 도 25 참조)을 서로 전기적으로 연결시키는 역할을 한다. 이에 따라, 스토리지 전극(196)은 제4 패드(157) 및 제1 패드(133)를 통하여 커패시터 콘택 영역인 제1 콘택 영역(121)에 전기적으로 연결된다.
도 6 내지 도 13은 상기와 같이 반도체 기판 상에 형성된 도전성 구조물들 상에 실린더형 커패시터를 형성하기 위한 몰드 구조물(188)을 형성하기 위한 단계들을 설명하는 평면도들 및 단면도들이다.
도 6 및 도 7은 도전성 구조물들 상에 몰드막들을 형성하는 단계들을 설명하기 위한 단면도들이다.
도 6 및 도 7을 참조하면, 제4 패드(157), 비트 라인(148) 및 제3 층간 절연막(154) 상에 BPSG, PSG, USG, TEOS, SOG 또는 HDP-CVD 산화물 등을 사용하여 제4 층간 절연막(160)을 형성한다. 제4 층간 절연막(160)은 비트 라인(148)과 후속하여 형성되는 스토리지 전극(196)을 전기적으로 절연시키는 역할을 한다. 상술한 바와 마찬가지로, 제4 층간 절연막(160)은 제3 층간 절연막(154) 및/또는 제2 층간 절연막(139)과 동일한 물질을 사용하여 형성할 수 있다. 또한, 제4 층간 절연막(160)은 제3 층간 절연막(154) 및/또는 제2 층간 절연막(139)과 상이한 물질을 사용하여 형성할 수도 있다.
제4 층간 절연막(160) 상에 식각 저지막(163)을 형성한다. 식각 저지막(163)은 제4 층간 절연막(160) 및 제1 몰드막(166)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(163)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제4 층간 절연막(160)의 상면을 평탄화시킨 다음, 평탄화된 제4 층간 절연막(160) 상에 식각 저지막(163)을 형성할 수 있다.
식각 저지막(163) 상에 스토리지 전극(196)을 형성하기 위한 제1 몰드막(166)을 형성한다. 제1 몰드막(166)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성한다. 바람직하게는, 제1 몰드막(166)은 TEOS를 사용하여 형성한다. 여기서, 제1 몰드막(166)은 식각 저지막(163)의 상면을 기준으로 약 5,000∼50,000Å 정도의 두께를 갖도록 형성된다. 본 실시예에 있어서, 제1 몰드막(166)의 두께는 커패시터(221, 도 30 및 도 31 참조)에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다. 즉, 커패시터(221)의 높이는 제1 몰드막(166)의 두께에 의하여 주로 결정되므로, 요구되는 캐패시턴스를 갖는 커패시터(221)를 형성하기 위하여 제1 몰드막(166)의 두께를 적절하게 조절할 수 있다. 또한, 후술하는 바와 같이 커패시터(221)의 구조적 안정성을 현저하게 향상시킬 수 있는 안정화 부재(208, 도 20 내지 도 22 참조)가 제공되기 때문에 커패시터(221)의 쓰러짐 없이 동일한 직경을 가지면서도 크게 높아진 높이를 가지는 커패시터(221)를 구현할 수 있다. 본 실시예에 따른 커패시터(221)는 비록 높은 종횡비를 갖는 경우에도 안정화 부재(208)로 인하여 쓰러짐이 없이 크게 개선된 구조적 안정성을 가지게 된다.
다시 도 6 및 도 7을 참조하면, 제1 몰드막(166) 상에 제2 몰드막(169)을 형성한다. 상기 안정화 부재(208)로 형성되기 위한 제2 몰드막(169)은 제1 몰드막(166)의 상면으로부터 약 400∼5,000Å 정도의 두께로 형성된다. 그러나, 본 발명은 상기 제2 몰드막(169)의 두께에 의해 한정되지는 않는다.
이어서, 상기 제2 몰드막(169) 상에 제3몰드막(172)을 형성한다. 상기 제3 몰드막(172)은 제2 몰드막(169)으로부터 약 1,000∼6,000Å 정도의 두께로 형성될 수 있으며, TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성될 수 있다.
상기 제1 몰드막(166)과 제3 몰드막(172)은 특정 에천트에 대하여 실질적으로 동일한 식각 속도를 갖는 물질로 형성되는 것이 바람직하며, 제1 몰드막(166) 또는 제3몰드막(172)은 상기 특정 에천트에 대하여 제2 몰드막(169)보다 빠른 식각 속도를 갖는 것이 바람직하다. 예를 들면, 상기 제1 몰드막(166)과 제2 몰드막(169) 사이의 식각 선택비는 약 200:1 이상인 것이 바람직하다. 더 예를 들면, 제1 몰드막(166) 및 제3 몰드막(172)이 TEOS 또는 HDP-CVD 산화물로 이루어질 경우, 제2 몰드막(169)은 실리콘 질화물을 이용하여 형성될 수 있다. 이에 따라, 제1 및 제3 몰드막(166, 172)은 제2 몰드막(169)에 비하여 불화수소를 포함하는 식각액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액에 대하여 빠른 속도로 식각된다.
상기 제3 몰드막(172) 상에 제4 몰드막(175)을 형성한다. 제4 몰드막(175)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성될 수 있으며, 후속 단계에서 형성되는 스토리지 전극(212)의 두께의 2배 이하의 두께를 갖는 것이 바람직하다. 여기서, 상술한 바와 같은 특정 에천트에 대하여 제4 몰드막(175)은 제1 몰드막(166) 또는 제3 몰드막(172)보다 빠른 식각 속도를 갖는 것이 바람직하 다. 예를 들면, 제1 몰드막(166) 또는 제3 몰드막(172)이 TEOS, HDP-CVD 산화물로 형성되는 경우, 제4 몰드막(175)은 BPSG 또는 PSG와 같이 불순물을 포함하는 산화물로 이루어질 수 있다. 또한, 상기와 같이 불순물을 포함하는 산화물로 이루어진 제4 몰드막(175)은 불순물의 농도를 조절함으로써 상기 특정 에천트에 대한 식각 속도를 조절할 수 있다. 더 나아가서, 상기 몰드막들(166, 169, 172, 175)의 식각 속도는 온도, 압력, 불순물 농도 등과 같은 공정 조건들에 따라 바람직하게 조절될 수 있다.
제4 몰드막(175) 상에 제3 마스크층(178)을 형성한다. 제3 마스크층(178)은 제1 내지 제4 몰드막(166, 169, 172, 175)에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 제3 마스크층(178)은 폴리실리콘 또는 실리콘 질화물로 이루어질 수 있으며, 제4 몰드막(175)의 상면으로부터 약 100 내지 6,000Å 정도의 두께를 갖도록 형성될 수 있다.
도 8은 제1 개구를 형성하는 단계를 설명하기 위한 평면도이며, 도 9는 도 8에 도시한 A1-A2 선에 따른 단면도이며, 도 10은 도 8에 도시한 B1-B2 선에 따른 단면도이다.
도 8 내지 도 10을 참조하면, 제3 마스크층(178) 상에 제6 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제6 포토레지스트 패턴을 식각 마스크로 사용하여 제3 마스크층(178)을 패터닝하여 제4 몰드막(175) 상에 스토리지 전극(212)을 형성하기 위한 스토리지 노드 마스크(181)를 형성한다. 한편, 도시되지는 않았으나, 제3 마스크층(178) 상에 상기 제6 포토레지스트 패턴을 형성하기 위한 반사 방지막(도시되지 않음)이 더 형성될 수도 있다.
상기 스토리지 노드 마스크(181)를 식각 마스크로 사용하는 이방성 식각 공정을 통해 제4 내지 제1몰드막(175, 172, 169, 166), 식각 저지막(163) 및 제4 층간 절연막(160)을 순차적으로 식각하여 제4 패드(157)를 노출시키는 제1 개구(184)를 형성한다. 상기 이방성 식각 공정의 예로는 플라즈마 식각(plasma etching) 공정 또는 반응성 이온 식각(reactive ion etching) 공정 등이 있다. 한편, 상기 제6 포토레지스트 패턴은 애싱 및 스트립 공정을 통해 제거될 수 있다.
도 11은 제2 개구를 형성하는 단계를 설명하기 위한 평면도이며, 도 12는 도 11에 도시한 A1-A2 선에 따른 단면도이며, 도 13은 도 11에 도시한 B1-B2 선에 따른 단면도이다.
도 11 내지 도 13을 참조하면, 상기 제1 개구(184, 도 8 내지 도 10)의 내측면 부위를 습식 식각, 화학적 건식 식각(chemical dry etching; CDE)과 같은 등방성 식각 공정을 통해 제거함으로써 스토리지 전극(212)에 대하여 실질적으로 수직하는 방향으로 확장된 제2 개구(187)를 형성한다. 상기 습식 식각에는 불화수소를 포함하는 식각액, 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액, 또는 불화 암모늄, 불화수소 및 증류수 등을 포함하는 LAL 식각액 등이 사용될 수 있으며, 상기 건식 식각에는 불화수소 및 수증기를 함유하는 식각 가스, 사불화탄소 및 산소를 포함하는 식각 가스 등이 사용될 수 있다.
한편, 도 8 내지 도 10에 도시된 바와 같이, 단위 셀 내의 모든 제1 개구들(184)은 워드 라인(127) 또는 비트 라인(148)과 같은 하부 도전성 구조물들 에 대하여 평행한 방향(A1-A2 방향)과 좌측 또는 우측 사선 방향(B1-B2 방향)을 따라 서로 소정의 간격으로 이격된다. 즉, 제1 개구들(184)은 서로 접촉되지 않고 각기 상기 하부 도전성 구조물들이 배열된 방향에 평행한 방향과 좌측 또는 우측 사선 방향을 따라 서로 균등한 간격으로 이격되게 배치된다. 이 경우, 워드 라인(127) 또는 비트 라인(148) 등과 같은 하부 도전성 구조물이 배열된 방향에 대하여 평행한 방향(A1-A2 방향)으로 형성된 제1 개구들(184)의 간격이 좌측 또는 우측 사선 방향(B1-B2 방향)을 따라 위치하는 제1 개구들(184)의 간격 보다 약간 넓게 형성된다. 이하, 상기 하부 도전성 구조물들이 배열된 방향에 대하여 평행한 방향을 제1 방향(A1-A2 방향)이라 하고, 좌측 또는 우측 사선 방향(B1-B2 방향)을 제2 방향이라 한다.
도 11 내지 도 13을 다시 참조하면, 상기 제1 방향으로 배열된 제2 개구들(187)은 잔존하는 제4 몰드막(175)에 의해 서로 이격되어 있으며, 상기 제2 방향으로 배열된 제2 개구들(187)은 서로 연통되어 있다.
한편, 상기 제1 내지 제4 몰드막들(166, 169, 172, 175)은 상기 제2 개구를(187) 형성하기 위한 등방성 식각 공정에서 사용되는 에천트에 대하여 서로 다른 식각 속도들을 갖는다. 따라서, 상기 에천트를 사용하는 등방성 식각 공정을 통해 형성된 제2 개구(187)는 상기 제1 몰드막(166)에 의해 한정되며 제1 폭을 갖는 제1 영역(187a)과, 상기 제2 몰드막(169)에 의해 한정되며 상기 제1 폭보다 좁은 제2 폭을 갖는 제2 영역(187b)과, 상기 제3 몰드막(172)에 의해 한정되며 상기 제1 폭과 실질적으로 동일한 제3 폭을 갖는 제3 영역(187c)과, 상기 제4 몰드막(175)에 의해 한정되며 상기 제1 폭보다 넓은 제4 폭을 갖는 제4 영역(187d)을 포함한다.
구체적으로, 제1 몰드막(166)과 제3 몰드막(172) 사이에 위치하는 제2 몰드막(169)은 상기 제1 몰드막(166) 및 제3 몰드막(172)에 비하여 느린 속도로 식각되며, 제3 몰드막(172) 상의 제4 몰드막(175)은 상기 제1 몰드막(166) 및 제3 몰드막(172)에 비하여 빠른 속도로 식각된다. 따라서, 제2 방향으로 배열된 제2 개구들(187)은 상기 제4 영역들(187d)을 통해 서로 연통되며, 제1 방향으로 배열된 제2 개구들(187)은 잔존하는 제4 몰드막(175)에 의해 서로 격리된다. 또한, 제2 몰드막(169)은 상기 제2 개구(187)의 내측으로 돌출되며, 제1 몰드막(166) 및 제3 몰드막(172)에 비하여 느린 식각 속도를 갖는 식각 저지막(163)도 역시 제2 개구(187)의 내측으로 돌출된다.
도 14 내지 도 31은 상술한 바와 같은 단계들을 통해 형성된 몰드 구조물(188)을 이용하여 실린더형 커패시터를 형성하기 위한 단계들을 설명하는 평면도들, 단면도들 및 사시도이다.
도 14는 스토리지 전극을 형성하기 위한 도전층을 형성하는 단계를 설명하기 위한 평면도이며, 도 15는 도 14에 도시한 A1-A2 선에 따른 단면도이며, 도 16은 도 14에 도시한 B1-B2 선에 따른 단면도이다.
도 14 내지 도 16을 참조하면, 스토리지 노드 마스크(181) 및 상기 제2 개구들(187)의 내측면들 상에 균일한 두께를 갖는 도전층(190)을 형성한다. 상기 도전 층(190)은 불순물 도핑된 폴리 실리콘 또는 금속으로 이루어질 수 있다. 상기 도전층(190)은 제3 몰드막(172), 제4 몰드막(175) 및 스토리지 노드 마스크(181)에 의해 한정된 제2 개구(187)의 제4 영역(187d, 도 11 내지 도 13 참조)을 매립하도록 형성되는 것이 바람직하다. 상기 제4 몰드막(175)의 두께가 상기 도전층(190)의 두께의 2배보다 두꺼운 경우, 상기 도전층(190)은 제2 개구(187)의 한정된 제4 영역(187d)을 완전히 매립할 수 없으므로, 상기 제4 몰드막(175)의 두께는 도전층(190)의 두께의 2배 이하인 것이 바람직하다.
한편, 제2 몰드막(169) 및 식각 저지막(163)은 상기 제2 개구(187)를 형성하기 위한 등방성 식각 공정에 의해 제2 개구(187)의 내측으로 돌출된다. 따라서, 상기 도전층(190)은 돌출된 제2 몰드막(169)에 의해 제2 개구(187)의 내측으로 돌출된 제1 환형 돌출부(193)와 돌출된 식각 저지막(163)에 의해 제2개구(187)의 내측으로 돌출된 제2 환형 돌출부(196)를 갖는다.
도 17은 스토리지 노드 마스크를 제거하는 단계를 설명하기 위한 평면도이며, 도 18은 도 17에 도시한 A1-A2 선에 따른 단면도이며, 도 19는 도 17에 도시한 B1-B2 선에 따른 단면도이다.
도 17 내지 도 19를 참조하면, 도전층(190)이 형성된 제2 개구(187)를 매립하는 희생층(199)을 형성한 후 에치 백 공정 또는 화학적 기계적 연마 공정과 같은 평탄화 공정을 통해 스토리지 노드 마스크(181)를 제거한다. 상기 평탄화 공정은 제4 몰드막(175)과 제2 개구(187)의 제4 영역(187d)에 채워진 도전층(190) 부위가 노출되도록 수행된다. 상기 희생층(199)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 이용하여 형성될 수 있으며, 바람직하게는 제1 몰드막(166) 및 제3 몰드막(172)과 동일한 물질로 형성되는 것이 바람직하다. 상기 희생층(199)은 상기 도전층(190)을 스토리지 전극들(212)로 형성하는 동안 상기 스토리지 전극들(212)을 보호하기 위해 형성된다.
도 20은 제3 개구 및 안정화 부재를 형성하는 단계를 설명하기 위한 평면도이며, 도 21은 도 20에 도시한 A1-A2 선에 따른 단면도이며, 도 22는 도 20에 도시한 B1-B2 선에 따른 단면도이다.
도 20 내지 도 22를 참조하면, 스토리지 노드 마스크(181)를 제거하기 위한 평탄화 공정을 통해 노출된 도전층(190) 상측 부위(190a)를 식각 마스크로 사용하는 이방성 식각 공정을 통해 제1 몰드막(166)을 노출시키는 제3 개구(202)를 형성한다. 이 경우, 상기 제4 몰드막(175)은 완전히 제거되며, 제3 몰드막(172) 및 제2 몰드막(169)은 부분적으로 제거되고, 동시에 제2 개구(187)에 채워진 희생층(199)의 일부가 제거되어 제4 개구(205)가 형성된다. 부언하면, 상기 제3 개구(202)를 형성하는 이방성 식각 공정은 식각 저지막(163), 제2 개구(187)의 내측면 상에 형성된 도전층(190), 제2 몰드막(169)에 의해 한정된 제1 몰드막(166)을 노출시키기 위해 수행된다. 또한, 도시된 바와 같이 상기 제1 몰드막(166)은 상기 제3 개구(202)를 형성하기 위한 이방성 식각 공정을 수행하는 동안 과도 식각될 수도 있다.
또한, 상기 제3 개구(202)를 형성하기 위한 이방성 식각 공정을 수행하는 동안, 제2 몰드막(169)이 부분적으로 제거되어 상기 제2 개구(187)의 내측면 상에 형 성된 도전층(190)을 감싸는 링 형상의 안정화 부재(208)가 형성된다.
도 23은 스토리지 전극을 형성하는 단계를 설명하기 위한 평면도이며, 도 24는 도 23에 도시한 A1-A2 선에 따른 단면도이며, 도 25는 도 23에 도시한 B1-B2 선에 따른 단면도이다.
도 23 내지 도 25를 참조하면, 스토리지 노드 전극(212)을 형성하기 위해 상기 제3 개구(202)를 형성하기 위한 이방성 식각 공정에서 식각 마스크로 사용된 도전층 상측 부위(190a)를 제거한다. 상기 도전층(190)의 상측 부위(190a)는 에치 백 공정 또는 화학적 기계적 연마 공정과 같은 평탄화 공정을 통해 제거될 수 있다. 즉, 상기 도전층(190)은 상기 상측 부위(190a)를 통해 서로 연결되어 있으므로, 상기 제4 영역(187d)에 채워진 상기 도전층(190)의 상측 부위(190a)를 제거함으로써 서로 격리된 다수의 스토리지 전극들(212)이 완성된다.
한편, 이와는 다르게 상기 도전층(190)의 상측 부위(190a)를 제거하는 동안 스토리지 전극들(212)을 보호하기 위해 상기 제3 개구(202)를 매립하는 제2 희생층(도시되지 않음)을 형성할 수도 있다.
도 26은 스토리지 전극과 안정화 부재를 설명하기 위한 사시도이며, 도 27은 도 26에 도시된 스토리지 전극과 안정화 부재를 설명하기 위한 평면도이며, 도 28은 도 27에 도시한 A1-A2 선에 따른 단면도이며, 도 29는 도 27에 도시한 B1-B2 선에 따른 단면도이다.
도 26 내지 도 29를 참조하면, 제1 몰드막(166)과 제3 몰드막(172)을 등방성 식각 공정을 통해 제거한다. 상기 등방성 식각 공정으로는 식각액을 이용하는 습식 식각 공정 또는 식각 가스를 사용하는 화학적 건식 식각 공정이 적용될 수 있다. 상기 식각액으로는 불화수소를 포함하는 식각액, 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액, 또는 불화 암모늄, 불화수소 및 증류수 등을 포함하는 LAL 식각액 등이 사용될 수 있으며, 상기 식각 가스로는 불화수소 및 수증기를 함유하는 식각 가스, 사불화탄소 및 산소를 포함하는 식각 가스 등이 사용될 수 있다.
상기 제1 몰드막(166)이 제거되는 동안 안정화 부재(208)의 표면 부위도 함께 제거될 수 있다. 따라서, 상기 제1 몰드막(166)이 제거되는 동안 안정화 부재(208)가 식각액 또는 식각 가스에 충분히 견딜 수 있도록, 제1 몰드막(166)과 안정화 부재(208) 사이의 식각 선택비가 큰 것이 바람직하며, 안정화 부재(208)의 두께가 충분히 두꺼운 것이 또한 바람직하다. 즉, 상기 안정화 부재(208)의 두께는 제1 몰드막(166)의 두께와 제1 몰드막(166)과 안정화 부재(208) 사이의 식각 선택비를 고려하여 결정될 수 있다.
상술한 바와 같은 단계들에 의해 완성된 스토리지 전극(212)과 안정화 부재(208)에 대하여 도 26 내지 도 29를 참조하여 상세하게 설명하면 다음과 같다.
상기 스토리지 전극(212)은 콘택 영역의 제4 패드(157) 상에 형성되며, 상부가 개방된 실린더 형상을 갖는다. 상기 안정화 부재(208)는 링 형상을 갖고, 스토리지 전극(212)의 상부를 감싸도록 형성된다. 상기 안정화 부재(208)는 인접하는 안정화 부재들(208)과 함께 상기 스토리지 전극(212)과 인접하는 스토리지 전극들(212)을 상호적으로 지지함으로써 반도체 기판 상에 형성된 스토리지 전극들(212)의 구조적 안정성을 향상시킨다.
또한, 제1 방향(A1-A2 방향)으로 배열된 스토리지 전극들(212)의 안정화 부재들(208)은 서로 이격되어 있으며, 제2 방향(B1-B2 방향)으로 배열된 스토리지 전극들(212)의 안정화 부재들(208)은 서로 연결되어 있다.
한편, 각각의 스토리지 전극(212) 상부의 외측 표면에는 안정화 부재(208)를 수용하는 환형 그루브(212a)가 형성되어 있고, 스토리지 전극(212) 상부의 내측 표면에는 상기 환형 그루브(212a)와 대응하는 제1 환형 돌출부(193)가 형성되어 있다. 또한, 스토리지 전극(212) 하부의 내측 표면에는 식각 저지막(163)에 의해 제2 환형 돌출부(196)가 형성되어 있으며, 스토리지 전극(212)은 실질적으로 일정한 두께를 갖는다. 상기 안정화 부재(208)는 상기 환형 그루브(212a)의 내측면으로부터 스토리지 전극(212)에 대하여 실질적으로 수직하며 인접하는 스토리지 전극(212) 방향으로 연장된다. 따라서, 스토리지 전극(212) 상부의 구조적 안정성은 안정화 부재(208)에 의해 향상되며, 스토리지 전극(212) 하부의 구조적 안정성은 제2 환형 돌출부(196)에 의해 향상된다.
도 30 및 도 31은 반도체 기판 상에 커패시터를 완성하는 단계들을 설명하기 위한 단면도들이다.
도 30 및 도 31을 참조하면, 안정화 부재들(208)에 의해 인접하는 스토리지 전극들(212)이 서로 연결된 상태에서 각 스토리지 전극(212) 상에 유전막(215) 및 플레이트 전극(218)을 순차적으로 형성하여 커패시터(221)를 완성한다. 상기 유전막(215) 및 플레이트 전극(218)은 도시된 바와 같이 스토리지 전극들(212) 및 안정 화 부재들(208)의 표면들 상에 전체적으로 형성된다. 이 경우, 상기 제1 방향을 따라 위치하는 커패시터들(221)은 서로 소정의 간격으로 이격되는 반면, 제2 방향을 따라 위치하는 커패시터들(221)은 안정화 부재들(208)로 인하여 인접하는 커패시터들(221) 모두가 서로를 지지하는 구조로 형성된다.
따라서, 커패시터들(221)의 종횡비가 높은 경우라 할지라도, 커패시터들(221)이 쓰러지는 현상을 방지할 수 있다.
이 후, 커패시터(221) 상에 상부 배선과의 전기적 절연을 위한 제5 층간 절연막(도시되지 않음)을 형성한 다음, 상기 제5 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다.
상술한 바와 같이 본 발명에 따르면, 스토리지 전극의 상부를 감싸는 안정화 부재는 상기 스토리지 전극과 인접하는 스토리지 전극들이 상호적으로 지지되도록 서로 연결된다. 구체적으로, 상기 스토리지 전극들은 상기 제1 방향으로 따라 서로 이격되며, 상기 제2 방향을 따라 서로 연결된다. 따라서, 상기 스토리지 전극들의 쓰러짐을 효과적으로 방지할 수 있으며, 상기 스토리지 전극들을 포함하는 커패시터들 사이의 2-비트 단락 현상을 원천적으로 방지하며, 상기 커패시터들의 구조적 안정성을 크게 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변 경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. 실린더 형상을 가지며 기판 상에 형성된 스토리지 전극;
    상기 스토리지 전극과 인접하는 스토리지 전극을 상호적으로 지지하기 위해 상기 스토리지 전극의 상부를 감싸며 상기 스토리지 전극에 대하여 실질적으로 수직하며 상기 인접하는 스토리지 전극 방향으로 연장된 링 형상의 안정화 부재;
    상기 스토리지 전극 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 플레이트 전극을 포함하는 커패시터.
  2. 제1항에 있어서, 상기 안정화 부재와 제2 인접하는 스토리지 전극의 안정화 부재는 제1방향으로 서로 이격되어 있으며, 상기 안정화 부재와 상기 인접하는 스토리지 전극의 안정화 부재는 상기 제1방향에 대하여 좌측 또는 우측 사선 방향으로 서로 연결되어 있는 것을 특징으로 하는 커패시터.
  3. 제1항에 있어서, 상기 스토리지 전극 상부의 외측 표면에는 상기 안정화 부재를 수용하는 환형 그루브가 형성되어 있는 것을 특징으로 하는 커패시터.
  4. 제3항에 있어서, 상기 스토리지 전극은 일정한 두께를 갖는 것을 특징으로 하는 커패시터.
  5. 제3항에 있어서, 상기 스토리지 전극 상부의 내측 표면에는 상기 환형 그루브와 대응하는 환형 돌출부가 형성되어 있는 것을 특징으로 하는 커패시터.
  6. 제3항에 있어서, 상기 안정화 부재는 상기 환형 그루브의 내측면으로부터 연장되어 있는 것을 특징으로 하는 커패시터.
  7. 콘택 영역이 형성된 기판 상에 상기 콘택 영역을 노출시키는 개구를 갖는 다수의 몰드막들로 이루어진 몰드 구조물을 형성하는 단계;
    상기 개구의 내측면 상에 실린더 형상을 갖는 스토리지 전극을 형성하는 단계;
    상기 몰드 구조물을 부분적으로 제거하여 상기 스토리지 전극과 인접하는 스토리지 전극을 상호적으로 지지하기 위해 상기 스토리지 전극의 상부를 감싸며 상기 스토리지 전극에 대하여 실질적으로 수직하며 상기 인접하는 스토리지 전극 방향으로 연장된 링 형상의 안정화 부재를 형성하는 단계;
    상기 스토리지 전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 커패시터 제조 방법.
  8. 제7항에 있어서, 상기 몰드 구조물을 형성하는 단계는,
    상기 기판 상에 제1 몰드막, 제2 몰드막, 제3 몰드막 및 제4 몰드막을 순차 적으로 형성하는 단계; 및
    상기 개구를 형성하기 위해 상기 몰드막들을 부분적으로 식각하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  9. 제8항에 있어서, 상기 몰드막을 부분적으로 식각하는 단계는,
    상기 콘택 영역을 노출시키는 제1 개구를 형성하기 위해 상기 몰드막들을 이방성으로 식각하는 단계; 및
    상기 제1 개구로부터 확장된 제2 개구를 형성하기 위해 상기 몰드막들을 등방성으로 식각하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  10. 제9항에 있어서, 상기 등방성 식각 단계를 수행하는 동안, 상기 제1 몰드막은 상기 제3 몰드막과 실질적으로 동일한 식각 속도를 갖는 것을 특징으로 하는 커패시터 형성 방법.
  11. 제10항에 있어서, 상기 등방성 식각 단계를 수행하는 동안, 제1 몰드막은 상기 제2 몰드막보다 빠른 식각 속도를 갖고, 상기 제4 몰드막은 상기 제1 몰드막보다 빠른 식각 속도를 갖는 것을 특징으로 하는 커패시터 제조 방법.
  12. 제9항에 있어서, 상기 제4 몰드막 상에 마스크층을 형성하는 단계; 및 상기 개구를 형성하기 위한 식각 마스크를 형성하기 위해 상기 마스크층을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  13. 제7항에 있어서, 상기 몰드 구조물을 형성하는 단계는,
    상기 기판 상에 제1 몰드막, 제2 몰드막, 제3 몰드막 및 제4 몰드막을 순차적으로 형성하는 단계;
    상기 제4 몰드막 상에 식각 마스크를 형성하는 단계;
    상기 콘택 영역을 노출시키는 제1 개구를 형성하기 위해 상기 몰드막들을 이방성으로 식각하는 단계; 및
    상기 제1 개구로부터 확장된 제2 개구를 형성하기 위해 상기 몰드막들을 등방성으로 식각하는 단계를 포함하되,
    상기 제2 개구는 상기 제1 몰드막에 의해 한정되며 제1 폭을 갖는 제1 영역과, 상기 제2 몰드막에 의해 한정되며 상기 제1 폭보다 좁은 제2 폭을 갖는 제2 영역과, 상기 제3 몰드막에 의해 한정되며 상기 제1 폭과 실질적으로 동일한 제3 폭을 갖는 제3 영역과, 상기 제4 몰드막에 의해 한정되며 상기 제1 폭보다 넓은 제4 폭을 갖는 제4 영역을 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  14. 제13항에 있어서, 상기 제4 영역은 상기 제2 개구와 인접하는 제2 개구들이 배열된 방향으로 상기 제2 개구와 인접하는 제2 개구들 사이에 잔존하는 제4 몰드막에 의해 한정되며, 상기 배열된 방향에 대하여 좌측 또는 우측 사선 방향으로 인접하는 제2 개구들과 연통되는 것을 특징으로 하는 커패시터 형성 방법.
  15. 제14항에 있어서, 상기 스토리지 전극 및 상기 안정화 부재는,
    상기 제2 개구의 내면들 및 상기 식각 마스크 상에 도전층을 형성하는 단계;
    상기 제2 개구를 매립하는 희생층을 형성하는 단계;
    상기 식각 마스크를 제거하기 위한 제1 평탄화 공정을 수행하는 단계;
    상기 제1 몰드막을 노출시키고 상기 안정화 부재를 형성하기 위해 상기 제4 영역에 형성된 도전층의 일부를 식각 마스크로 사용하여 상기 제4 몰드막, 제3 몰드막 및 제2 몰드막을 식각하는 단계;
    상기 스토리지 전극을 형성하기 위해 상기 제4 영역에 형성된 도전층의 일부를 제거하기 위한 제2 평탄화 공정을 수행하는 단계; 및
    상기 희생층과 잔류하는 몰드막들을 제거하는 단계에 의해 형성되는 것을 특징으로 하는 커패시터 제조 방법.
  16. 제15항에 있어서, 상기 제4 몰드막은 상기 도전층의 두께의 2배 이하의 두께를 갖는 것을 특징으로 하는 커패시터 제조 방법.
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