KR20060009995A

KR20060009995A - 캐패시터 제조 방법

Info

Publication number: KR20060009995A
Application number: KR1020040058544A
Authority: KR
Inventors: 박종철; 정상섭
Original assignee: 삼성전자주식회사
Priority date: 2004-07-27
Filing date: 2004-07-27
Publication date: 2006-02-02

Abstract

개선된 구조적 안정성을 갖는 캐패시터에 있어서, 콘택 영역이 형성된 기판 상에 상기 콘택 영역을 노출시키는 개구를 한정하는 몰드 구조물을 형성한다. 상기 노출된 콘택 영역 및 개구의 내측면 상에 예비 스토리지 전극을 형성한 후, 상기 예비 스토리지 전극의 상부를 부분적으로 제거하여 스토리지 전극을 형성한다. 상기 몰드 구조물의 상부를 부분적으로 제거하여 상기 스토리지 전극의 상부를 노출시키고 상기 노출된 스토리지 전극의 상부를 감싸는 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 사용하여 상기 몰드 구조물을 부분적으로 제거함으로써, 상기 스토리지 전극과 인접하는 스토리지 전극을 상호 지지하며 서로 연결하는 그물코 패턴의 안정화 부재를 형성한다. 상기 마스크 패턴과 콘택 영역 상에 잔류하는 몰드 구조물을 제거하고 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 순차적으로 형성하는 단계를 포함하는 캐패시터를 완성한다. 상기 마스크 패턴을 식각 마스크로 사용함으로써, 상기 캐패시터가 쓰러지거나 기울어지는 현상을 원천적으로 방지하는 상기 안정화 부재를 용이하게 형성할 수 있다.

Description

캐패시터 제조 방법{Method for manufacturing a Capacitor}

도 1은 종래의 실린더형 캐패시터를 설명하기 위한 개략적인 단면도이다.

도 2 내지 도 23은 본 발명의 일 실시예에 따른 실린더형 캐패시터를 형성하기 위한 방법을 설명하기 위한 공정 단면도들, 평면도들 및 사시도이다.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 반도체 기판 103 : 소자 분리막

106 : 게이트 산화막 패턴 109 : 게이트 도전층 패턴

112 : 게이트 마스크 115 : 게이트 구조물

118, 151 : 제1 및 제2 스페이서 127 : 워드 라인

121, 124 : 제1 및 제2 콘택 영역 133, 136 : 제1 및 제2 패드

130, 139, 154 : 제1 내지 제3 층간 절연막

142 : 비트 라인 도전막 패턴 145 : 비트 라인 마스크

148 : 비트 라인 157 : 제4 패드

160 : 제1 층간 절연막 163 : 식각 저지막

166, 169, 172, 175 : 제1 내지 제4 몰드막

181 : 스토리지 노드 마스크 184 : 제1 개구

187 : 도전층 190 : 희생층

191 : 예비 스토리지 전극 193 : 스토리지 전극

195 : 제2 개구 197 : 제3 개구

199 : 마스크 패턴 200 : 제4 개구

202 : 안정화 부재 205 : 유전막

208 : 플레이트 전극 211 : 캐패시터

본 발명은 반도체 장치를 제조하는 방법에 관한 것이다. 보다 상세하게는, 반도체 기판 상에 실린더 형상의 캐패시터를 제조하는 방법에 관한 것이다.

일반적으로 DRAM 장치와 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서, 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. 하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 캐패시터로 구성된다. 통상적으로 DRAM 소자 등에 포함되는 캐패시터는 스토리지 전극, 유전막 및 플레이트 전극 등으로 구성된다. 이와 같은 캐패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 캐패시터의 정전 용량을 증가시키는 것이 매우 중요하다.

현재, DRAM 장치의 집적도가 기가급 이상으로 증가함에 따라 단위 셀 당 허용 면적이 지속적으로 감소되면서 캐패시터의 정전 용량을 확보하기 위하여, 초기에는 캐패시터의 형상을 평탄한 구조로 제작하다가 점차로 박스 형상 또는 실린더 형상으로 형성하고 있다. 하지만, 현재와 같이 0.11㎛ 이하의 초미세 선폭 기술을 적용한 기가급 이상의 DRAM 장치에 있어서, 허용된 셀 면적 내에서 캐패시터가 요구되는 정전 용량을 가지기 위해서 스토리지 전극의 종횡비(aspect ratio) 점차 증가되는 추세이다. 이에 따라, 상기 스토리지 전극의 쓰러짐으로 인해 캐패시터들 사이에 2-비트 단락(2-bit fail)이 발생하는 문제점이 있다.

도 1은 종래의 실린더 형상을 갖는 캐패시터의 문제점을 설명하기 위한 개략적인 단면도를 도시한 것이다.

도 1을 참조하면, 종래의 실린더형 캐패시터는 반도체 기판(1)에 형성된 콘택 패드(4)에 전기적으로 접촉되는 실린더형 스토리지 전극(13)을 구비한다. 캐패시터의 스토리지 전극(13)은 반도체 기판(1) 상에 형성된 절연막(7)을 관통하여 형성된 콘택 플러그(10)를 통하여 콘택 패드(4)에 전기적으로 연결된다. 그러나 이와 같은 DRAM 장치의 셀 정전 용량을 증가시키기 위해서는 스토리지 전극(13)의 높이를 증가시켜야 한다. 하지만, 스토리지 전극(13)의 높이가 점점 증가하면 스토리지 전극(13)이 쓰러짐으로써, 인접하는 캐패시터들이 서로 연결되는 2-비트 단락이 발생하게 된다.

상기와 같은 2-비트 단락을 방지하기 위한 캐패시터 제조 방법의 일 예로써, 상기 캐패시터들을 상호 지지함으로써 상기 캐패시터들의 구조적 안정성을 향상시키는 그물코 패턴의 안정화 부재를 형성하는 방법이 개발되고 있다.

상기 방법에 의하면, 캐패시터의 스토리지 전극을 형성하기 위한 개구를 갖는 제1 몰드막과 제2 몰드막 사이에 안정화 부재를 형성하기 위한 실리콘 질화막을 형성한다. 이어서, 상기 몰드막들과 실리콘 질화막을 함께 식각하여 콘택 플러그를 노출시키는 개구를 형성하고, 상기 개구의 내측면들 상에 도전층을 형성한다. 상기 도전층상에 상기 개구를 매립하는 희생층을 형성한 후 상기 제2 몰드막이 노출되도록 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정 또는 에치 백 공정을 수행하여 상기 도전층으로부터 스토리지 전극을 형성한다. 상기 실리콘 질화막이 노출되도록 상기 제2 몰드막을 제거하고, 상기 노출된 표면들 상에 실리콘 산화막을 형성한다. 이어서, 통상의 이방성 식각 공정을 수행하여 상기 실리콘 질화막을 부분적으로 노출시키는 스페이서(spacer)를 상기 스토리지 전극의 측벽에 형성한다. 계속해서, 상기 스페이서를 식각 마스크로 사용하여 상기 노출된 실리콘 질화막을 부분적으로 제거한다. 즉, 상기 스토리지 전극들이 배열된 방향에 대하여 평행한 방향에 형성된 실리콘 질화막은 제거하고 상기 스토리지 전극들이 배열된 방향에 대하여 좌측 또는 우측 사선 방향에 형성된 실리콘 질화막은 남긴다. 그러면 스토리지 전극들을 감싸며 스토리지 전극들을 서로 지지하는 그물코 패턴의 안정화 부재가 완성된다.

상기 안정화 부재가 구조적으로 안정된 패턴을 이루기 위해서는 안정화 부재를 형성하는 위한 실리콘 질화막이 모든 개개의 스토리지 전극들 사이에 빠짐없이 형성되는 것이 바람직하다. 그런데, 상기 그물코 패턴은 상기 식각 마스크에 의해 한정되므로 상기 식각 마스크의 형성 방법에 따라 상기 그물코 패턴의 완성도가 좌우된다.

상기 식각 마스크로 작용하는 스페이서를 형성시키기 위한 실리콘 산화막은 통상적으로 플라즈마 강화 화학기상증착(plasma enhanced chemical vapor deposition; PECVD) 공정을 이용하여 형성한다. 하지만, PECVD 공정은 스텝 커버리지(step coverage)가 열악하여 스토리지 전극의 상부에서 발생되는 오버행(overhang)에 의해 보이드(void)가 발생될 수 있다. 이에 따라, 상기 실리콘 산화막을 식각하는 과정에서 상기 보이드로 인하여, 그물코 패턴을 형성하게 될 부분의 실리콘 질화막이 노출될 수 있고, 후속하는 이방성 식각 공정에 의해 상기 부분의 실리콘 질화막이 제거될 수도 있다. 결과적으로, 상술한 안정화 부재를 형성하는 방법은 구조적으로 완전한 형태의 그물코 패턴을 재현시키지 못하는 문제점을 가지며, 따라서 상기 안정화 부재를 형성하는 기술의 목적인 2-비트 단락을 원천적으로 방지하지 못하는 원인이 된다.

본 발명의 목적은 간단한 구조적으로 안정된 안정화 부재를 용이하게 형성하여 크게 향상된 구조적 안정성을 갖는 캐패시터의 제조 방법을 제공하는 데 있다.

본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 콘택 영역이 형성된 기판 상에 상기 콘택 영역을 노출시키는 개구를 한정하는 몰드 구조물 및 마스크 패턴을 형성한다. 상기 마스크 패턴을 이용하여 상기 몰드 구조물을 패터닝하여 상기 개구를 형성한 후, 상기 노출된 콘택 영역 및 상기 개구를 한정하는 몰드 구조물 내측면에 도전층을 형성한다. 상기 개구를 매립하는 희생층을 상기 도전층 상에 형성하고, 상기 몰드 구조물의 상부면이 노출되도록 상기 희생층 상부 및 상기 도전층의 상부를 제거하여 상기 도전층으로부터 예비 스토리지 전극을 형성한다. 상기 예비 스토리지 전극의 상부를 부분적으로 제거하여 스토리지 전극을 형성한다. 상기 몰드 구조물의 상부를 부분적으로 제거하여 상기 스토리지 전극의 상부를 노출시킨다. 상기 노출된 스토리지 전극의 상부를 감싸는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 몰드 구조물을 부분적으로 제거함으로써, 상기 스토리지 전극과 인접하는 스토리지 전극을 상호 지지하며 서로 연결하는 그물코 패턴의 안정화 부재를 형성한다. 이어서, 상기 콘택 영역 상에 잔류하는 몰드 구조물을 제거하고 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 순차적으로 형성하여 상기 안정화 부재를 갖는 캐패시터를 완성한다.

상술한 바에 의하면, 상기 그물코 패턴의 안정화 부재를 형성하는 방법에 있어서, 상기 마스크 패턴을 식각 마스크로 이용함으로써 후속하는 그물코 패턴의 안정화 부재를 형성하는 식각 공정을 안정적으로 수행할 수 있으며, 이에 따라 캐패시터의 구조적 안정성을 크게 향상시킬 수 있다.

이하 첨부한 도면을 참조하여, 본 발명의 바람직한 실시예들에 따른 향상된 구조적 안정성을 갖는 캐패시터 제조 방법을 상세하게 설명하기로 한다.

도 2 내지 도 23은 본 발명의 일 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 단면도들, 평면도들 및 사시도이다. 도 2 내지 도 23에 있어서, 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.

도 2 및 도 3은 반도체 기판 상에 도전성 구조물들을 형성하는 단계들을 설명하기 위한 단면도들이다. 도 2는 반도체 장치를 비트 라인을 따라 자른 단면도이 며, 도 3은 반도체 장치를 워드 라인을 따라 자른 단면도이다.

도 2 및 도 3을 참조하면, 셸로우 트렌치 소자 분리(STI) 공정이나 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(100) 상에 소자 분리막(103)을 형성함으로써, 반도체 기판(100)을 액티브 영역 및 필드 영역으로 구분한다.

열 산화법이나 화학 기상 증착(CVD) 공정으로 소자 분리막(103)이 형성된 반도체 기판(100) 상에 얇은 두께의 게이트 산화막(미도시)을 형성한다. 여기서, 상기 게이트 산화막은 소자 분리막(103)에 의해 정의되는 상기 액티브 영역에만 형성된다. 상기 게이트 산화막은 후에 게이트 산화막 패턴(106)으로 패터닝된다.

상기 게이트 산화막 상에 제1 도전층(미도시) 및 제1 마스크층(미도시)을 순차적으로 형성한다. 상기 제1 도전층 및 제1 마스크층은 각기 게이트 도전층 및 게이트 마스크층에 해당된다. 여기서, 제1 도전층은 불순물로 도핑된 폴리실리콘으로 구성되며, 후에 게이트 도전층 패턴(109)으로 패터닝된다. 그러나, 상기 제1 도전층은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조를 가질 수 있다. 상기 제1 마스크층은 후에 게이트 마스크(112)로 패터닝되며, 후속하여 형성되는 제1 층간 절연막(130)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 층간 절연막(130)이 산화물로 이루어질 경우, 상기 제1 마스크층은 실리콘 질화물과 같은 질화물로 이루어질 수 있다.

상기 제1 마스크층 상에 제1 포토레지스트 패턴(미도시)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층, 제1 도전 층 및 게이트 산화막을 순차적으로 패터닝함으로써, 반도체 기판(100) 상에 게이트 구조물들(115)을 형성한다. 여기서, 각 게이트 구조물(115)은 각기 게이트 산화막 패턴(106), 게이트 도전층(109) 및 게이트 마스크(112)를 포함한다.

한편, 이와는 다르게, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층을 패터닝하여 게이트 마스크 패턴(112)을 먼저 형성한다. 이어서, 상기 제1 포토레지스트 패턴을 제거한 후, 게이트 마스크(112)를 식각 마스크로 이용하여 상기 제1 도전층 및 게이트 산화막을 차례로 패터닝하여, 반도체 기판(100) 상에 게이트 산화막 패턴(106), 게이트 도전층 패턴(109) 및 게이트 마스크(112)를 포함하는 게이트 구조물들(115)을 형성할 수도 있다.

게이트 구조물들(115)이 형성된 반도체 기판(100)상에 실리콘 질화물과 같은 질화물로 이루어진 제1 절연막(미도시)을 형성한 후, 상기 제1 절연막을 이방성 식각하여 각 게이트 구조물들(115)의 측벽에 게이트 스페이서인 제1 스페이서(118)를 형성한다.

게이트 구조물들(115)을 이온 주입 마스크로 이용하여 게이트 구조물들(115) 사이로 노출되는 반도체 기판(100)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써, 반도체 기판(100)에 소스(source)/드레인(drain) 영역들인 제1 콘택 영역(121) 및 제2 콘택 영역(124)을 형성한다. 이에 따라, 반도체 기판(100) 상에는 소스/드레인 영역들에 해당하는 제1 및 제2 콘택 영역들(121, 124) 및 게이트 구조물들(115)을 포함하는 MOS 트랜지스터 구조물들로 이루어진 워드 라인들(127)이 형성된다. 여기서, 소스/드레인 영역들인 제1 및 제2 콘택 영역 들(121, 124)은 캐패시터를 위한 제1 패드(133)와 비트 라인을 위한 제2 패드(136)가 각기 접촉되는 캐패시터 콘택 영역 및 비트 라인 콘택 영역으로 구분된다. 예를 들면, 소스/드레인 영역들 가운데 제1 콘택 영역(121)은 제1 패드(133)가 접촉되는 캐패시터 콘택 영역에 해당되며, 제2 콘택 영역(124)은 제2 패드(136)가 접촉되는 비트 라인 콘택 영역에 해당된다.

반도체 기판(100)의 상기 액티브 영역에 형성된 워드 라인들(127)은 각기 그 측벽에 형성된 제1 스페이서(118)에 의하여 인접하는 워드 라인들(127)과 서로 전기적으로 분리된다. 즉, 각 워드 라인들(127)의 상면 및 측면에는 절연물로 구성된 게이트 마스크(112) 및 제1 스페이서(118)가 위치하기 때문에, 인접하는 워드 라인들(127)은 서로 전기적으로 절연된다.

상기 워드 라인들(127)을 덮으면서 반도체 기판(100)의 전면에 산화물로 이루어진 제1 층간 절연막(130)을 형성한다. 제1 층간 절연막(130)은 BPSG, PSG, USG, SOG, TEOS 또는 HDP-CVD 산화물을 사용하여 형성할 수 있다.

화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 워드 라인들(127)의 상면이 노출될 때까지 제1 층간 절연막(130)의 상부를 식각함으로써, 제1 층간 절연막(130)의 상면을 평탄화시킨다.

전술한 바에 따라 평탄화된 제1 층간 절연막(130) 상에 제2 포토레지스트 패턴(미도시)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(130)을 부분적으로 이방성 식각함으로써, 제1 층간 절연막(130)에 제1 및 제2 콘택 영역(121, 124)을 노출시키는 제1 콘택홀들(131)을 형성한다. 여기서, 산화물로 이루어진 제1 층간 절연막(130)을 식각할 때, 질화물로 이루어진 워드 라인들(127)의 게이트 마스크(112)에 대하여 높은 식각 선택비를 갖는 식각 가스를 사용하여 제1 층간 절연막(130)을 식각한다. 이에 따라, 제1 콘택홀들(131)이 워드 라인(127)에 대하여 자기 정렬(self-aligned)되면서 제1 및 제2 콘택 영역(121, 124)을 노출시킨다. 이 경우, 제1 콘택홀들(131) 가운데 일부는 캐패시터 콘택 영역인 제1 콘택 영역(121)을 노출시키며, 제1 콘택홀들(131) 중 나머지는 비트 라인 콘택 영역인 제2 콘택 영역(124)을 노출시킨다.

상기 제2 포토레지스트 패턴을 제거한 다음, 제1 및 제2 콘택 영역(121, 124)을 노출시키는 제1 콘택홀들(131)을 채우면서 제1 층간 절연막(130) 상에 제2 도전층(미도시)을 형성한다. 여기서, 상기 제2 도전층은 고농도의 불순물로 도핑된 폴리실리콘, 티타늄 질화물과 같은 금속 질화물 또는 텅스텐이나 구리 등과 같은 금속을 사용하여 형성한다.

화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화된 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 제2 도전층을 식각하여 각기 제1 콘택홀들(131)을 매립하는 자기 정렬된 콘택 패드(SAC)인 제1 패드(133) 및 제2 패드(136)를 형성한다. 여기서, 제1 스토리지 노드 콘택 패드인 제1 패드(133)는 캐패시터 콘택 영역인 제1 콘택 영역(121)에 접촉되며, 제1 비트 라인 콘택 패드인 제2 패드(136)는 비트 라인 콘택 영역인 제2 콘택 영역(124)에 접촉된다.

제1 및 제2 패드(133, 136)가 형성된 제1 층간 절연막(130) 상에 제2 층간 절연막(139)을 형성한다. 제2 층간 절연막(139)은 후속하여 형성되는 비트 라인(148)과 제1 패드(133)를 전기적으로 절연시키는 역할을 한다. 제2 층간 절연막(139)은 BPSG, PSG, USG, TEOS, SOG 또는 HDP-CVD 산화물을 사용하여 형성한다. 이 경우, 제1 및 제2 층간 절연막(130, 139)은 전술한 산화물 가운데 동일한 물질을 사용하여 형성할 수 있다. 또한, 제1 및 제2 층간 절연막(130, 139)은 전술한 산화물 가운데 동일한 물질은 사용하여 형성할 수 있다. 또한 제1 및 제2 층간 절연막(130, 139)은 상기 산화물 중에서 서로 다른 물질을 사용하여 형성할 수도 있다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제2 층간 절연막(139)을 식각함으로써, 제2 층간 절연막(139)의 상면을 평탄화시킬 수 있다.

제2 층간 절연막(139) 상에 제3 포토레지스트 패턴(미도시)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(139)을 부분적으로 식각함으로써, 제2 층간 절연막(139)에 제1 층간 절연막(139)에 매립된 제2 패드(136)를 노출시키는 제2 콘택홀(미도시)을 형성한다. 상기 제2 콘택홀은 후속하여 형성되는 비트 라인(148)과 제2 패드(136)를 서로 연결하기 위한 비트 라인 콘택홀에 해당한다.

상기 제3 포토레지스트 패턴을 제거한 다음, 상기 제2 콘택홀을 채우면서 제2 층간 절연막(139) 상에 제3 도전층(미도시) 및 제2 마스크층(미도시)을 차례로 형성한다. 상기 제3 도전층 및 제2 마스크층은 후에 각기 비트 라인 도전층 패턴 (142) 및 비트 라인 마스크(145)로 패터닝된다.

상기 제2 마스크층 상에 제4 포토레지스트 패턴(미도시)을 형성한 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층 및 제3 도전층을 순차적으로 패터닝함으로써, 상기 제2 콘택홀을 채우는 제3 패드(미도시)를 형성하는 동시에 제2 층간 절연막(139) 상에 비트 라인 도전층 패턴(142) 및 비트 라인 마스크(145)를 포함하는 비트 라인(148)을 형성한다. 상기 제3 패드는 비트 라인(148)과 제2 패드(136)를 서로 전기적으로 연결하는 제2 비트 라인 콘택 패드에 해당된다.

비트 라인 도전층 패턴(142)은 대체로 금속으로 구성된 제1 층 및 금속 화합물로 이루어진 제2 층으로 이루어진다. 이 경우, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다. 비트 라인 마스크(145)는 후속으로 스토리지 전극을 형성하기 위한 식각 공정 동안 비트 라인 도전층 패턴(142)을 보호하는 역할을 한다. 이 경우, 비트 라인 마스크(145)는 산화물로 구성된 제4 층간 절연막(160) 및 제1 몰드막(166, 도 4 및 도 5 참조)에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 비트 라인 마스크(145)는 실리콘 질화물과 같은 질화물로 이루어진다.

상기 비트 라인들(148) 및 제2 층간 절연막(139) 상에 제2 절연막(미도시)을 형성한 후, 제2 절연막을 이방성 식각하여 각 비트 라인(148)의 측벽에 비트 라인 스페이서인 제2 스페이서(151)를 형성한다. 제2 스페이서(151)는 제2 스토리지 노드 콘택 패드인 제4 패드(157)를 형성하는 동안 비트 라인(148)을 보호하기 위하여 산화물로 이루어진 제2 층간 절연막(139) 및 후속하여 형성되는 제3 층간 절연막(154)에 대하여 식각 선택비를 가지는 물질로 이루어진다. 예를 들면, 제2 스페이서(151)는 실리콘 질화물과 같은 질화물을 사용하여 형성된다.

측벽에 제2 스페이서(151)가 형성된 비트 라인(148)을 덮으면서 제2 층간 절연막(139) 상에 제3 층간 절연막(154)을 형성한다. 제3 층간 절연막(154)은 BPSG, USG, PSG, TEOS, SOG 또는 HDP-CVD 산화물 등과 같은 산화물로 형성된다. 상술한 바와 같이, 제3 층간 절연막(154)은 제2 층간 절연막(139)과 동일한 물질을 사용하여 형성할 수 있다. 또한, 제3 층간 절연막(154)은 제2 층간 절연막(139)과 상이한 물질을 사용하여 형성할 수도 있다. 바람직하게는, 저온에서 증착되면서 보이드없이 비트 라인들(148) 사이의 갭(gap)을 매립할 수 있는 HDP-CVD 산화물을 이용하여 제3 층간 절연막(154)을 형성한다.

화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 비트 라인 마스크(145)의 상면이 노출될 때까지 제3 층간 절연막(154)을 식각하여 제3 층간 절연막(154)의 상면을 평탄화시킨다.

평탄화된 제3 층간 절연막(154) 상에 제5 포토레지스트 패턴(미도시)을 형성한 후, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(154) 및 제2 층간 절연막(139)을 부분적으로 식각함으로써, 제1 패드들(133)을 노출시키는 제3 콘택홀들(155)을 형성한다. 제3 콘택홀들(155)은 스토리지 노드 콘택홀들에 해당된다. 이 경우, 제3 콘택홀들(155)은 비트 라인(148)의 측벽에 형성된 제2 스페이서(151)에 의하여 자기 정렬 방식으로 형성된다.

제3 콘택홀들(155)을 채우면서 제3 층간 절연막(154) 상에 제4 도전층을 형성한 후, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제3 층간 절연막(154) 및 비트 라인(148)의 상면이 노출될 때까지 상기 제4 도전층을 식각하여 제3 콘택홀들(155) 내에 각기 제2 스토리지 노드 콘택 패드인 제4 패드(157)을 형성한다. 제4 패드(157)는 대체로 불순물로 도핑된 폴리실리콘 또는 금속으로 이루어진다. 제4 패드(157)는 제1 패드(133)와 후속하여 형성되는 스토리지 전극을 서로 전기적으로 연결시키는 역할을 한다. 이에 따라, 스토리지 전극(193)은 제4 패드(157) 및 제1 패드(133)를 통하여 캐패시터 콘택 영역인 제1 콘택 영역(121)에 전기적으로 연결된다.

도 4 및 도 5는 도전성 구조물들 상에 몰드막들을 형성하는 단계들을 설명하기 위한 단면도들이다.

도 4 및 도 5를 참조하면, 제4 패드(157), 비트 라인(148) 및 제3 층간 절연막(154) 상에 BPSG, PSG, USG, TEOS, SOG 또는 HDP-CVD 산화물 등을 사용하여 제 4층간 절연막(160)을 형성한다. 제4 층간 절연막(160)은 비트 라인(148)과 후속하여 형성되는 스토리지 전극(193)을 전기적으로 절연시키는 역할을 한다. 상술한 바와 마찬가지로, 제4 층간 절연막(160)은 제3 층간 절연막(154) 및/또는 제2 층간 절연막(139)과 동일한 물질을 사용하여 형성할 수 있다. 또한, 제4 층간 절연막(160)은 제3 층간 절연막(154) 및/또는 제2 층간 절연막(139)과 상이한 물질을 사용하여 형성할 수도 있다.

제4 층간 절연막(160) 상에 식각 저지막(163)을 형성한다. 식각 저지막(163) 은 제4 층간 절연막(160) 및 제1 몰드막(166)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(163)은 실리콘 질화물과 같은 질화물을 이용하여 형성한다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제4 층간 절연막(160)의 상면을 평탄화시킨 다음, 평탄화된 제4층간 절연막(160) 상에 식각 저지막(163)을 형성할 수 있다.

식각 저지막(163) 상에 예비 스토리지 전극(191)을 형성하기 위한 제1 몰드막(166)을 형성한다. 제1 몰드막(166)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성한다. 바람직하게는, 제1 몰드막(166)은 TEOS를 사용하여 형성한다. 여기서, 제1 몰드막(166)은 식각 저지막(163)의 상면을 기준으로 약 5,000~50,000Å 정도의 두께를 갖도록 형성된다. 본 실시예에 있어서, 제1 몰드막(166)의 두께는 캐패시터에 요구되는 정전 용량에 따라 적절하게 조절 가능하다. 즉, 캐패시터(211)의 높이는 제1 몰드막(166)의 두께에 의하여 주로 결정되므로, 요구되는 정전 용량을 갖는 캐패시터(211)를 형성하기 위하여 제1 몰드막(166)의 두께를 적절하게 조절할 수 있다. 또한, 후술하는 바와 같이 캐패시터(211)의 구조적 안정성을 현저하게 향상시킬 수 있는 안정화 부재(202)가 제공되기 때문에 캐패시터(211)의 쓰러짐 없이 동일한 직경을 가지면서도 크게 높아진 높이를 가지는 캐패시터(211)를 구현할 수 있다. 본 실시예에 따른 캐패시터(211)는 비록 높은 종횡비를 갖는 경우에도 안정화 부재(202)로 인하여 쓰러짐이 없이 크게 개선된 구조적 안정성을 가지게 된다.

다시 도 4 및 도 5를 참조하면, 제1 몰드막(166) 상에 제2 몰드막(169)을 형성한다. 상기 안정화 부재로 형성되기 위한 제2 몰드막(169)은 제1 몰드막(166)의 상면으로부터 약 400~5,000Å 정도의 두께로 형성된다. 그러나, 본 발명은 상기 제2 몰드막(169)의 두께에 의해 한정되지는 않는다.

이어서, 상기 제2 몰드막(169) 상에 제3 몰드막(172)을 형성한다. 상기 제3 몰드막(172)은 제2 몰드막(169)으로부터 약 1,000~6,000Å 정도의 두께로 형성될 수 있으며, TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성될 수 있다.

상기 제1 몰드막(166)과 제3 몰드막(172)은 특정 에천트에 대하여 실질적으로 동일한 식각 속도를 갖는 물질로 형성되는 것이 바람직하며, 제1 몰드막(166) 또는 제3 몰드막(172)은 상기 특정 에천트에 대하여 제2 몰드막(169)보다 빠른 식각 속도를 갖는 것이 바람직하다. 예를 들면, 상기 제1 몰드막(166)과 제2 몰드막(169) 사이의 식각 선택비는 약 200:1 이상인 것이 바람직하다. 더 예를 들면, 제1몰드막(166) 및 제3 몰드막(172)이 TEOS 또는 HDP-CVD 산화물로 이루어질 경우, 제2 몰드막(169)은 실리콘 질화물을 이용하여 형성될 수 있다. 이에 따라, 제1 및 제3 몰드막(166, 172)은 제2 몰드막(169)에 비하여 불화수소를 포함하는 식각액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액에 대하여 빠른 속도로 식각된다.

상기 제3 몰드막(172) 상에 제4 몰드막(175)을 형성한다. 제4 몰드막(175)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성될 수 있으며, 후 속 단계에서 형성되는 예비 스토리지 전극(191)의 두께의 2배 이하의 두께를 갖는 것이 바람직하다. 여기서, 상술한 바와 같은 특정 에천트에 대하여 제4 몰드막(175)은 제1 몰드막(166) 또는 제3 몰드막(172)보다 빠른 식각 속도를 갖는 것이 바람직하다. 예를 들면, 제1 몰드막(166) 또는 제3 몰드막(172)이 TEOS, HDP-CVD 산화물로 형성되는 경우, 제4 몰드막(175)은 BPSG 또는 PSG와 같이 불순물을 포함하는 산화물로 이루어질 수 있다. 또한, 상기와 같이 불순물을 포함하는 산화물로 이루어진 제4 몰드막(175)은 불순물의 농도를 조절함으로써 상기 특정 에천트에 대한 식각 속도를 조절할 수 있다. 더 나아가서, 상기 몰드막들(166, 169, 172, 175)의 식각 속도는 온도, 압력, 불순물 농도 등과 같은 공정 조건들에 따라 바람직하게 조절될 수 있다.

제4 몰드막(175) 상에 제3 마스크층(미도시)을 형성한다. 제3 마스크층은 제1 내지 제4 몰드막(166, 169, 172, 175)에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 제3 마스크층은 폴리실리콘 또는 실리콘 질화물로 이루어질 수 있으며, 제4 몰드막(175)의 상면으로부터 약 100 내지 6,000Å 정도의 두께를 형성될 수 있다.

도 6은 반도체 기판의 표면을 노출시키는 제1 개구를 형성하는 단계를 설명하기 위한 평면도이며, 도 7은 도 6에 도시한 A1-A2 선에 따른 단면도이며, 도 8은 도 6에 도시한 B1-B2 선에 따른 단면도이다.

도 6 내지 도 8을 참조하면, 제3 마스크층 상에 제6 포토레지스트 패턴(미도시)을 형성한 후, 상기 제6 포토레지스트 패턴을 식각 마스크로 사용하여 제3 마스 크층을 패터닝하여 제4 몰드막(175) 상에 예비 스토리지 전극(191)을 형성하기 위한 스토리지 노드 마스크(181)를 형성한다. 한편, 도시되지는 않았으나, 제3 마스크층 상에 상기 제6 포토레지스트 패턴을 형성하기 위한 반사 방지막(미도시)이 더 형성될 수도 있다.

상기 스토리지 노드 마스크(181)를 식각 마스크로 사용하는 이방성 식각 공정을 통해 제4 내지 제1 몰드막(175, 172, 169, 166), 식각 저지막(163) 및 제4 층간 절연막(160)을 순차적으로 식각하여 제4 패드(157)를 노출시키는 제1 개구(184)를 형성한다. 상기 이방성 식각 공정의 예로는 플라즈마 식각(plasma etching) 공정 또는 반응성 이온 식각(reactive ion etching) 공정 등이 있다. 한편, 상기 제6 포토레지스트 패턴은 애싱 및 스트립 공정을 통해 제거될 수 있다.

여기서, 상기 워드 라인(127) 또는 비트 라인(148) 등과 같은 하부 도전성 구조물이 배열된 방향에 대하여 평행한 방향(A1-A2)을 제1 방향이라 정의하고, 상기 제1 방향에 대하여 좌측 또는 우측 사선 방향(B1-B2)을 제2 방향이라 한다.

도 9는 도 7 및 도 8에 도시된 제1 개구의 내측면들 상에 형성된 도전층 및 희생층을 설명하기 위해 도 6에 도시된 제1 방향을 따라 절개된 단면도이다. 도 10은 도 7 및 도 8에 도시된 제1 개구의 내측면들 상에 형성된 도전층 및 희생층을 설명하기 위해 도 6에 도시된 제2 방향을 따라 절개된 단면도이다.

도 9 및 도 10을 참조하면, 상기 제4 패드, 상기 제1 개구(184)의 내측면들 및 상기 스토리지 노드 마스크(181) 상에 예비 스토리지 전극(191) 형성을 위한 도전층(187)을 형성한다. 상기 도전층(187)은 N형 또는 P형 불순물이 고농도로 도핑 된 폴리실리콘으로 이루어질 수 있으며, 균일한 두께를 갖도록 저압 화학기상증착(low pressure chemical vapor deposition; LPCVD) 공정 및 도핑 공정을 통해 형성될 수 있다.

상기 제1 개구(184)를 충분히 매립하도록 상기 도전층(187) 상에 희생층(190)을 형성한다. 상기 희생층(190)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 이용하여 형성될 수 있으며, 바람직하게는 제1 몰드막(166) 및 제3 몰드막(172)과 동일한 물질로 형성되는 것이 바람직하다. 상기 희생층(190)은 상기 도전층(187)을 스토리지 전극들로 형성하는 동안 상기 스토리지 전극들을 보호하기 위해 형성된다.

도 11은 도 7 및 도 8에 도시된 제1 개구의 내측면 상에 형성된 예비 스토리지 전극(191)을 설명하기 위해 도 6에 도시된 제1 방향을 따라 절개된 단면도이다. 도 12는 도 7 및 도 8에 도시된 제1 개구의 내측면 상에 형성된 예비 스토리지 전극(191)을 설명하기 위해 도 6에 도시된 제2 방향을 따라 절개된 단면도이다.

도 11 및 도 12를 참조하면, 상기 희생층(190), 도전층(187)의 일부, 스토리지 노드 마스크(181) 및 제4 몰드막(175)의 일부를 제거하여 상기 제1 개구(184)의 내측면 상에 상기 제4 패드(157)와 전기적으로 연결된 예비 스토리지 전극(191)을 형성한다. 상기 예비 스토리지 전극(191)은 화학적 기계적 연마 공정 또는 에치 백 공정을 통해 형성될 수 있다.

도 13은 도 11에 도시된 예비 스토리지 전극(191)으로부터 제2 개구(195) 및 스토리지 전극(193)이 형성되는 것을 설명하기 위해, 도 6에 도시된 제1 방향을 따 라 절개된 단면도이다. 도 14은 도 12에 도시된 예비 스토리지 전극(191)으로부터 제2 개구(195) 및 스토리지 전극(193)이 형성되는 것을 설명하기 위해, 도 6에 도시된 제2 방향을 따라 절개된 단면도이다.

도 13과 도 14를 참조하면, 노출된 예비 스토리지 전극(191)의 상부를 등방성 건식 식각 공정을 통해 제거하여 제2 개구(195)를 형성한다. 이와 동시에, 상기 예비 스토리지 전극(191)으로부터 스토리지 전극(193)이 형성된다. 상기 예비 스토리지 전극(191)으로부터 형성된 스토리지 전극(193)의 높이는 상기 제2 몰드막(169)보다 높다. 폴리실리콘으로 이루어진 상기 예비 스토리지 전극(191)을 식각할 때, 산화물로 이루어진 희생층(190)과 제4 몰드막(175)에 대하여 높은 식각 선택비를 갖는 식각 가스를 사용한다.

도 15 내지 도 17은 도 13과 도 14에 도시된 제2 개구(195)가 확장된 제3 개구(197)의 형태를 설명하기 위한 도면들이다. 도 15는 상기 제4 몰드막(175)과 제3 몰드막(172) 및 희생층(190)의 상부의 일부를 제거한 형태를 나타낸 평면도이다. 도 16 및 도 17은 상기 제4 몰드막(175)과 제3 몰드막(192) 및 희생층(190)의 상부의 일부를 제거한 후, 각각 도 15에 도시된 제1 방향과 제2 방향을 따라 절개된 단면도이다.

도 16과 도 17을 참조하면, 상기 제2 개구(195)를 한정하는 제3 몰드막(172)과 희생층(190)을 통상적인 등방성 습식 식각 공정을 통해 부분적으로 제거함으로써 상기 스토리지 전극(193)의 상부 측벽을 노출시키는 제3 개구(197)를 형성한다. 구체적으로, 도 16에 도시된 제1 방향으로는 상기 스토리지 전극(193)들 사이의 갭 이 상대적으로 크기 때문에 상기 노출된 스토리지 전극(193)들 사이의 제3 몰드막(172)이 대부분 잔류하는 반면, 도 17에 도시된 제2 방향으로는 상기 스토리지 전극(193)들 사이의 갭이 상대적으로 작기 때문에 상기 노출된 스토리지 전극(193)들 사이의 제3 몰드막(172) 부분은 대부분 제거된다.

여기서, 산화물로 이루어진 상기 제3, 제4 몰드막(172, 175) 및 희생층(190)을 식각할 때, 폴리실리콘으로 이루어진 스토리지 전극(193)에 대하여 높은 식각 선택비를 갖는 식각 용액을 이용한다. 또한, 상기 식각 공정을 사용하여 제3 몰드막(172)을 식각 하더라도 제2 몰드막(169)을 노출시키지는 않는다.

이어서, 상기 식각 공정에 의해 패터닝된 제3 몰드막(172) 상에, 상기 노출된 스토리지 전극(193)을 감싸며 상기 제3 개구(197)를 채우는 제4 마스크층(미도시)을 형성한다. 상기 제4 마스크층은 포토레지스트 조성물로 도포하고, 도포된 포토레지스트 조성물을 경화시켜 형성할 수 있다. 또는 상기 제4 마스크층은 실리콘 질화물로도 형성될 수도 있다.

도 18은 상기 제4 마스크층을 패터닝하여 마스크 패턴(199)을 형성한 후 제4 개구(200)가 형성되는 것을 나타내기 위해 도15에 도시된 제1 방향을 따라 절개된 단면도이다.

도 16 및 도 18을 참조하면, 제1 방향으로는, 제4 마스크층을 형성한 후 에치 백 공정을 수행하여, 패터닝된 제3 몰드막(172)의 일부분을 노출시키는 마스크 패턴(199)을 스토리지 전극(193) 상에 형성시킨다. 이어서, 상기 마스크 패턴(199)을 식각 마스크로 하는 통상적인 식각 공정을 적용하여 상기 패터닝된 제3 몰드막 (172)을 식각하여 제2 몰드막(169)을 노출시키는 제4 개구(200)를 형성한다. 한편, 도시되지는 않았지만, 제2 방향의 상기 스토리지 전극들(193) 사이의 제3 몰드막(172)은 상기 마스크 패턴(199)에 의해 보호되기 때문에 도 15에 도시된 제2 방향의 제2 몰드막(169)은 전혀 노출되지 않는다.

상기 제4 개구(200)를 통해 노출된 제2 몰드막(169) 부분을 제거하기 위하여 통상적인 식각 공정을 수행하여, 인접하는 스토리지 전극들(193)을 상호적으로 지지하며 각각 스토리지 전극(193)을 감싸는 그물코 패턴을 갖는 안정화 부재(202)가 제2 몰드막(169)으로부터 형성된다. 구체적으로, 상기 스토리지 전극들(193) 사이는 상기 안정화 부재(202)에 의해 상기 제1 방향으로 서로 이격되며, 상기 제2 방향으로는 서로 연결된다. 이에 따라 스토리지 전극들(193)의 구조적 안정성이 크게 향상된다. 한편, 상기 마스크 패턴(199)은 후속하는 에싱 및 스트립 공정을 통해 제거된다.

상기와 같이 안정화 부재(202)를 형성하는 동안, 상기 식각 마스크로 작용하는 제4 마스크층으로 인해 상기 제2 방향으로 스토리지 전극들(193) 사이의 제2 몰드막이 전혀 손상되지 않으므로 구조적으로 크게 향상된 안정화 부재를 용이하게 형성할 수 있다.

도 19는 완성된 스토리지 전극을 설명하기 위한 사시도이고, 도 20은 도 19에 도시된 스토리지 전극을 설명하기 위해 도 19에 도시된 A1-A2선을 따라 절개된 단면도이며, 도 21은 도 19에 도시된 스토리지 전극을 설명하기 위해 도 19에 도시된 B1-B2 선을 따라 절개된 단면도이다.

도 19 내지 도 21을 참조하면, 상기 노출된 제1 몰드막(166), 잔류하는 제3몰드막 및 희생층을 등방성 식각 공정을 통해 제거한다. 상기 등방성 식각 공정으로는 식각액을 이용하는 습식 식각 공정 또는 식각 가스를 사용하는 화학적 건식 식각 공정이 적용될 수 있다. 상기 식각액으로는 불화수소를 포함하는 식각액, 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액, 또는 불화 암모늄, 불화수소 및 증류수 등을 포함하는 LAL 식각액 등이 사용될 수 있으며, 상기 식각 가스로는 불화수소 및 수증기를 함유하는 식각 가스, 사불화탄소 및 산소를 포함하는 식각 가스 등이 사용될 수 있다.

상기 제1 몰드막(166)이 제거되는 동안 안정화 부재(202)의 표면 부위도 함께 제거될 수 있다. 따라서, 상기 제1 몰드막(166)이 제거되는 동안 안정화 부재(202)가 식각액 또는 식각 가스에 충분히 견딜 수 있도록, 제1 몰드막(166)과 안정화 부재(202) 사이의 식각 선택비가 큰 것이 바람직하며, 안정화 부재(202)의 두께는 제1 몰드막(166)의 두께, 그리고 제1 몰드막(166)과 안정화 부재(202) 사이의 식각 선택비를 고려하여 결정될 수 있다.

도 22 및 도 23은 반도체 기판 상에 캐패시터를 완성하는 단계들을 설명하기 위한 단면도들이다.

도22 및 도 23을 참조하면, 안정화 부재들(202)에 의해 인접하는 스토리지 전극들(193)이 서로 연결된 상태에서 각 스토리지 전극(193) 상에 유전막(205) 및 플레이트 전극(208)을 순차적으로 형성하여 캐패시터(211)를 완성한다. 상기 유전막(205) 및 플레이트 전극(208)은 도시된 바와 같이 스토리지 전극(193) 및 안정화 부재들(202)의 표면들 상에 전체적으로 형성된다. 이 경우, 상기 제1 방향을 따라 위치하는 캐패시터들(211)은 서로 소정의 간격으로 이격되는 반면, 제2 방향을 따라 위치하는 캐패시터들(211)은 안정화 부재들(202)로 인하여 인접하는 캐패시터들(211) 모두가 서로를 지지하는 구조로 형성된다.

따라서, 캐패시터들(211)의 종횡비가 높은 경우라 할지라도, 캐패시터들(211)이 쓰러지는 현상을 방지할 수 있다.

이 후, 캐패시터(211) 상에 상부 배선과의 전기적 절연을 위한 제5 층간 절연막(미도시)을 형성한 다음, 상기 제5 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다.

상술한 바와 같이 본 발명에 따르면, 마스크 패턴을 식각 마스크로 사용하여 안정화 부재를 이루는 제2 몰드막을 패터닝함으로써, 스토리지 전극과 인접하는 스토리지 전극을 상호 지지하며 서로 연결하는 그물코 형상의 안정화 부재를 안정적으로 형성할 수 있다.

또한, 반도체를 대량으로 제조하는 현장에서, 상기와 같은 마스크 패턴을 사용함으로써 상기 그물코 형상의 안정화 부재의 재현성을 크게 향상시켜 상기 스토리지 전극들을 포함하는 캐패시터들 사이의 2-비트 단락 현상을 원천적으로 방지할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

콘택 영역이 형성된 기판 상에 상기 콘택 영역을 노출시키는 제1 개구를 한정하는 몰드 구조물을 형성하는 단계;

상기 노출된 콘택 영역 및 제1 개구의 내측면 상에 예비 스토리지 전극을 형성하는 단계;

상기 예비 스토리지 전극의 상부의 일부를 제거하여 스토리지 전극을 형성하는 단계;

상기 몰드 구조물의 상부를 부분적으로 제거하여 상기 스토리지 전극의 상부를 노출시키는 단계;

상기 노출된 스토리지 전극의 상부를 감싸는 마스크 패턴을 형성하는 단계;

상기 마스크 패턴을 식각 마스크로 사용하여 상기 몰드 구조물을 부분적으로 제거함으로써, 상기 스토리지 전극과 인접하는 스토리지 전극을 상호 지지하며 서로 연결하는 그물코 패턴의 안정화 부재를 상기 몰드 구조물로부터 형성하는 단계;

상기 마스크 패턴과 콘택 영역 상에 잔류하는 몰드 구조물을 제거하는 단계; 및

상기 스토리지 전극 상에 유전막 및 플레이트 전극을 순차적으로 형성하는 단계를 포함하는 캐패시터 제조 방법.
제1 항에 있어서, 상기 제1 개구를 형성하는 단계는,

상기 기판 상에 제1 몰드막, 제2 몰드막, 제3 몰드막 및 제4 몰드막을 순차적으로 형성하는 단계;

상기 제4 몰드막 상에 상기 콘택 영역을 노출시키기 위한 스토리지 노드 마스크를 형성하는 단계; 및

상기 스토리지 노드 마스크를 이용하여 상기 제1, 제2, 제3 및 제4 몰드막을 패터닝하여 상기 제1 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
제2 항에 있어서, 상기 예비 스토리지 전극을 형성하는 단계는,

상기 노출된 콘택 영역, 상기 제1 개구를 한정하는 상기 몰드 구조물의 내측면 및 상기 스토리지 노드 마스크의 상부에 도전층을 형성하는 단계;

상기 제1 개구를 매립하는 희생층을 상기 도전층 상에 형성하는 단계;

상기 제4 몰드막이 노출되도록 평탄화 공정을 수행하여 상기 도전층으로부터 상기 예비 스토리지 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
제3 항에 있어서, 상기 평탄화 공정에 의해 노출된 예비 스토리지 전극의 상부를 식각하여 상기 스토리지 전극을 형성함으로써 상기 스토리지 전극의 상부면을 노출시키는 제2 개구가 형성되는 것을 특징으로 하는 캐패시터 제조 방법.
제4 항에 있어서, 상기 스토리지 전극의 상부를 노출시키는 단계는, 상기 제2 개구를 한정하며 상기 스토리지 전극과 인접하는 제3 몰드막의 일부분들과 상기 희생층의 상부 및 상기 제4 몰드막을 등방성으로 제거하여, 상기 스토리지 전극의 상부를 노출시키는 제3 개구를 형성함으로써 이루어지는 것을 특징으로 하는 캐패시터 제조 방법.
제5 항에 있어서, 상기 마스크 패턴을 형성하는 단계는,

상기 노출된 스토리지 전극의 상부를 감싸도록 상기 제3 개구를 매립하며, 잔류하는 제3 몰드막 상에 마스크층을 형성하는 단계; 및

상기 잔류하는 제3 몰드막의 상부면을 노출시키는 평탄화 공정을 수행하여 상기 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
제6 항에 있어서, 상기 안정화 부재를 형성하는 단계는,

상기 마스크 패턴을 식각 마스크로 하여 상기 잔류하는 제3 몰드막을 이방성 식각하여 상기 제2 몰드막을 부분적으로 노출시키는 제4 개구를 형성하는 단계; 및

상기 제4 개구에 의해 노출된 제2 몰드막을 이방성으로 식각하여 상기 제2 몰드막으로부터 상기 안정화 부재를 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.