KR100889321B1 - 원통형 하부전극을 구비한 캐패시터 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 51
- 239000003990 capacitor Substances 0.000 title claims abstract description 22
- 238000003860 storage Methods 0.000 title description 7
- 229910003481 amorphous carbon Inorganic materials 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 claims abstract description 19
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 17
- 230000004888 barrier function Effects 0.000 claims abstract description 16
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 239000005360 phosphosilicate glass Substances 0.000 claims 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 92
- 230000008021 deposition Effects 0.000 description 9
- 238000004380 ashing Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 238000007598 dipping method Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3065—Plasma etching; Reactive-ion etching
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- Engineering & Computer Science (AREA)
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- Chemical & Material Sciences (AREA)
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Abstract
본 발명은 원통형(Cylinder type) 하부전극 구조를 만들기 위한 풀딥아웃 공정시 하부전극 브릿지의 원인이 되는 하부전극의 쓰러짐 및 리닝 현상을 방지할 수 있는 캐패시터 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터 제조 방법은 오픈패턴의 내부에 하부전극을 형성하는 단계; 상기 절연막패턴을 일부 제거하여 상기 하부전극의 상부를 노출시키는 단계; 상기 상부가 노출된 하부전극 상부에 비정질카본층을 형성하는 단계; 상기 비정질카본층의 표면을 평탄화시키는 단계; 상기 평탄화된 비정질카본층 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막 상에 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각장벽으로 하드마스크막과 희생막을 순차적으로 식각하여 이웃하는 상기 하부전극의 노출된 상부를 동시에 감싸면서 오버랩하는 라인패턴 형상의 희생막패턴을 형성하는 단계; 풀딥아웃을 통해 상기 절연막패턴과 하드마스크막을 제거하는 단계; 및 상기 희생막패턴을 제거하는 단계를 포함하고, 상술한 본 발명은 비정질카본층을 이용하여 하부전극의 상부를 잡아주므로써 풀딥아웃 공정시 하부전극의 쓰러짐 및 리닝현상을 방지할 수 있는 효과가 있다.
캐패시터, 원통형 하부전극, 비정질카본층, 리닝현상
Description
본 발명은 반도체소자 제조 방법에 관한 것으로, 특히 캐패시터 제조 방법에 관한 것이다.
최근 미세화된 반도체 공정기술의 급속한 발전으로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 있으며, 동작전압의 저 전압화가 이루어지고 있다. 그러나 기억소자의 동작에 필요한 충전용량은 셀면적 감소에도 불구하고, 소프트 에러(soft error)의 발생과 리프레쉬 시간(refresh time)의 단축을 방지하기 위해서 25fF/cell 이상의 충분한 용량이 지속적으로 요구되고 있다.
이러한 상황하에서 HfO2 및 ZrO2 등과 같이 높은 유전율을 갖는 고유전막이 개발되어 10±2Å 정도 내외의 등가산화막두께(Tox : Equivalent Oxide Thickness) 를 확보하여 오목(concave) 형태의 하부전극(Storage node) 구조를 기반으로 한 MIM(Metal Insulator Metal) 캐패시터를 80nm 급 DRAM 제품에 채용하고 있다. 그러나, 70nm 급 이하의 금속배선 공정이 적용되는 반도체 DRAM 제품군에서는 오목 형 태의 하부전극으로는 유효면적을 0.85㎛2/cell 이상으로 충분히 확보할 수 없어 25fF/cell 이상의 셀 충전용량(Cell Capacitance)을 사실상 얻을 수가 없다.
따라서, 원통형(Cylinder) 구조를 채용한 MIM 형태의 캐패시터를 60nm 급 이하에서는 채용하여 제품 개발이 이루고 있는 상황이다.
도 1은 종래기술에 따른 원통형 구조의 하부전극을 도시한 도면으로서, 하부층(11) 상에 원통형 하부전극(12)이 복수개 형성된다. 원통형 하부전극(12) 구조를 만들기 위해서는 희생막(주로 산화막을 사용)의 습식 식각 공정(이를 풀딥아웃(Full dip out) 공정이라 함)을 필수적으로 진행한다.
그러나, 도 1과 같은 종래기술은 원통형 하부전극 구조를 만들기 위한 습식 식각 공정시 하부전극이 쓰러지거나 인접한 하부전극(Storage Node) 사이가 서로 기대는 리닝(leaning) 현상이 유발된다.
이러한 리닝 현상에 의해 결과적으로 하부전극 브릿지(SN bridge)에 의한 듀얼비트페일(dual bit fail)이 발생하기 때문에 하부전극의 높이를 증가시켜 25fF/cell 이상의 충전용량을 안정적으로 얻는 방법도 그 한계점에 도달해 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 원통형 하부전극 구조를 만들기 위한 풀딥아웃 공정시 하부전극 브릿지의 원인이 되는 하부전극의 쓰러짐 및 리닝 현상을 방지할 수 있는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터 제조 방법은 기판 상부에 복수의 오픈패턴을 갖는 절연막패턴을 형성하는 단계; 상기 오픈패턴의 내부에 하부전극을 형성하는 단계; 상기 절연막패턴을 일부 제거하여 상기 하부전극의 상부를 노출시키는 단계; 상기 상부가 노출된 하부전극 상부에 비정질카본층을 형성하는 단계; 상기 비정질카본층의 표면을 평탄화시키는 단계; 상기 평탄화된 비정질카본층 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막 상에 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각장벽으로 상기 하드마스크막과 희생막을 순차적으로 식각하여 이웃하는 상기 하부전극의 노출된 상부를 동시에 감싸면서 오버랩하는 라인패턴 형상의 희생막패턴을 형성하는 단계; 풀딥아웃을 통해 상기 절연막패턴과 하드마스크막을 제거하는 단계; 및 상기 희생막패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 비정질카본층을 이용하여 하부전극의 상부를 잡아주므로써 풀딥아웃 공정시 하부전극의 쓰러짐 및 리닝현상을 방지할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 원통형 하부전극을 구비하는 캐패시터 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 워드라인(도시 생략), 비트라인(도시 생략) 및 제1절연막(22A)이 구비된 기판(21)을 형성한다. 기판(21)은 셀영역(Cell)과 주변회로영역(Peri.)으로 구분되며, 기판(21)은 하부의 콘택플러그(통상적으로 랜딩플러그라 일컬음)가 형성되어 있을 수 있다. 그리고, 제1절연막(22A)은 워드라인, 비트라인 등이 형성되므로 다층(Multi-layer) 구조인 층간절연막(Inter Layer Dielectric)일 수 있고, 바람직하게 제1절연막(22A)은 산화막일 수 있다.
그리고, 제1절연막(22A)을 관통하는 스토리지노드콘택플러그(Storagenode contact plug, 23)가 기판(21)에 연결되어 있다. 이때, 스토리지노드콘택플러그(23)는 콘택홀 형성후 폴리실리콘막 증착, CMP(Chemical Mechanical Polishing) 공정 및 에치백공정을 실시하여 형성한다. 또한, 스토리지노드콘택플러그(23)의 표면에는 배리어메탈인 티타늄막(Ti)과 티타늄질화막(TiN)의 적층막이 형성될 수 있다.
이어서, 제1절연막(22A) 상에 제2절연막(22B)을 형성한다. 이때, 제2절연막(22B)은 제1절연막(22A)과 동일하게 산화막일 수 있으며, 후속 풀딥아웃 공정후에도 잔류하여 하부전극의 하부영역을 지지하는 역할을 한다. 또한, 제2절연막(22B)은 후속 식각배리어막(24) 증착시 스트레스(Stress)를 완충시키는 버퍼막(Buffer layer) 역할도 한다.
이어서, 제2절연막(22B) 상에 식각배리어막(24)과 제3절연막(25)을 적층한다. 이때, 식각배리어막(24)은 질화막 특히, 실리콘질화막(Silicon nitride)이며, 제3절연막(25)은 산화막(Oxide)이다. 제3절연막(25)은 PE-TEOS, BPSG, PSG 또는 USG 중에서 선택된 적어도 어느 하나이며, 바람직하게는 PSG와 PETEOS의 적층구조일 수 있다. 한편, 제3절연막(25)은 후속 풀딥아웃 공정에 의해서 제거되는 물질이므로, 희생막이라 기재한다.
이어서, 식각배리어막(24)에서 식각이 정지하도록 제3절연막(25)을 식각하고, 연속해서 식각배리어막(24) 및 제2절연막(22B)을 식각하여 스토리지노드콘택플러그(23)의 일부 표면을 개방시키는 오픈패턴(26)을 형성한다. 이때, 오픈패턴(26)은 원통형 하부전극이 형성될 홀(Hole) 구조일 수 있다. 결국, 오픈패턴(26)은 제2절연막(22B), 식각배리어막(24) 및 제3절연막(25)으로 이루어진 즉, 산화막(제2절연막), 질화막(식각배리어막) 및 산화막(제3절연막)의 순서로 적층된 절연막구조의 내부에 형성되는 패턴이다.
도 2b에 도시된 바와 같이, 오픈패턴(26)을 포함한 전면에 하부전극(27)으로 사용되는 도전막을 증착하고 CMP(Chemical Mechanical Polishing) 또는 건식에치백(Dry etch back) 공정으로 도전막을 분리(Isolation)시킨다. 이로써, 하부전극(27)은 오픈패턴(26) 내부에서 내벽과 외벽을 갖는 원통형 구조가 되며, 외벽은 제3절연막(25) 및 식각배리어막(24)과 접촉하는 반면 내벽은 외부에 노출된다. 하부전극(27)은 '하부전극(Bottom electrode)'이라고도 일컫는다.
바람직하게, 하부전극(27)으로 사용되는 도전막은 100∼400Å 두께로 증착한다. 하부전극(27)으로 사용되는 도전막은 TiN, Ru, RuO2, TaN, W, WN, Ir, IrO2 또는 Pt 중에서 선택된 어느 하나의 금속계 물질이다. 이들 도전막은 CVD(Chemical Vapor Deposition) 방식 또는 ALD(Atomic Layer Deposition) 방식을 사용하여 증착하거나, 또는 CVD와 ALD 증착방식을 부분적으로 응용한 PCVD(Pulsed-CVD), SFD(Sequential Flow Deposition) 또는 MALD(Modified ALD)와 같은 방식으로 증착한다.
하부전극(27)의 배치 구조는 평면상으로 오픈패턴(26)의 배치구조와 동일 할 수 있다.
도 2c에 도시된 바와 같이, 습식식각을 진행하여 제3절연막(25)을 일부 제거한다. 이때, 습식식각은 희석된 불산(Dluted HF) 또는 BOE(Buffered Oxide Etchant: NH4F, HF 및 H2O의 혼합 용액) 용액에 담궈서 진행한다. 이처럼 용액에 담 궈서 진행하는 공정을 습식 딥아웃(Wet dip out)이라고 한다. 바람직하게, 20:1 BOE 용액을 사용한다.
이와 같이, 습식 딥아웃을 통해 하부전극(27) 사이의 제3절연막(25)을 제거하는데, 5000Å 제거타겟으로 부분 식각한다. 이처럼 부분 식각하는 공정은 부분 습식딥아웃(Partial Wet Dip-out)이며, 5000Å 까지의 타겟으로 크게 제거하므로 후속에 남아있는 제3절연막(25)을 모두 제거하기 위한 풀딥아웃 공정의 시간을 단축시킬 수 있다.
부분 습식딥아웃에 의해 셀영역에서는 하부전극(27)의 상부영역(27A)이 노출되고, 하부전극(27A)의 나머지 영역은 제3절연막패턴(25A)에 의해 지지되는 형태가 된다. 예컨대, 제3절연막(25)이 PSG와 PETEOS의 적층구조일 때, 부분습식딥아웃에 의해 PETEOS가 일부 제거될 수 있다.
한편, 부분 습식딥아웃 공정에 의해 주변회로영역에서도 일부 제거되어 제3절연막패턴(25B)이 잔류한다. 여기서, 주변회로영역에서 남는 제3절연막패턴(25B)은 셀영역에 남는 제3절연막패턴(25A)보다 더 두꺼울 수 있다. 이는 부분 습식딥아웃공정시 주변회로영역은 셀영역보다 더 넓은 부분에서 진행되어 그만큼 식각속도가 느리기 때문이다.
도 2d에 도시된 바와 같이, 노출된 하부전극(27)의 상부영역(27A)을 포함한 전면에 희생막(28)을 500∼1500Å 두께로 증착한다. 이때, 희생막(28)은 유기물, 바람직하게는 비정질카본층이다. 비정질카본층은 화학기상증착법(CVD), 바람직하게는 플라즈마화학기상증착법(Plasma Enhanced Chemical Vapor Deposition; PECVD)을 이용하여 증착한다. 플라즈마화학기상증착법(PECVD)을 이용하여 비정질카본층을 증착하면 피복도(Step coverage)를 조절하기가 용이하다.
이와 같이 희생막(28)을 증착하면, 하부전극(27)의 상부는 희생막(28)에 의해 모두 덮이고, 하부전극(27) 사이의 빈공간은 일부 채우는 형태로 증착된다. 바람직하게, 희생막(28)은 이웃하는 하부전극(27) 사이의 빈공간의 윗부분과 측벽에만 증착이 되고, 빈 공간의 내부는 보이드 형태로 비어 있게 증착할 수 있다. 아울러, 희생막(28) 증착후에는 CMP와 같은 평탄화공정이 진행되는데, 이처럼 희생막(28)의 표면을 평탄하게 하면 후속 패터닝 공정이 용이하여 희생막패턴을 균일하게 잔류시킬 수 있다.
희생막(28)으로 사용되는 비정질카본층 증착시, 챔버의 온도는 200∼600℃, 압력은 1∼10Torr이고, 고주파전력(RF Power)은 100W∼1kW을 유지한다. 카본소스(carbon source)는 C3H6 또는 C9H12이고, 이 카본소스를 0.1slm ∼50slm 범위 내에서 정량 제어하여 챔버 내부로 플로우시키고, 증착특성(증착속도, 증착두께의 균일도 등)을 안정화시키거나 향상시킬 목적으로 He 또는 Ar과 같은 분위기 또는 운반가스(carrier gas)를 0.1slm ∼50slm로 함께 주입할 수 있다.
한편, 하부전극(27)의 내부에서는 그 깊이가 매우 깊으므로 카본소스가 하부전극(27)의 내부 바닥까지 도달하기 전에 서로 붙는다. 이로써, 하부전극(27)의 일정 높이 이하에서는 내부에 비정질카본층이 증착되지 않을 수 있다.
다음으로, 희생막(28) 상에 하드마스크막(29)을 형성한다. 이때, 하드마스크 막(29)은 산화막일 수 있다.
이어서, 하드마스크막(29) 상에 감광막패턴(30)을 형성한다. 이때, 감광막패턴(30)은 라인패턴(Line pattern)으로서, 평면상으로는 이웃한 하부전극(27)을 일정 부분 동시에 오버랩(Overlap)하는 라인패턴이다.
도 2e에 도시된 바와 같이, 감광막패턴(30)을 식각장벽으로 하여 하드마스크막(29)을 식각하고, 연속해서 희생막(28)을 식각한다. 먼저, 하드마스크막(29)은 산화막물질이므로 CF4, CHF3 및 O2가 혼합된 플라즈마를 이용한 건식식각방법으로 식각한다. 그리고, 희생막(28)은 비정질카본층이므로 O2와 N2가 혼합된 플라즈마를 이용한 건식식각방법으로 식각한다. 하드마스크막(29)과 희생막(28)의 식각은 동일 챔버에서 인시튜(Insitu)로 진행할 수 있다. 그리고, 희생막(28) 식각시 감광막패턴(30)은 모두 소모되어 잔류하지 않을 수 있으나, 희생막(28)의 식각이 완료되기 전에 감광막패턴(30)이 모두 소모된다 하여도 그 아래의 하드마스크막(29)이 희생막(28) 식각시 식각장벽 역할을 수행한다.
이로써, 이웃한 하부전극(27)은 희생막패턴(28A)에 의해 서로 연결되는 구조, 특히 희생막패턴(28A)에 의해 상부영역이 동시에 고정되는 형태가 된다.
한편, 하드마스크막(29) 없이 감광막패턴(30)을 이용하여 희생막(28)을 식각하면, 감광막패턴(30)과 희생막(28)이 동일하게 카본을 함유하는 유기 폴리머 계열이므로, 희생막(28) 식각이 완료되기 전에 감광막패턴(30)이 소모되어 희생막(28) 식각이 완전히 진행되기 어렵다. 따라서, 산화막 물질로 형성된 하드마스크막(29) 을 감광막패턴(30)과 희생막(28) 사이에 형성해주는 것이다.
도 2f에 도시된 바와 같이, 풀딥아웃(Full dip out) 공정을 진행한다. 이로써, 제3절연막패턴(25A, 25B)과 하드마스크막(29)이 동시에 제거된다.
풀딥아웃 공정은 희석된 불산 또는 BOE 용액(20:1 BOE)에 담궈서 제3절연막패턴(25A, 25B)과 하드마스크막(29)을 모두 제거한다. 제3절연막패턴(25A, 25B)과 하드마스크막(29)이 모두 산화막 물질이므로 불산 또는 BOE 용액에 의해 용이하게 제거가 가능하다. 풀 딥아웃 공정후에는 건조과정을 진행할 수 있다.
위와 같이 풀딥아웃공정이 진행될 때, 하부전극(27)의 상부를 서로 연결하고 있는 희생막패턴(28A)은 희석된 불산 또는 BOE 용액에 의해 제거되지 않는 비정질카본층이므로 식각되지 않고 그대로 남아 있게 된다.
결과적으로 희생막패턴(28A)이 이웃하는 하부전극(27)의 상부를 동시에 잡아주기 때문에 습식식각(풀딥아웃) 과정에서 발생하는 하부전극의 쓰러짐 및 하부전극 리닝 현상을 물리적으로 방지할 수 있다.
도 3a 및 도 3b는 풀딥아웃 공정후의 결과를 나타낸 평면도 및 사시도로서, 이웃하는 하부전극(27)의 상부를 동시에 감싸고 있는 형태로 희생막패턴(28A)이 형성되어 있으므로, 풀딥아웃공정시 희생막패턴(28A)에 의해 하부전극(27)이 쓰러지지 않음을 알 수 있다.
한편, 원통형 구조의 하부전극(27)을 만들기 위한 마지막 단계는 도 2g에 도시된 바와 같이, 산소플라즈마(O2 plasma)를 이용하여 희생막패턴(28A)을 제거한다. 바람직하게, 희생막패턴은 산소플라즈마 처리가 가능한 챔버를 이용하여 애싱처리를 해준다. 이러한 애싱처리에 의해 비정질카본층 재질인 희생막패턴(28A)이 제거되며, 애싱처리가 일종의 건식식각과정이므로 하부전극(27)이 쓰러지지 않는다. 또한, 남아있는 식각배리어막(24)과 그 아래의 제2절연막(22B)은 하부전극(27)의 하부 둘레를 지지하므로, 하부전극이 쓰러지는 현상을 더욱 방지할 수 있다. 즉, 제2절연막(22B)과 식각배리어막(24)으로 이루어진 절연막구조가 하부전극의 하부를 지지함에 따라 풀딥아웃 공정 및 희생막패턴 제거시에 하부전극(27)을 더욱 견고히 지지할 수 있다.
이와 같은 애싱처리 단계를 거치면 희생막패턴(28A)이 깨끗하게 스트립(strip)된다.
통상적으로 감광막 스트립 장비는 산소플라즈마를 사용하기 때문에 이 단계에서는 기존 감광막 스트립 장비를 그대로 사용해도 무방하다.
바람직하게, 산소플라즈마를 이용하여 제거할 때, 고주파전력(RF Power)은 200W∼2kW, 산소의 유량은 10sccm ∼10slm, 챔버 온도는 200∼500℃, 챔버 압력은 1∼10Torr로 하여 30∼300초 범위 내에서 애싱처리한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 원통형 구조의 하부전극을 도시한 도면.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 원통형 하부전극을 구비하는 캐패시터 제조 방법을 도시한 공정 단면도.
도 3a 및 도 3b는 풀딥아웃 공정후의 결과를 나타낸 평면도 및 사시도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22A, 22B : 제1,2절연막
23 : 스토리지노드콘택플러그 24 : 식각배리어막
25 : 제3절연막 27 : 하부전극
28A : 희생막패턴
Claims (14)
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- 기판 상부에 복수의 오픈패턴을 갖는 절연막패턴을 형성하는 단계;상기 오픈패턴의 내부에 하부전극을 형성하는 단계;상기 절연막패턴을 일부 제거하여 상기 하부전극의 상부를 노출시키는 단계;상기 상부가 노출된 하부전극 상부에 비정질카본층을 형성하는 단계;상기 비정질카본층의 표면을 평탄화시키는 단계;상기 평탄화된 비정질카본층 상에 하드마스크막을 형성하는 단계;상기 하드마스크막 상에 감광막패턴을 형성하는 단계;상기 감광막패턴을 식각장벽으로 상기 하드마스크막과 희생막을 순차적으로 식각하여 이웃하는 상기 하부전극의 노출된 상부를 동시에 감싸면서 오버랩하는 라인패턴 형상의 희생막패턴을 형성하는 단계;풀딥아웃을 통해 상기 절연막패턴과 하드마스크막을 제거하는 단계; 및상기 희생막패턴을 제거하는 단계를 포함하는 캐패시터 제조 방법.
- 제3항에 있어서,상기 하드마스크막은 산화막으로 형성하는 캐패시터 제조 방법.
- 제3항에 있어서,상기 감광막패턴은 라인패턴(Line pattern)인 캐패시터 제조 방법.
- 제3항에 있어서,상기 비정질카본층은 플라즈마화학기상증착법(PECVD)으로 증착하는 캐패시터 제조 방법.
- 제3항에 있어서,상기 하드마스크막은 산화막이고, 상기 하드마스크막의 식각은 CF4, CHF3 및 O2가 혼합된 플라즈마를 이용한 건식식각으로 진행하는 캐패시터 제조 방법.
- 제3항에 있어서,상기 비정질카본층의 식각은, O2와 N2가 혼합된 플라즈마를 이용한 건식식각으로 진행하는 캐패시터 제조 방법.
- 제3항에 있어서,상기 절연막패턴은 산화막이고, 상기 희생막패턴은 비정질카본층인 캐패시터 제조 방법.
- 제9항에 있어서,상기 희생막패턴을 제거하는 단계는,산소플라즈마를 이용하여 진행하는 캐패시터 제조 방법.
- 제9항에 있어서,상기 절연막패턴은 PSG(Phospho Silicate Glass)와 PETEOS(Plasma Enhanced TetraEtylOrthoSilicate)의 적층구조를 포함하는 캐패시터 제조 방법.
- 제9항에 있어서,상기 절연막패턴을 제거하기 위한 풀딥아웃 공정은, 희석된 불산 또는 BOE(Buffered Oxide Etchant) 용액을 이용하여 진행하는 캐패시터 제조 방법.
- 제3항에 있어서,상기 하부전극의 상부를 노출시키기 위한 상기 절연막패턴을 일부 제거하는 단계는,희석된 불산 또는 BOE(Buffered Oxide Etchant) 용액을 이용하여 진행하는 부분 딥아웃 공정인 캐패시터 제조 방법.
- 제3항에 있어서,상기 절연막패턴은,산화막, 질화막 및 산화막의 순서로 적층된 구조인 캐패시터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070081071A KR100889321B1 (ko) | 2007-08-13 | 2007-08-13 | 원통형 하부전극을 구비한 캐패시터 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070081071A KR100889321B1 (ko) | 2007-08-13 | 2007-08-13 | 원통형 하부전극을 구비한 캐패시터 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090016810A KR20090016810A (ko) | 2009-02-18 |
| KR100889321B1 true KR100889321B1 (ko) | 2009-03-18 |
Family
ID=40685720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070081071A KR100889321B1 (ko) | 2007-08-13 | 2007-08-13 | 원통형 하부전극을 구비한 캐패시터 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100889321B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9362422B2 (en) | 2013-12-12 | 2016-06-07 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101895460B1 (ko) | 2012-03-23 | 2018-09-05 | 삼성전자주식회사 | 커패시터 구조물 및 이의 형성 방법 |
| KR102182569B1 (ko) | 2014-08-12 | 2020-11-24 | 삼성전자주식회사 | 서포터들을 갖는 반도체 소자 및 그의 형성 방법 |
| CN115148676B (zh) * | 2021-03-31 | 2024-05-07 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050000896A (ko) * | 2003-06-25 | 2005-01-06 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| KR20050002358A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 형성방법 |
| KR20050059697A (ko) * | 2003-12-15 | 2005-06-21 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| KR20060009995A (ko) * | 2004-07-27 | 2006-02-02 | 삼성전자주식회사 | 캐패시터 제조 방법 |
-
2007
- 2007-08-13 KR KR1020070081071A patent/KR100889321B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050000896A (ko) * | 2003-06-25 | 2005-01-06 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| KR20050002358A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 형성방법 |
| KR20050059697A (ko) * | 2003-12-15 | 2005-06-21 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| KR20060009995A (ko) * | 2004-07-27 | 2006-02-02 | 삼성전자주식회사 | 캐패시터 제조 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9362422B2 (en) | 2013-12-12 | 2016-06-07 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
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| Publication number | Publication date |
|---|---|
| KR20090016810A (ko) | 2009-02-18 |
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