KR100865709B1 - 원통형 전하저장전극을 구비하는 캐패시터 제조 방법 - Google Patents

원통형 전하저장전극을 구비하는 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 원통형 전하저장전극 구조를 만들기 위한 습식 식각 공정 및 건조 과정시 전하저장전극 브릿지의 원인이 되는 리닝 현상을 방지할 수 있는 캐패시터 제조 방법을 제공하기 위한 것으로, 본 발명은 셀지영역과 주변회로지역을 구비한 기판 상부에 형성된 원통형 전하저장전극의 상부를 노출시키는 단계, 인접하는 상기 전하저장전극간 간격이 좁은 부분에서는 연결되고 인접하는 상기 전하저장전극간 간격이 넓은 부분에서는 끊어지는 메시(Mesh) 구조를 가져 이웃하는 전하저장전극의 노출된 상부를 동시에 잡아주는 지지물을 형성하는 단계; 상기 지지물 상에 캡핑막을 형성하는 단계; 상기 주변회로지역을 오픈시키는 마스크를 이용하여 상기 주변회로지역의 캡핑막을 제거하는 단계; 상기 마스크와 상기 주변회로지역의 지지물을 제거하는 단계; 상기 셀지역에 남아있는 희생막을 모두 제거하는 단계; 및 상기 셀지역에 남아있는 지지물을 제거하는 단계를 포함하고, 상술한 본 발명은 메시 구조의 비정질카본 지지물을 이용하므로써 원통형 전하저장전극 형성시 높이 증가에 따른 종횡비가 12:1 이상으로 증가하더라도 전하저장전극의 리닝현상을 방지할 수 있다. 이로써, 70nm 급 이하의 반도체 캐패시터 소자 집적시, 전하저장전극의 유효면적 증가 효과에 의해 충전용량(cell capacitor)을 증가시킬 수 있다.
캐패시터, 리닝, 원통형 전하저장전극, 습식딥아웃, 비정질카본층

Description

원통형 전하저장전극을 구비하는 캐패시터 제조 방법{METHOD FOR FABRICATING CAPACITOR WITH CYLINDER STORAGE NODE}
도 1은 종래기술에 따른 원통형 구조의 전하저장전극을 도시한 도면.
도 2는 종래기술에 따른 전하저장전극 브릿지를 나타낸 도면.
도 3a 내지 도 3i는 본 발명의 제1실시예에 따른 원통형 전하저장전극을 구비하는 캐패시터 제조 방법을 도시한 공정 단면도.
도 4a는 원통형 전하저장전극이 형성될 패턴의 평면도.
도 4b는 전하저장전극 분리후의 SEM 사진.
도 4c는 도 3d에 따른 비정질카본층 증착후의 SEM 사진.
도 4d는 도 3e에 따른 스페이서식각이 진행된 후의 SEM 사진.
도 4e는 풀딥아웃이 완료된 후의 결과를 나타낸 SEM 사진.
도 4f는 애싱처리가 진행된 후의 결과를 나타낸 SEM 사진.
도 4g는 본 발명의 실시예에 따른 최종 전하저장전극의 내부 단면 SEM 사진.
도 4h는 본 발명의 실시예에 따른 최종 전하저장전극의 평면 SEM 사진.
도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 원통형 전하저장전극을 구비하는 캐패시터 제조 방법을 도시한 공정 단면도.
도 6a는 본 발명의 제3실시예에 따른 풀딥아웃 공정의 개념을 도시한 도면.
도 6b 및 도 6c는 제3실시예에 따른 공정 단면도.
도 6d는 제3실시예 따른 결과를 나타낸 단면 SEM 사진.
도 6c는 제3실시예 따른 SEM 사진.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 식각배리어막
23 : 희생막 24 : 패턴
25 : 전하저장전극 26 : 비정질카본층
26C : 비정질카본 지지물 27 : 캡핑산화막
28 : 감광막패턴
본 발명은 반도체소자 제조 방법에 관한 것으로, 특히 캐패시터 제조 방법에 관한 것이다.
최근 미세화된 반도체 공정기술의 급속한 발전으로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 있으며, 동작전압의 저 전압화가 이루어지고 있다. 그러나 기억소자의 동작에 필요한 충전용량은 셀면적 감소에도 불구하고, 소프트 에러(soft error)의 발생과 리프레쉬 시간(refresh time)의 단축 을 방지하기 위해서 25fF/cell 이상의 충분한 용량이 지속적으로 요구되고 있다.
이러한 상황하에서 HfO2 및 ZrO2 등과 같이 높은 유전율을 갖는 고유전막이 개발되어 10±2Å 정도 내외의 등가산화막두께(Tox : Equivalent Oxide Thickness) 를 확보하여 컨케이브(concave) 형태의 전하저장전극 구조를 기반으로 한 MIM 커패시터를 80nm 급 DRAM 제품에 채용하고 있다. 그러나, 70nm 급 이하의 금속배선 공정이 적용되는 반도체 DRAM 제품군에서는 컨케이브(concave) 형태의 전하저장전극으로는 유효면적을 0.85㎛2/cell 이상으로 충분히 확보할 수 없어 25fF/cell 이상의 셀 충전용량(Cell Capacitance)을 사실상 얻을 수가 없다.
따라서, 원통형(Cylinder) 구조를 채용한 MIM 형태의 커패시터를 60nm 급 이하에서는 채용하여 제품 개발이 이루고 있는 상황이다.
도 1은 종래기술에 따른 원통형 구조의 전하저장전극을 도시한 도면으로서, 하부층(11) 상에 원통형 전하저장전극(12)이 복수개 형성된다. 원통형 전하저장전극(12) 구조를 만들기 위해서는 희생막의 습식 식각 공정(이를 풀딥아웃(Full dip out) 공정이라 함) 및 건조과정을 필수적으로 진행한다.
그러나, 전하저장전극(12)의 높이(H)와 바닥(W)의 크기 비율(H:W)이 12:1을 초과하면 원통형 전하저장전극 구조를 만들기 위한 습식 식각 공정후에 진행하는 건조과정에서 인접한 전하저장전극(Storage Node) 사이에 존재해 있던 물반점(water marker) 들이 증발하면서 리닝(leaning) 현상이 유발된다.
이러한 리닝 현상에 의해 결과적으로 도 2에서와 같이 전하저장전극 브릿 지(SN bridge)에 의한 듀얼비트페일(dual bit fail)이 발생하기 때문에 전하저장전극의 높이를 증가시켜 25fF/cell 이상의 충전용량을 안정적으로 얻는 방법도 그 한계점에 도달해 있다.
도 2는 종래기술에 따른 전하저장전극 브릿지를 나타낸 도면으로서, 인접한 전하저장전극간의 리닝으로 인해 브릿지가 발생하고 있다.
따라서, 60nm 급 이하에서는 이러한 한계성을 극복할 수 있는 대체 기술이 절실히 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 원통형 전하저장전극 구조를 만들기 위한 습식 식각 공정 및 건조 과정시 전하저장전극 브릿지의 원인이 되는 리닝 현상을 방지할 수 있는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 공정 단순화 및 공정 여유도(Process window)를 증대시킬 수 있는 캐패시터 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터 제조 방법은 기판 상부에 복수의 패턴을 갖는 희생막을 형성하는 단계; 상기 복수의 패턴 각각의 내부에 원통형의 전하저장전극을 형성하는 단계; 상기 희생막을 일부 제거하여 상기 전하저장전극의 상부를 노출시키는 단계; 인접하는 상기 전하저장전극간 간격이 좁은 부분에서는 연결되고 인접하는 상기 전하저장전극간 간격이 넓은 부분에서는 끊어지는 메시(Mesh) 구조를 가져 이웃하는 상기 전하저장전극의 노출된 상부를 동시에 잡아주는 지지물을 형성하는 단계; 상기 지지물 아래에 남아있는 희생막을 모두 제거하는 단계; 및 상기 지지물을 제거하는 단계를 포함하는 것을 특징으로 하며, 상기 지지물을 형성하는 단계는, 상기 상부가 노출된 전하저장전극 상에 비정질카본층을 증착하는 단계; 및 상기 비정질카본층을 전면 식각하여 메시(Mesh) 구조로 잔류시키는 단계를 포함하는 것을 특징으로 한다.
또한 본 발명의 캐패시터 제조 방법은 셀지역과 주변회로지역을 구비하는 기판의 상기 셀지역 상부에 복수의 패턴을 갖는 희생막을 형성하는 단계; 상기 복수의 패턴 각각의 내부에 원통형의 전하저장전극을 형성하는 단계; 상기 희생막을 일부 제거하여 상기 전하저장전극의 상부를 노출시키는 단계; 이웃하는 상기 전하저장전극의 노출된 상부를 동시에 잡아주는 지지물을 형성하는 단계; 상기 지지물 상에 캡핑막을 형성하는 단계; 상기 주변회로지역을 오픈시키는 마스크를 이용하여 상기 주변회로지역의 캡핑막을 제거하는 단계; 상기 마스크와 상기 주변회로지역의 지지물을 제거하는 단계; 상기 셀지역 및 주변회로지역에 남아있는 희생막을 모두 제거하는 단계; 및 상기 셀지역에 남아있는 지지물을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 60nm 이하의 반도체 DRAM 집적공정에 사용되는 원통형 구조의 전하저장전극을 형성하는 과정에서 전하저장전극의 면적을 증가시켜 보다 큰 충전용량(cell capacitance)을 얻을 목적으로 전극의 높이를 증가시키고자 할 때에 습식각 과정에서 인접 전하저장전극(Storage Node)과의 리닝 현상에 의한 브릿지가 형성되어 듀얼비트페일(dual bit fail)이 발생하는 문제를 해결함으로써 그 동안에 원통형 구조를 갖는 전하저장전극의 높이를 일정 수준이상으로 증가시키지 못했던 한계를 극복하기 위한 방법에 관한 것이다.
원통형 구조의 전하저장전극을 만들기 위해서는 필수적으로 희석된 불산(Diluted HF) 또는 BOE(Buffered Oxide Etchant: NH4F 와 HF 의 혼합 용액) 용액을 사용한 습식각 공정과 건조공정을 반드시 거쳐야 된다. 이때, 전하저장전극은 소수성의 특성을 가지므로 위와 같은 용액에 담군 다음 린스용기(Rinse bath)로 이동 중에 물 반점(water mark)이 형성되면 인접 전하저장전극 간에 브릿지를 형성시키므로 린스용기로 이동 중에 물 반점이 발생하지 않도록 하거나, 그 다음 단계인 건조(Dry) 공정에서도 물 반점이 형성되지 않아야 한다.
그러나, 현재까지 리닝현상의 원인인 물반점 형성은 전하저장전극의 표면 장력, 접촉 각도(Contact Angle), 높이(Height)가 커질수록, 그리고 전하저장전극의 관성모멘트(inertia moment)와 영률(Young’s modulus) 값이 작아질수록 증가하는 것으로 이해만 하고 있을 뿐이며, 현실적으로 습식식각과 건조 과정에서 리닝의 원인이 되는 물반점 형성을 완전히 방지하고 있지는 못하고 있다.
후술하는 실시예는 습식 식각(풀 딥아웃 공정) 및 건조 공정을 거치는 과정에서 전하저장전극의 리닝이 발생하지 않도록 인접한 전하저장전극 사이에 물리적인 힘으로 지지해 줄 수 있는 메시(Mesh) 형태의 지지대(supporter)를 형성하여 습식 식각 및 건조공정을 진행하고, 그 이후 지지대를 제거해주는 방법이다.
이와 같은 방법을 구현하기 위해 지지대 역할을 하는 물질로 플라즈마 화학기상증착법(PE-CVD)으로 증착한 비정질카본(amorphous carbon)을 사용한다. 그리고, 메모리셀어레이(memory cell array) 지역에서의 원통형 전하저장전극의 규칙적인 지그재그(zig-zag) 배열에서 오는 장단축 방향으로의 오픈영역(open area) 비율을 조절하여 전하저장전극 상부에 피복도(step-coverage)가 매우 낮은 비정질카본(amorphous carbon)을 증착한 후, 건식 식각을 통해 스페이서식각(spacer etch) 방식으로 전하저장전극 맨 윗쪽 상부에 메시(mesh) 구조의 지지대를 형성하는 방법을 사용한다.
특히, 비정질카본층으로 된 메시 구조의 지지대 형상을 전하저장전극 상부에 만들어주기 위해서는 건식 식각과 습식 식각 공정을 적어도 1회 이상 반복해줘야하는 패터닝 과정을 거쳐야 한다. 이때, 잔류 폴리머(polymer residue) 또는 비정질카본 덩어리 입자와 같은 결함들(defects)이 항시 발생할 가능성이 잠재되어 있다. 따라서 본 발명에서는 이와 같이 제품의 수율을 크게 떨어뜨리는 경화성(Hard) 불량 요인인 결함들을 효과적으로 제어할 수 있는 양산성을 갖춘 일련의 비정질카본 메시 구조물을 만들 수 있는 공정 구조(process scheme)를 이용한다.
후술하는 실시예는 높이 대 바닥의 비율이 12:1 이상이 되는 높은 종횡 비(high aspect-ratio)를 갖는 원통형(Cylinder) 전하저장전극을 구비하는 캐패시터 제조 방법이다.
도 3a 내지 도 3i는 본 발명의 제1실시예에 따른 원통형 전하저장전극을 구비하는 캐패시터 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 워드라인(도시 생략), 비트라인(도시 생략) 및 층간절연막이 형성된 기판(21)을 준비한다. 이때, 층간절연막은 다층구조이며, 그 재질은 산화막일 수 있다. 기판(21)은 셀지역(Cell)과 주변회로지역(Peri.)으로 구분되고 셀지역은 A-A' 지역과 B-B' 지역으로 구분된다. 여기서, A-A' 지역과 B-B' 지역은 캐패시터의 전하저장전극이 지그재그(Zig-zag) 형태로 배치되는 것을 가정하여 구분한 것으로서, A-A' 지역은 이웃한 전하저장전극간 간격이 넓은 부분(S1)이고, B-B' 지역은 이웃한 전하저장전극간 간격이 좁은 부분(S2)이다.
그리고, 도시하지 않았지만, 기판(21)에는 스토리지노드콘택플러그(Storagenode contact plug)가 형성되어 있다. 이때, 스토리지노드콘택플러그는 콘택홀 형성후 폴리실리콘막 증착, CMP(Chemical Mechanical Polishing) 공정 및 에치백공정을 실시하여 형성한다. 또한, 스토리지노드콘택플러그의 표면에는 배리어메탈인 티타늄막(Ti)과 티타늄질화막(TiN)의 적층막이 형성될 수 있다.
이어서, 기판(21) 상에 식각배리어막(22)과 희생막(23)을 적층한다. 이때, 식각배리어막(22)은 실리콘질화막이며, 희생막(23)은 산화막이다. 바람직하게, 희생막(23)은 PE-TEOS, BPSG, PSG 또는 USG 중에서 선택된 적어도 어느 하나(단일막 또는 둘 이상의 조합)로서, 그 두께는 25000Å이다. 한편, 희생막(23)은 후속 풀딥 아웃 공정에 의해서 제거되는 물질이므로, 희생막이라 기재한다.
이어서, 식각배리어막(22)에서 식각이 정지하도록 희생막(23)을 식각하고, 연속해서 식각배리어막(22)을 식각하여 기판(21)의 일부 표면(바람직하게는 스토리지노드콘택플러그)을 개방시키는 패턴(24)을 형성한다. 이때, 패턴(24)은 원통형 전하저장전극이 형성될 홀(Hole) 구조이고, 60nm급 이하의 고집적 DRAM에 적용하기 위해 도 4a에 도시된 바와 같이, 지그재그 형태로 배치된다.
도 4a는 원통형 전하저장전극이 형성될 패턴의 평면도로서, 희생막(23)에 복수의 패턴(24)이 지그재그 형태로 배치되고 있다. 지그재그로 배치되므로써 A-A' 지역과 B-B' 지역이 존재하게 된다.
도 3b에 도시된 바와 같이, 패턴(24)을 포함한 전면에 전하저장전극(25)으로 사용되는 도전막을 증착하고 CMP(Chemical Mechanical Polishing) 또는 건식에치백(Dry etch back) 공정으로 도전막을 분리(Isolation)시킨다. 이로써, 전하저장전극(25)은 패턴(24) 내부에서 내벽과 외벽을 갖는 원통형 구조가 되며, 외벽은 희생막(23) 및 식각배리어막(22)과 접촉하는 반면 내벽은 외부에 노출된다. 전하저장전극(25)은 '하부전극(Bottom electrode)'이라고도 일컫는다.
바람직하게, 전하저장전극(25)으로 사용되는 도전막은 100∼400Å 두께로 증착한다. 전하저장전극(25)으로 사용되는 도전막은 TiN, Ru, RuO2, TaN, W, WN, Ir, IrO2 또는 Pt 중에서 선택된 어느 하나의 금속계 물질이다. 이들 도전막은 CVD(Chemical Vapor Deposition) 방식 또는 ALD(Atomic Layer Deposition) 방식을 사용하여 증착하거나, 또는 CVD와 ALD 증착방식을 부분적으로 응용한 PCVD(Pulsed-CVD), SFD(Sequential Flow Deposition) 또는 MALD(Modified ALD)와 같은 방식으로 증착한다.
도 4b는 전하저장전극 분리후의 SEM(Scaning Electron Microscope) 사진으로서, 전하저장전극이 간격이 좁은 부분과 간격이 넓은 부분을 갖고 지그재그 형태로 배치됨을 알 수 있다.
도 3c에 도시된 바와 같이, 습식식각을 진행하여 희생막(23)을 일부 제거한다. 이때, 습식식각은 희석된 불산(Dluted HF) 또는 BOE(Buffered Oxide Etchant: NH4F 와 HF 의 혼합 용액) 용액에 담궈서 진행한다. 이처럼 용액에 담궈서 진행하는 공정을 습식 딥아웃(Wet dip out)이라고 한다.
이와 같이, 습식 딥아웃을 통해 전하저장전극(25) 사이의 희생막(23)을 제거하는데, 제1실시예는 2000Å∼20000Å(최초 증착두께 25000Å의 8∼80% 수준) 제거타겟(셀지역 기준, 도면부호 'T')으로 부분 식각한다. 이처럼 부분 식각하는 공정은 부분 습식딥아웃(Partial Wet Dip-out)이며, 2000Å 이상의 타겟(T)으로 크게 제거하므로 후속에 남아있는 희생막(23)을 모두 제거하기 위한 풀딥아웃 공정의 시간을 단축시킬 수 있다. 또한, 2000Å 이상의 타겟(T)으로 크게 제거하면, 후속 비정질카본층 증착시 A-A' 지역에 증착되는 비정질카본층의 저면부 두께를 150Å 이하로 얇게 제어할 수 있다.
부분 습식딥아웃에 의해 전하저장전극(25)의 상부영역(25A)이 노출되고, 나머지 영역은 여전히 희생막패턴(23A)에 의해 지지되는 형태가 된다.
한편, 부분 습식딥아웃 공정에 의해 주변회로지역에서도 일부 제거되어 희생막패턴(23B)이 잔류한다. 여기서, 주변회로지역에서 남는 희생막패턴(23B)은 셀지역에 남는 희생막패턴(23A)보다 더 두꺼울 수 있다. 이는 부분 습식딥아웃공정시 주변회로지역은 셀지역보다 더 넓은 부분에서 진행되어 그만큼 식각속도가 느리기 때문이다.
도 3d에 도시된 바와 같이, 노출된 전하저장전극(25)의 상부영역(25A)을 포함한 전면에 비정질카본층(26)을 500∼1500Å 두께로 증착한다.
이때, 비정질카본층(26)은 피복도가 열악한, 즉 피복도가 적어도 20% 이하가 되도록 하여 증착한다. 이를 위해 플라즈마화학기상증착법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 비정질카본층(26)을 증착한다.
이와 같이 비정질카본층(26)을 증착하면, 전하저장전극간 간격이 좁은 부분(S2)과 간격이 넓은 부분(S1)에서 프로파일(Profile)이 다르게 된다. 먼저, 간격이 좁은 부분(S2)에서는 비정질카본층(26)이 중복 증착되어 전하저장전극(25) 사이를 일부 채우는 형태로 두껍게 증착되고, 간격이 넓은 부분(S1)에서는 간격이 좁은 부분(S2)에 비해 전하저장전극(25) 사이를 채우지 않고 얇게 증착된다. 바람직하게, 플라즈마화학기상증착법을 이용하면, 오버행(Over hang, 26A) 구조를 갖고 비정질카본층(26)이 증착되며, 전하저장전극간 간격이 좁은 부분(S2)에서는 오버행(26A)끼리 서로 붙게 되어(26B) 두께가 두꺼워진다.
바람직하게, 비정질카본층(26) 증착시, 챔버의 온도는 200∼600℃, 압력은 1∼10Torr이고, 고주파전력(RF Power)은 100W∼1kW을 유지한다. 카본소스(carbon source)는 C3H6 또는 C9H12이고, 이 카본소스를 0.1slm ∼50slm 범위 내에서 정량 제어하여 챔버 내부로 플로우시키고, 증착특성(증착속도, 증착두께의 균일도 등)을 안정화시키거나 향상시킬 목적으로 He 또는 Ar과 같은 분위기 또는 운반가스(carrier gas)를 0.1slm ∼50slm로 함께 주입하되 가능한 피복도(step-coverage)는인위적으로 불량하게 증착되도록 유도한다.
도 4c는 도 3d에 따른 비정질카본층 증착후의 SEM 사진으로서, 전하저장전극이 간격이 좁은 부분에서 간격이 넓은 부분에 비해 더 두껍게 증착됨을 알 수 있다.
한편, 부분 습식딥아웃에 의해 희생막이 일부 제거되어 노출된 전하저장전극(25)의 상부영역의 높이가 2000Å 이상이므로, 간격이 넓은 부분(S1)의 저면부에서 증착되는 비정질카본층(26)의 두께를 150Å 이하(바람직하게는 120Å)로 제어할 수 있다. 후술하겠지만, 이처럼 저면부의 두께를 얇게 하면, 후속 스페이서식각시 식각타겟을 감소시키는 효과가 있다.
그리고, 전하저장전극(25)의 내부에서는 그 깊이가 매우 깊으므로 카본소스가 전하저장전극(25)의 내부 바닥까지 도달하기 전에 오버행끼리 서로 붙는다. 이로써, 전하저장전극(25)의 일정 높이 이하에서는 내부에 비정질카본층(26)이 증착되지 않는다.
도 3e에 도시된 바와 같이, 전면 건식 식각(Blanket Etch-Back) 방식으로 비정질카본층(26)을 스페이서식각(Spacer Etch)하여 도 4d에 예시한 SEM 사진과 같은 메시(mesh) 형태를 띤 비정질카본 지지물(26C)을 만들어 준다. 이같은 비정질카본 지지물(26C)은 플라즈마화학기상증착방식의 비정질카본층 증착 특성 중에 피복도(step-coverage)가 20% 이하로 나쁘다는 점에 착안하여 응용한 기술로 비교적 간단히 구현이 가능하다.
위와 같은 비정질카본 지지물(26C)은 이웃하는 전하저장전극(25)의 노출된 상부를 동시에 잡아주는 메시 형태이다.
메시 형태의 비정질카본 지지물(26C)을 형성하는 구체적인 방법은 다음과 같다.
비정질카본층(26) 증착 상태에서 전면 건식 식각(Blanket Etch-Back) 과정을 통해 식각시간(Etch Time)을 제어하여 타겟식각(Target Etch)을 실시하면, 도 4d의 결과가 된다. B-B' 지역에 위치하는 전하저장전극과 전하저장전극 사이에 증착된 비정질카본층(500∼1500Å 수준으로 두껍게 증착된 지역)은 남기고 부분습식딥아웃 과정에서 일부 희생막이 제거된 A-A' 지역의 전하저장전극 사이의 기저면(바닥)에 증착된 비정질카본층(200Å 이하 수준으로 아주 얇게 증착된 지역)은 자연스럽게 제거할 수 있다.
도 4d는 도 3e에 따른 스페이서식각이 진행된 후의 SEM 사진으로서, 비록 간격이 넓은 부분에서 저면부가 노출된다고 하더라도 간격이 좁은 부분에서 서로 연결되는 비정질카본 지지물이 형성되므로, 각각의 전하저장전극의 상부를 지지하는 비정질카본 지지물은 전체적으로 연결된 일체형 메시 구조이다.
한편, 주변회로지역에서는 비정질카본층(26D)이 여전히 일정 두께를 갖고 주 변회로지역의 전 영역을 덮으면서 잔류한다. 여기서, 최초 비정질카본층 증착시 주변회로지역은 셀지역의 A-A' 지역의 저면부에 증착되는 두께보다 더 두껍게 증착되므로, 스페이서식각후에도 여전히 일정 두께를 갖고 잔류하는 것이다. 셀지역의 A-A' 지역의 저면부에서는 오버행의 영향을 받아 주변회로지역의 평탄한 지역보다 더 얇게 증착된다.
도 3f에 도시된 바와 같이, 전면에 캡핑산화막(Capping oxide, 27)을 형성한다. 이때, 캡핑산화막(27)은 USG(Undoped Silicate Glass) 산화막을 500∼3000Å 두께로 전면 증착하므로써, 전하저장전극(25)의 상부영역을 덮는 형태가 된다. 즉, 전하저장전극(25) 사이의 공간을 완전히 채우는 것이 아니라, 전하저장전극(25)의 상부영역, 바람직하게는 비정질카본 지지물(26C)을 덮는 형태가 된다. 따라서, 비정질카본 지지물(26C) 아래는 캡핑산화막(27) 증착후에 빈 공간(27A)으로 남는다.
위와 같은 캡핑산화막(27)은 후속 감광막패턴 제거시에 그 아래의 비정질카본 지지물(26C)이 손상되는 것을 방지하기 위한 것이며, 또한 감광막패턴의 제거과정에서 전하저장전극(25)의 내부가 손상되는 것을 방지하기 위한 것이다.
이어서, 캡핑산화막(27) 상에 감광막패턴(28)을 형성한다. 여기서, 감광막패턴(28)은 주변회로지역오픈마스크(Peri-Open Mask, POM)라고 일컫는데, 셀지역은 보호하고, 그 외의 주변회로지역은 캡핑산화막(27)을 노출시키게 된다.
이어서, 노출되어 있는 주변회로지역의 캡핑산화막(27)을 건식식각(Dry Etch)으로 제거한다. 따라서, 캡핑산화막(27)은 셀지역 상부에만 잔류한다.
도 3g에 도시된 바와 같이, 셀지역을 덮고 있는 감광막패턴(28)을 애 싱(Ashing) 처리가 아닌 건식 식각(Dry Etch)으로 제거해 준다. 이때, 감광막패턴(28)을 건식식각하는 과정에서 주변회로지역에 남아있는 비정질카본층(26D)은 동시에 제거된다. 감광막패턴(28)과 비정질카본층이 동일하게 유기물질이기 때문에 동시 제거가 가능하다. 감광막패턴(28)의 건식식각은 산소 플라즈마를 이용한다.
한편, 셀지역의 비정질카본 구조물(26C)은 캡핑산화막(27)에 의해 덮혀 있으므로, 감광막패턴(28)의 건식식각시 제거되지 않고 잔류한다.
도 3h에 도시된 바와 같이, 희석된 불산 또는 BOE 용액에 담궈서 전하저장전극(25) 사이에 남아있던 희생막(23A)과 주변회로지역에 남아있던 희생막(23B)을 모두 제거한다. 이처럼 모두 제거하는 과정은 풀 딥아웃(Full dip out)이라 한다. 희생막(23A, 23B)이 산화막 물질이므로, 희생막(23A, 23B)과 동일하게 산화막 물질인 캡핑산화막(27)도 풀딥아웃 공정에 의해 모두 제거된다.
풀 딥아웃 공정후에는 건조과정을 진행한다.
도 4e는 풀딥아웃이 완료된 후의 결과를 나타낸 SEM 사진이다.
위와 같이 풀딥아웃이 완료된 상태에서도 도 4e에 도시된 SEM사진에서 볼 수 있듯이, 전하저장전극(25)은 쓰러지지 않음을 알 수 있다. 이는 비정질카본 지지물이 이웃하는 전하저장전극(25)들 잡아주기 때문이다.
결과적으로 이같은 메시 구조의 비정질카본층 지지물(26C) 때문에 캐패시터의 높이가 기존 수준보다 증가하여 전하저장전극의 종횡비가 14:1 이상으로 증가하더라도 이웃한 전하저장전극 사이에 습식식각(풀딥아웃)과 건조 과정에서 완전히 제거되지 못하고 잔존해 있던 물반점 때문에 발생하는 전하저장전극 리닝 현상을 물리적으로 방지할 수 있다. 또한, 남아있는 식각배리어막(22)은 전하저장전극의 바닥 둘레를 지지하므로, 전하저장전극 리닝 현상을 일부 방지하는 역할도 한다.
한편, 원통형 구조의 전하저장전극을 만들기 위한 마지막 단계는 도 3i에 도시된 바와 같이, 산소플라즈마(O2 plasma) 처리가 가능한 챔버를 이용하여 애싱처리를 해주는 단계이다. 이 단계를 거치면 비정질카본 지지물(26C)이 깨끗하게 스트립(strip)된 상태의 원통형의 전하저장전극(25)이 완성된다.
통상적으로 감광막 스트립 장비는 산소플라즈마를 사용하기 때문에 이 단계에서는 기존 감광막 스트립 장비를 그대로 사용해도 무방하다.
바람직하게, 산소플라즈마를 이용하여 제거할 때, 고주파전력(RF Power)은 200W∼2kW, 산소의 유량은 10sccm ∼10slm, 챔버 온도는 200∼500℃, 챔버 압력은 1∼10Torr로 하여 30∼300초 범위 내에서 애싱처리한다.
도 4f는 애싱처리가 진행된 후의 결과를 나타낸 SEM 사진으로서, 애싱처리가 진행되더라도 전하저장전극의 리닝현상이 발생하지 않음을 알 수 있다.
도 4g는 본 발명의 실시예에 따른 최종 전하저장전극의 내부 단면 SEM 사진이고, 도 4h는 본 발명의 실시예에 따른 최종 전하저장전극의 평면 SEM 사진이다.
도 4g와 도 4h는 전하저장전극이 종횡비를 20:1 이상으로 한 경우로서, 종횡비가 크더라도 전하저장전극이 리닝 현상없이(Leaning free) 형성되어, 이웃한 전하저장전극간 브릿지가 발생하지 않고 있다.
도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 원통형 전하저장전극을 구 비하는 캐패시터 제조 방법을 도시한 공정 단면도이다.
제2실시예는 제1실시예에서 도 3d의 단계(비정질카본층 증착) 이후 스페이서식각을 실시하지 않고, 바로 캡핑산화막 증착 단계를 진행한 것이다. 즉, 제2실시예는 메시 구조의 비정질카본 지지물를 형성하지 않고 후속 공정을 진행한다.
이하, 비정질카본층 증착까지의 과정 및 도면 부호는 제1실시예의 설명을 참조하기로 한다.
도 5a에 도시된 바와 같이, 비정질카본층(26)이 증착된 상태에서 바로 캡핑산화막(41)을 증착한다.
이때, 캡핑산화막(41)은 USG(Undoped Silicate Glass) 산화막을 500∼3000Å 두께로 전면 증착하므로써, 전하저장전극(25)의 상부영역을 덮는 형태가 된다. 즉, 전하저장전극(25) 사이의 공간을 완전히 채우는 것이 아니라, 전하저장전극(25)의 상부영역, 바람직하게는 비정질카본층(26)을 덮는 형태가 된다. 따라서, 비정질카본층(26) 아래는 캡핑산화막(41) 증착후에 빈 공간으로 남는다.
위와 같은 캡핑산화막(41)은 후속 감광막패턴 제거시에 그 아래의 비정질카본층(26)이 손상되는 것을 방지하기 위한 것이며, 또한 감광막패턴의 제거과정에서 전하저장전극(25)의 내부가 손상되는 것을 방지하기 위한 것이다.
이어서, 캡핑산화막(41) 상에 감광막패턴(42)을 형성한다. 여기서, 감광막패턴(42)은 주변회로지역오픈마스크(Peri-Open Mask, POM)라고 일컫는데, 셀지역은 보호하고, 그 외의 주변회로지역은 캡핑산화막(41)을 노출시키게 된다.
이어서, 노출되어 있는 주변회로지역의 캡핑산화막(41)을 건식식각(Dry Etch)으로 제거한다. 따라서, 캡핑산화막(41)은 셀지역 상부에만 잔류한다.
도 5b에 도시된 바와 같이, 셀지역을 덮고 있는 감광막패턴(42)을 애싱(Ashing) 처리가 아닌 건식 식각(Dry Etch)으로 제거해 준다. 이때, 감광막패턴(42)을 건식식각하는 과정에서 주변회로지역에 남아있는 비정질카본층(26)은 동시에 제거된다. 감광막패턴(42)과 비정질카본층이 동일하게 유기물질이기 때문에 동시 제거가 가능하다. 감광막패턴(42)의 건식식각은 산소플라즈마를 이용한다.
한편, 셀지역의 비정질카본층(26)은 캡핑산화막(41)에 의해 덮혀 있으므로, 감광막패턴(42)의 건식식각시 제거되지 않고 잔류한다.
도 5c에 도시된 바와 같이, 희석된 불산 또는 BOE 용액에 담궈서 전하저장전극(25) 사이에 남아있던 희생막(23A)과 주변회로지역에 남아있던 희생막(23B)을 모두 제거한다. 이처럼 모두 제거하는 과정은 풀 딥아웃(Full dip out)이라 한다. 희생막(23A, 23B)이 산화막 물질이므로, 희생막(23A, 23B)과 동일하게 산화막 물질인 캡핑산화막(41)도 풀딥아웃 공정에 의해 모두 제거된다.
풀 딥아웃 공정후에는 건조과정을 진행한다.
위와 같이 풀딥아웃이 완료된 상태에서도 전하저장전극(25)은 쓰러지지 않으며, 이는 비정질카본층(26)이 전하저장전극의 상부를 잡아주기 때문이다. 아울러, 풀딥아웃공정후에도 비정질카본층(26)은 습식 식각되지 않고 그대로 남아 있다.
결과적으로 이같은 비정질카본층(26) 때문에 캐패시터의 높이가 기존 수준보다 증가하여 전하저장전극의 종횡비가 14:1 이상으로 증가하더라도 이웃한 전하저장전극 사이에 습식식각(풀딥아웃)과 건조 과정에서 완전히 제거되지 못하고 잔존 해 있던 물반점 때문에 발생하는 전하저장전극 리닝 현상을 물리적으로 방지할 수 있다. 또한, 남아있는 식각배리어막(22)은 전하저장전극의 바닥 둘레를 지지하므로, 전하저장전극 리닝 현상을 일부 방지하는 역할도 한다.
한편, 원통형 구조의 전하저장전극을 만들기 위한 마지막 단계는 도 5d에 도시된 바와 같이, 산소플라즈마(O2 plasma) 처리가 가능한 챔버를 이용하여 애싱처리를 해주는 단계이다. 이 단계를 거치면 비정질카본층(26)이 깨끗하게 스트립(strip)된 상태의 원통형의 전하저장전극(25)이 완성된다.
통상적으로 감광막 스트립 장비는 산소플라즈마를 사용하기 때문에 이 단계에서는 기존 감광막 스트립 장비를 그대로 사용해도 무방하다.
바람직하게, 산소플라즈마를 이용하여 제거할 때, 고주파전력(RF Power)은 200W∼2kW, 산소의 유량은 10sccm ∼10slm, 챔버 온도는 200∼500℃, 챔버 압력은 1∼10Torr로 하여 30∼300초 범위 내에서 애싱처리한다.
도 6a는 본 발명의 제3실시예에 따른 풀딥아웃 공정의 개념을 도시한 도면이고, 도 6b 및 도 6c는 제3실시예에 따른 공정 단면도이며, 도 6d는 제3실시예 따른 결과를 나타낸 단면 SEM 사진이다.
제3실시예는 제2실시예와 같이 비정질카본 지지물을 형성하지 않고 도 5b와 같이 주변회로지역의 캡핑산화막과 비정질카본층을 제거한 후에, 도 5c의 풀딥아웃 공정을 진행하므로써 전하저장전극의 상부에 증착 상태의 비정질카본층을 잔류시키는 방법이다.
제3실시예는 도 6a에 도시된 바와 같이, 풀딥아웃 공정시, 희석된 불산 또는 BOE 용액에 담궜을 때, 습식용액이 셀매트릭스(cell matrix, 100) 가장자리의 사방 측면부에서 셀매트릭스(100) 내부 중심부 쪽으로 침투하면서 셀지역과 주변회로지역에 남아있는 산화막 물질을 제거하도록 한다.
위와 같이 풀딥아웃 공정을 진행하기 위해, 제3실시예는 희생막 구조를 다음과 같이 바꾼다. 한편, 제1 및 제2실시예의 희생막은 모두 단일 산화막을 사용하였다.
제3실시예는 도 6b에 도시된 바와 같이, 희생막(51)을 습식식각속도가 다른 하부 희생막(51A)과 상부 희생막(51B)의 적층으로 형성한다. 예컨대, 하부 희생막(51A)은 습식식각속도가 빠른 산화막으로 형성하고, 상부 희생막(51B)은 하부 희생막보다 습식식각속도가 느린 산화막으로 형성한다.
희석된 불산 또는 BOE 용액 적용시, 습식식각속도가 빠른 산화막으로는 PSG, BPSG 또는 USG가 있고, 습식식각속도가 느린 산화막으로는 PE-TEOS가 있다.
이와 같이 습식식각 속도가 서로 다른 희생막 구조를 사용하면, 도 6c에 도시된 바와 같이, 풀딥아웃 공정시 습식식각속도가 빠른 하부 희생막(51A)쪽으로도 습식용액이 침투해 들어가므로 하부 희생막(51A)과 습식식각속도가 느린 상부 희생막(51B)이 동시에 제거된다.
이로써, 증착상태 그대로의 비정질카본층(26)만 전하저장전극(25)의 상부에 남길 수 있고, 비정질카본층(26)은 풀딥아웃공정시 전하저장전극(25)이 쓰러지는 것을 방지하는 지지물 역할을 한다.
한편, 제3실시예를 적용하면, 산화막 물질을 제거하기 위한 풀딥아웃 공정의 시간이 길어지므로, 제3실시예의 변형예로서 희생막 중 상부 희생막의 두께를 최소화하는 방법이 있다. 즉, 부분 습식 딥아웃 공정시 최대한 상부 희생막이 모두 제거되도록 하여 풀딥아웃 공정시에는 습식식각 속도가 빠른 하부 희생막만 제거하도록 하여 딥아웃 시간을 단축시킨다.
제3실시예의 변형예와 같이 상부 희생막의 두께를 최소화하지 않더라도, 부분 습식딥아웃 공정의 타겟을 크게 하면 된다.
부분 습식딥아웃 공정에서 딥아웃 시간을 길게하여 셀지역에 적층된 이종의 희생막(예, PE-TEOS/PSG) 중에서 습식식각 속도가 상대적으로 느린 PE-TEOS 물질(최초 증착두께 10,000±5000Å)을 일차적으로 가능한 많이 또는 모두 제거한다. 이로써, 후속 풀딥아웃 과정에서 습식 식각 속도가 빠른 PSG가 제거되는 과정에서 가능한 얇게 남아있는 PE-TEOS까지 제거될 수 있도록 한다.
이처럼 부분습식딥아웃의 타겟을 크게 하면, 공정여유도와 마진을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 메시 구조의 비정질카본 지지물을 이용하므로써 원통형 전하저장전극 형성시 높이 증가에 따른 종횡비가 12:1 이상으로 증가하더라도 전하저장전극의 리닝현상을 방지할 수 있다. 이로써, 70nm 급 이하의 반도체 캐패시터 소자 집적시, 전하저장전극의 유효면적 증가 효과에 의해 충전용량(cell capacitor)을 증가시킬 수 있다.
60nm 급 이하의 금속 배선 공정이 적용되는 반도체 메모리 제품군의 원통형 전하저장전극을 구비하는 캐패시터 소자에서 전하저장전극의 종횡비의 한계 수준인 12:1을 극복할 수 있는 본 발명의 전하저장전극 형성 방법을 채용하면, 생산 수율 향상 측면에서 결함들을 최소화 할 수 있어 보다 큰 대용량의 충전용량을 확보하면서 동시에 제품의 내구성과 신뢰성을 동시에 향상시킬 수 있다.

Claims (33)

  1. 기판 상부에 복수의 패턴을 갖는 희생막을 형성하는 단계;
    상기 복수의 패턴 각각의 내부에 원통형의 전하저장전극을 형성하는 단계;
    상기 희생막을 일부 제거하여 상기 전하저장전극의 상부를 노출시키는 단계;
    인접하는 상기 전하저장전극간 간격이 좁은 부분에서는 연결되고 인접하는 상기 전하저장전극간 간격이 넓은 부분에서는 끊어지는 메시(Mesh) 구조를 가져 이웃하는 상기 전하저장전극의 노출된 상부를 동시에 잡아주는 지지물을 형성하는 단계;
    상기 지지물 아래에 남아있는 희생막을 모두 제거하는 단계; 및
    상기 지지물을 제거하는 단계
    를 포함하는 캐패시터 제조 방법.
  2. 제1항에 있어서,
    상기 지지물을 형성하는 단계는,
    상기 상부가 노출된 전하저장전극 상에 비정질카본층을 증착하는 단계; 및
    상기 비정질카본층을 전면 식각하여 메시(Mesh) 구조로 잔류시키는 단계
    를 포함하는 캐패시터 제조 방법.
  3. 제1항에 있어서,
    상기 지지물은,
    비정질카본층으로 증착하는 캐패시터 제조 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 비정질카본층은, 피복도(Step coverage)가 적어도 20% 이하가 되도록 하여 형성하는 캐패시터 제조 방법.
  5. 제4항에 있어서,
    상기 비정질카본층은, 플라즈마화학기상증착법(PECVD)으로 증착하는 캐패시터 제조 방법.
  6. 제1항에 있어서,
    상기 지지물은 비정질카본층이고, 상기 지지물을 제거하는 단계는 산소플라즈마(O2 plasma)를 이용하여 진행하는 캐패시터 제조 방법.
  7. 제1항에 있어서,
    상기 전하저장전극의 상부를 노출시키는 단계와 상기 희생막을 모두 제거하는 단계는,
    습식딥아웃 공정으로 진행하고, 상기 희생막은 산화막인 캐패시터 제조 방법.
  8. 제7항에 있어서,
    상기 전하저장전극의 상부를 노출시키는 단계에서의 습식딥아웃 타겟은 상기 희생막의 최초 대비 8∼80% 수준으로 하는 캐패시터 제조 방법
  9. 제7항에 있어서,
    상기 습식딥아웃은 희석된 불산 또는 NH4F와 HF의 혼합 용액을 사용하여 진행하는 캐패시터 제조 방법.
  10. 제1항에 있어서,
    상기 복수의 패턴은 인접하는 패턴간의 간격이 좁은 부분과 인접하는 패턴간 의 간격이 넓은 부분이 존재하는 지그재그(Zig zag) 형태로 배치되는 홀 패턴이고, 상기 전하저장전극은 상기 홀패턴 내부에 형성되는 캐패시터 제조 방법.
  11. 삭제
  12. 제1항에 있어서,
    상기 희생막은,
    PSG, BPSG, PETEOS 또는 USG 중에서 선택되는 산화막 중 어느 하나 또는 둘 이상의 조합으로 형성하는 캐패시터 제조 방법.
  13. 제1항에 있어서,
    상기 희생막은,
    제1산화막과 상기 제1산화막보다 느린 습식식각속도를 갖는 제2산화막을 적 층하여 형성하는 캐패시터 제조 방법.
  14. 제13항에 있어서,
    상기 습식식각속도는 희석된 불산 또는 NH4F와 HF의 혼합 용액을 사용한 습식식각에 의해 결정되는 속도인 캐패시터 제조 방법.
  15. 제13항에 있어서,
    상기 제1산화막은 PSG, BPSG 또는 USG 중에서 선택된 어느 하나이고, 상기 제2산화막은 PETEOS인 캐패시터 제조 방법.
  16. 제13항에 있어서,
    상기 희생막의 일부 제거 단계는,
    적어도 상기 제2산화막을 모두 제거하는 캐패시터 제조 방법.
  17. 셀지역과 주변회로지역을 구비하는 기판의 상기 셀지역 상부에 복수의 패턴 을 갖는 희생막을 형성하는 단계;
    상기 복수의 패턴 각각의 내부에 원통형의 전하저장전극을 형성하는 단계;
    상기 희생막을 일부 제거하여 상기 전하저장전극의 상부를 노출시키는 단계;
    이웃하는 상기 전하저장전극의 노출된 상부를 동시에 잡아주는 지지물을 형성하는 단계;
    상기 지지물 상에 캡핑막을 형성하는 단계;
    상기 주변회로지역을 오픈시키는 마스크를 이용하여 상기 주변회로지역의 캡핑막을 제거하는 단계;
    상기 마스크와 상기 주변회로지역의 지지물을 제거하는 단계;
    상기 셀지역 및 주변회로지역에 남아있는 희생막을 모두 제거하는 단계; 및
    상기 셀지역에 남아있는 지지물을 제거하는 단계
    를 포함하는 캐패시터 제조 방법.
  18. 제17항에 있어서,
    상기 지지물을 형성하는 단계는,
    상기 상부가 노출된 전하저장전극 상에 비정질카본층을 증착하는 단계; 및
    상기 비정질카본층을 전면 식각하여 메시(Mesh) 구조로 잔류시키는 단계
    를 포함하는 캐패시터 제조 방법.
  19. 제17항에 있어서,
    상기 지지물은,
    비정질카본층으로 증착하는 캐패시터 제조 방법.
  20. 제18항 또는 제19항에 있어서,
    상기 비정질카본층은, 피복도(Step coverage)가 적어도 20% 이하가 되도록 하여 형성하는 캐패시터 제조 방법.
  21. 제20항에 있어서,
    상기 비정질카본층은, 플라즈마화학기상증착법(PECVD)으로 증착하는 캐패시터 제조 방법.
  22. 제17항에 있어서,
    상기 지지물은 비정질카본층이고, 상기 지지물을 제거하는 단계는 산소플라즈마(O2 plasma)를 이용하여 진행하는 캐패시터 제조 방법.
  23. 제17항에 있어서,
    상기 전하저장전극의 상부를 노출시키는 단계와 상기 희생막을 모두 제거하는 단계는,
    습식딥아웃 공정으로 진행하고, 상기 희생막은 산화막인 캐패시터 제조 방법.
  24. 제23항에 있어서,
    상기 전하저장전극의 상부를 노출시키는 단계에서의 습식딥아웃 타겟은 상기 희생막의 최초 대비 8∼80% 수준으로 하는 캐패시터 제조 방법
  25. 제23항에 있어서,
    상기 습식딥아웃은 희석된 불산 또는 NH4F와 HF의 혼합 용액을 사용하여 진행하는 캐패시터 제조 방법.
  26. 제17항에 있어서,
    상기 복수의 패턴은 인접하는 패턴간의 간격이 좁은 부분과 인접하는 패턴간의 간격이 넓은 부분이 존재하는 지그재그(Zig zag) 형태로 배치되는 홀 패턴이고, 상기 전하저장전극은 상기 홀패턴 내부에 형성되는 캐패시터 제조 방법
  27. 제17항에 있어서,
    상기 지지물은,
    인접하는 상기 전하저장전극간 간격이 좁은 부분에서는 연결되고 인접하는 상기 전하저장전극간 간격이 넓은 부분에서는 끊어지는 메시(Mesh) 구조로 형성하는 캐패시터 제조 방법.
  28. 제17항에 있어서,
    상기 희생막은,
    PSG, BPSG, PETEOS 또는 USG 중에서 선택되는 어느 하나 또는 둘 이상의 조합으로 형성하는 캐패시터 제조 방법.
  29. 제17항에 있어서,
    상기 희생막은,
    제1산화막과 상기 제1산화막보다 습식식각속도가 느린 제2산화막을 적층하여 형성하는 캐패시터 제조 방법.
  30. 제29항에 있어서,
    상기 습식식각속도는 희석된 불산 또는 NH4F와 HF의 혼합 용액을 사용한 습식식각에 의해 결정되는 캐패시터 제조 방법.
  31. 제29항에 있어서,
    상기 제1산화막은 PSG, BPSG 또는 USG 중에서 선택된 어느 하나이고, 상기 제2산화막은 PETEOS인 캐패시터 제조 방법.
  32. 제29항에 있어서,
    상기 희생막의 일부 제거 단계는,
    적어도 상기 제2산화막을 모두 제거하는 캐패시터 제조 방법.
  33. 제17항에 있어서,
    상기 셀지역 및 주변회로지역에 남아있는 희생막을 모두 제거하는 단계는,
    상기 셀지역이 복수개 구비된 셀매트릭스의 사방 가장자리로부터 습식용액을 침투시키는 풀딥아웃으로 진행하는 캐패시터 제조 방법.
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