KR20090000519A

KR20090000519A - 원통형 전하저장전극을 구비하는 캐패시터 제조 방법

Info

Publication number: KR20090000519A
Application number: KR1020070064644A
Authority: KR
Inventors: 안현주; 구자춘; 김찬배; 안상태; 정채오; 이효석; 민성규; 김은정
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-06-28
Filing date: 2007-06-28
Publication date: 2009-01-07

Abstract

본 발명은 POM 공정을 생략하면서도 풀 습식딥아웃공정시 전하저장전극이 쓰러지는 리닝 현상을 방지할 수 있는 캐패시터 제조 방법을 제공하기 위한 것으로, 본 발명은 셀지역과 주변회로지역이 구비된 기판 상부에 희생막을 형성하는 단계; 상기 희생막을 식각하여 상기 셀지역에 복수의 홀패턴을 형성하는 단계; 상기 홀패턴 각각의 내부에 원통형의 전하저장전극을 형성하는 단계; 상기 희생막을 일부 제거하여 상기 전하저장전극의 상부를 노출시키는 단계; 상기 전하저장전극을 포함한 전면에 하부 형상에 무관하게 균일한 두께를 갖는 컨포멀 비정질카본층을 형성하는 단계; 상기 비정질카본층을 블랭킷 식각하여 이웃하는 상기 전하저장전극의 노출된 상부를 잡아주는 비정질카본패턴을 형성하는 단계; 상기 희생막을 모두 제거하는 단계; 및 상기 비정질카본패턴을 제거하는 단계를 포함하고, 상술한 본 발명은 비정질카본층의 형성과정을 증착, 식각 및 증착의 순서로 진행하여 컨포멀한 형태로 증착하므로써 블랭킷 식각공정후에 주변회로영역에서 비정질카본층이 잔류하지 않도록 할 수 있다. 이로써 POM 공정을 생략하면서도 풀 습식딥아웃공정시 전하저장전극이 쓰러지는 리닝 현상을 방지할 수 있는 효과가 있다.

캐패시터, 비정질카본층, 메시, 블랭킷식각, 플라즈마화학기상증착

Description

원통형 전하저장전극을 구비하는 캐패시터 제조 방법{METHOD FOR FABRICATING CAPACITOR WITH CYLINDER STORAGE NODE}

도 1a는 종래기술에 따른 비정질카본층 증착후의 상태를 도시한 도면.

도 1b는 종래기술에 따른 블랭킷 식각후의 결과를 도시한 도면.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 비정질카본층 형성 방법을 도시한 도면.

도 3a 내지 도 3i는 본 발명의 실시예에 따른 원통형 전하저장전극을 구비하는 캐패시터 제조 방법을 도시한 공정 단면도.

도 4a는 원통형 전하저장전극이 형성될 홀패턴의 평면도.

도 4b는 전하저장전극 분리후의 SEM 사진.

도 4c는 스페이서식각이 진행된 후의 SEM 사진.

도 4d는 본 발명의 실시예에 따른 최종 전하저장전극의 평면 SEM 사진.

도 5는 메시의 평면구조를 도시한 도면.

* 도면의 주요 부분에 대한 부호의 설명

31 : 기판 32 : 식각배리어막

33A, 33B : 희생막패턴 34 : 홀패턴

35 : 전하저장전극 36, 36B, 36C, 36D : 비정질카본층

100 : 메시

본 발명은 반도체소자 제조 방법에 관한 것으로, 특히 캐패시터 제조 방법에 관한 것이다.

DRAM 등의 반도체소자에서 요구하는 캐패시터의 스펙(Specification)은 거의 동일하나, 디자인룰(Device rule) 감소에 따라 캐패시턴스(Capacitance)의 향상이 요구된다.

캐패시턴스를 향상 시키는 방법으로 유전체의 두께를 낮추는 방법이 있으나, 직접천이(direct tunneling)에 의한 두께 제한(Thickness limitation)이 있다. 캐패시턴스를 향상시키는 다른 방법으로는 전하저장전극(Storage node)의 면적을 증가시켜 셀캐패시턴스(Cell capacitance)를 향상시키는 것이다. 이러한 구조적인 발전은 평판->3차원 스택(Stack)->MPS(Meta stable Poly Silicon)->원통형(cylinder)-> MPS로 개발이 진행되고 있다. 마지막으로 유전율이 높은 고유전체 물질을 사용하는 방법이 있으나, 새로운 물질 개발에 따르는 부작용이 수반될 수 있다.

이에 소자 개발에서 전하저장전극의 구조적인 부분의 개발이 이루어지고 있 으며, 현재 원통형 구조의 개발이 활발히 진행되고 있다.

앞서 설명한 바와 같이 소자 축소(Device shrink)에 따라 원통형 구조 또한 높은 종횡비(High Aspect Ratio) 구조를 가지며, 이는 절연막을 풀 습식딥아웃(Full Wet Dip out)하는 과정에서 전하저장전극이 쓰러지는 리닝 현상(SN Leaning)을 유발하고 있다.

이와 같이, 풀 습식딥아웃 과정에서 전하저장전극이 쓰러지는 이유는 풀 습식딥아웃 공정에서 사용하는 습식케미컬(Wet chemical)의 표면장력에 의해 발생한다.

리닝 현상을 방지하기 위하여 풀 습식딥아웃 공정 전에 전하저장전극 사이를 분리해 주는 메쉬(mesh) 형태의 비정질카본층을 형성한 후 풀 습식딥아웃 공정을 진행하는 기술이 개발되고 있다.

도 1a는 종래기술에 따른 비정질카본층 증착후의 상태를 도시한 도면이고, 도 1b는 종래기술에 따른 블랭킷 식각후의 결과를 도시한 도면이다.

도 1a에 도시된 바와 같이, 종래기술은 기판(11) 상부의 절연막(12)을 풀 습식딥아웃 공정에 의해 제거할 때 원통형 전하저장전극(13)이 쓰러지는 리닝현상을 방지하기 위한 지지구조물로서 비정질카본층(14)을 증착한다. 비정질카본층(14)은 플라즈마화학기상증착 방식에 의해 증착되는 것으로 알려져 있으며, 이러한 플라즈마화학기상증착 방식에 의한 증착 공정은 피복도(Step coverage)가 70% 미만이기 때문에 오버행(Over hang, 14A) 프로파일이 발생되는 것을 피하기 어렵다.

도 1a의 종래기술은 비정질카본층(14)을 메시(Mesh) 형태로 잔류시키기 위해 도 1b에 도시된 바와 같이, 블랭킷식각(Blanket etch)을 진행하는데, 셀영역의 비정질카본층(14B)을 스페이서(Sapce) 형태로 남도록 식각하는 타겟(Target)에 맞추면 블랭킷식각시 주변회로영역에 증착된 비정질카본층(14C)이 제거되지 않고 잔류하는 문제가 발생한다.

이에 종래기술은 주변회로영역에 남아있는 비정질카본층(14C)을 제거해 주기 위해 추가로 셀영역을 덮고 주변회로영역만을 오픈시킬 수 있는 POM(Peri Open Mask)를 사용하여 주변회로영역의 비정질카본층을 제거하는 공정을 진행해야만 한다.

그러나, 이 방법은 마스크 작업(Mask Setp)이 추가되어 공정 단가가 높아질 뿐 아니라 공정이 복잡해지는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 풀습식딥아웃 공정시 이웃한 전하저장전극간의 리닝현상을 방지할 수 있는 캐패시터 제조방법을 제공하는데 그 목적이 있다.

또한, 본 발명의 다른 목적은 POM 공정을 생략하면서도 풀 습식딥아웃공정시 전하저장전극이 쓰러지는 리닝 현상을 방지할 수 있는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 캐패시터 제조 방법은 셀지역과 주변회로지역이 구비된 기판 상부에 희생막을 형성하는 단계; 상기 희생막을 식각하여 상기 셀지역에 복수의 홀패턴을 형성하는 단계; 상기 홀패턴 각각의 내부에 원통형의 전하저장전극을 형성하는 단계; 상기 희생막을 일부 제거하여 상기 전하저장전극의 상부를 노출시키는 단계; 상기 전하저장전극을 포함한 전면에 하부 형상에 무관하게 균일한 두께를 갖는 컨포멀 비정질카본층을 형성하는 단계; 상기 비정질카본층을 블랭킷 식각하여 이웃하는 상기 전하저장전극의 노출된 상부를 잡아주는 비정질카본패턴을 형성하는 단계; 상기 희생막을 모두 제거하는 단계; 및 상기 비정질카본패턴을 제거하는 단계를 포함하는 것을 특징으로 하고, 상기 비정질카본층을 형성하는 단계는 증착과정과 식각과정을 적어도 1회 이상 교대로 실시하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

후술하는 실시예는, 전하저장전극의 리닝현상을 방지하기 위한 공정에서 플라즈마화학기상증착(PECVD) 방식의 비정질카본층을 컨포멀(Conformal)하게 즉, 증착될 표면의 형상에 관계없이 균일한 두께로 증착하므로써, POM 공정을 생략하여 공정을 단순화시키고자 한다.

플라즈마화학기상증착방식에 의해 비정질카본층을 증착하면, 증착될 표면의 형상에 따라 증착 두께가 다르다. 예컨대, 저면과 측벽을 갖는 홀을 제공하는 절연막 상에 플라즈마화학기상증착방식을 이용하여 비정질카본층을 증착하면, 홀의 저면 및 절연막 표면에서 홀의 측벽보다 더 두껍게 증착되고, 증착공정이 계속진행되는 동안 그 차이가 더욱 증가되어 결국에는 오버행(Overhang)이 발생된다. 오버행 정도가 심하면, 홀의 입구가 막히게 되어 홀 내부에서는 비정질카본층이 더이상 증착되지 않는다.

본 발명의 실시예는 플라즈마화학기상증착 방식을 이용하여 비정질카본층을 증착하되, 증착 과정(Deposition step)과 식각과정(Etch step)을 적어도 1회 이상 교대로 실시하여 컨포멀한 비정질카본층(Conformal amorphous carbon layer)을 증착한다. 여기서, 컨포멀한 비정질카본층은 하부 형상에 무관하게 균일한 두께를 갖는 것을 의미한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 비정질카본층 형성 방법을 도시한 도면이다.

도 2a에 도시된 바와 같이, 기판(21) 상부의 절연막(22)에 소정의 종횡비를 갖는 복수의 패턴(23)을 형성한다. 여기서, 기판(21)은 패턴간 간격(S1)이 넓은 영역(A-A' )과 패턴간 간격(S2)이 좁은 영역(B-B')으로 구분된다.

도 2b에 도시된 바와 같이, 패턴(도 2a의 23)을 포함한 절연막(22) 상에 제1비정질카본층(24)을 증착한다. 이때, 제1비정질카본층(24)은 플라즈마화학기상증착법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 증착하며, 이로써 피복도가 열악하다. 그리고, 제1비정질카본층(24)은 증착해야할 비정질카본층의 총 두께(이를 '예정 두께'라 약칭함)보다 얇은 두께로 증착한다. 바람직하게, 제1비정질카본층(24) 증착시, 챔버의 온도는 200∼600℃, 압력은 1∼10Torr이고, 고주파전력(RF Power)은 100W∼1kW을 유지한다. 카본소스(carbon source)는 C₃H₆ 또는 C₉H₁₂이고, 이 카본소스를 0.1slm ∼50slm 범위 내에서 정량 제어하여 챔버 내부로 플로우시키고, 증착특성(증착속도, 증착두께의 균일도 등)을 안정화시키거나 향상시킬 목적으로 He 또는 Ar과 같은 분위기 또는 운반가스(carrier gas)를 0.1slm ∼50slm로 함께 주입한다.

이와 같이 플라즈마화학기상증착법을 이용하여 제1비정질카본층(24)을 증착하면, 패턴의 측벽보다 패턴의 바닥면 및 절연막(22) 상에서 더 두껍게 증착되어 피복도가 열악하게 됨에 따라 오버행(Over hang, 25) 구조가 발생된다.

도 2c에 도시된 바와 같이, 제1비정질카본층(24)의 오버행(25)을 제거하기 위해 식각공정을 진행한다. 이때, 식각 공정은 스퍼터식각(Sputter etch) 방법을 적용하며, 증착공정후 인시튜(In-situ)로 진행한다.

바람직하게, 스퍼터식각 방법 적용시, 식각가스는 아르곤(Ar) 가스 또는 산소(O₂) 가스를 이용한다.

위와 같은 스퍼터식각에 의해 오버행이 제거되면, 제1비정질카본층(24A)은 도면부호 'P2'와 같은 프로파일을 갖는다. 스퍼터식각의 특성상 측벽보다는 오버행부분 및 평탄한 부분이 더 식각되므로, 스퍼터식각후에 오버행을 갖는 프로파일 'P1'은 전영역에서 균일한 두께를 갖는 프로파일 'P2'로 바뀐다.

아울러, 스퍼터식각을 통해 오버행이 제거됨에 따라 후속 제2비정질카본층의 갭필공간을 충분히 확보할 수 있다. 즉, 종횡비를 낮추는 역할을 한다.

도 2d에 도시된 바와 같이, 증착해야할 두께의 나머지 두께의 제2비정질카본층(26)을 증착한다. 이때, 제2비정질카본층(26)또한 플라즈마화학기상증착법을 이용하여 증착하며, 오버행이 제거되도록 증착공정후에 스퍼터식각공정이 진행된다.

전술한 바와 같이, 제2비정질카본층까지 증착하는 일련의 비정질카본층 형성 과정을 살펴보면, 비정질카본층 공정시 증착(Deposition)과 식각(Etch)의 순서로 진행하는 DE(Deposition->Etch) 공정을 적용한다. 이러한 DE 공정을 적용하면, 플라즈마화학기상증착법의 한계인 피복도 70% 미만을 극복하여 컨포멀한(Conformal) 비정질카본층 증착이 가능하다.

바람직하게, 종횡비의 크고 작음에 따라 비정질카본층의 증착은 증착과정과 식각과정을 적어도 1회 이상 교대로 실시하여 진행하여 하부 구조의 형상에 관계없이 컨포멀한 증착이 가능하다. 그리고, 증착과정과 식각과정은 인시튜(In-situ)로 진행하며, 증착과정은 플라즈마화학기상증착(PECVD) 방식이고, 식각과정은 스퍼터 식각(Sputter etch) 방식이다. 그리고, 식각과정은 아르곤(Ar) 가스 또는 산소(O₂) 가스를 이용하여 진행한다.

도 2e에 도시된 바와 같이, 블랭킷 식각(Blanket Etch-Back) 방식으로 제1,2비정질카본층(24A, 26)을 스페이서식각(Spacer Etch)하여 패턴의 측벽에 비정질카본패턴(24B, 26A)을 잔류시킨다.

패턴의 바닥면과 절연막(22) 상에서 균일한 두께로 제1,2비정질카본층(24A, 26)을 형성한 상태에서 블랭킷 식각을 진행하므로, 패턴의 바닥면에 비정질카본층을 잔류시키지 않으면서 패턴의 측벽에 비정질카본패턴(24B, 26A)을 균일하게 잔류시킬 수 있다.

위와 같은 비정질카본층 형성 방법은 원통형 전하저장전극을 구비하는 캐패시터 제조 방법에 적용하여 풀습식딥 아웃 공정시 전하저장전극의 리닝 현상을 방지할 수 있다.

도 3a 내지 도 3i는 본 발명의 실시예에 따른 원통형 전하저장전극을 구비하는 캐패시터 제조 방법을 도시한 공정 단면도이다.

도 3a에 도시된 바와 같이, 워드라인, 비트라인 및 층간절연막(이상 도시 생략)이 형성된 기판(31)을 준비한다. 이때, 층간절연막은 다층구조이며, 그 재질은 산화막일 수 있다. 기판(31)은 셀지역(Cell)과 주변회로지역(Peri.)으로 구분되고 셀지역은 C-C' 지역과 D-D' 지역으로 구분된다. 여기서, C-C' 지역과 D-D' 지역은 캐패시터의 전하저장전극이 지그재그(Zig-zag) 형태로 배치되는 것을 가정하여 구분한 것으로서, C-C' 지역은 이웃한 전하저장전극간 간격이 넓은 영역(S11)이고, D-D' 지역은 이웃한 전하저장전극간 간격이 좁은 영역(S12)이다.

그리고, 도시하지 않았지만, 기판(31)에는 스토리지노드콘택플러그(Storagenode contact plug)가 형성되어 있다. 이때, 스토리지노드콘택플러그는 콘택홀 형성후 폴리실리콘막 증착, CMP(Chemical Mechanical Polishing) 공정 및 에치백공정을 실시하여 형성한다. 또한, 스토리지노드콘택플러그의 표면에는 배리 어메탈인 티타늄막(Ti)과 티타늄질화막(TiN)의 적층막이 형성될 수 있다.

이어서, 기판(31) 상에 식각배리어막(32)과 희생막(33)을 적층한다. 이때, 식각배리어막(32)은 실리콘질화막이며, 희생막(33)은 산화막이다. 바람직하게, 희생막(33)은 PE-TEOS, BPSG, PSG 또는 USG 중에서 선택된 적어도 어느 하나이다. 한편, 희생막(33)은 후속 풀 습식딥아웃 공정에 의해서 제거되는 물질이므로, 희생막이라고 한다.

이어서, 식각배리어막(32)에서 식각이 정지하도록 희생막(33)을 식각하고, 연속해서 식각배리어막(32)을 식각하여 기판(31)의 일부 표면(바람직하게는 스토리지노드콘택플러그)을 개방시키는 홀패턴(34)을 형성한다. 이때, 홀패턴(34)은 원통형 전하저장전극이 형성될 홀(Hole) 구조이고, 60nm급 이하의 고집적 DRAM에 적용하기 위해 도 4a에 도시된 바와 같이, 지그재그 형태로 배치된다.

도 4a는 원통형 전하저장전극이 형성될 홀패턴의 평면도로서, 복수의 홀패턴이 지그재그 형태로 배치되고 있다. 지그재그로 배치되므로써 C-C' 지역과 D-D' 지역이 존재하게 된다.

도 3b에 도시된 바와 같이, 홀패턴(34)을 포함한 전면에 전하저장전극(Storage node, 35)으로 사용되는 도전막을 증착하고 CMP(Chemical Mechanical Polishing) 또는 건식에치백(Dry etch back) 공정으로 도전막을 분리(Isolation)시킨다. 이로써, 전하저장전극(35)은 홀패턴(34) 내부에서 내벽과 외벽을 갖는 원통형 구조가 되며, 외벽은 희생막(33) 및 식각배리어막(32)과 접촉하는 반면 내벽은 외부에 노출된다. 전하저장전극(35)은 '하부전극(Bottom electrode)'이라고도 일컫 는다.

바람직하게, 전하저장전극(35)으로 사용되는 도전막은 100∼400Å 두께로 증착한다. 전하저장전극(35)으로 사용되는 도전막은 TiN, Ru, RuO₂, TaN, W, WN, Ir, IrO₂ 또는 Pt 중에서 선택된 어느 하나의 금속계 물질이다. 이들 도전막은 CVD(Chemical Vapor Deposition) 방식 또는 ALD(Atomic Layer Deposition) 방식을 사용하여 증착하거나, 또는 CVD와 ALD 증착방식을 부분적으로 응용한 PCVD(Pulsed-CVD), SFD(Sequential Flow Deposition) 또는 MALD(Modified ALD)와 같은 방식으로 증착한다.

도 4b는 전하저장전극 분리후의 SEM 사진으로서, 전하저장전극이 지그재그 형태로 배치됨을 알 수 있다.

도 3c에 도시된 바와 같이, 습식 식각을 진행하여 희생막(33)을 일부 제거한다. 이때, 습식식각은 희석된 불산(Dluted HF) 또는 BOE(Buffered Oxide Etchant: NH₄F 와 HF 의 혼합 용액) 용액에 담궈서 진행한다. 이처럼 용액에 담궈서 진행하는 공정을 습식 딥아웃(Wet dip out)이라고 한다.

이와 같이, 습식 딥아웃을 통해 전하저장전극(35) 사이의 희생막(33)을 일부 제거하는데, 2000Å∼20000Å의 제거타겟(셀지역 기준, 도면부호 'T')으로 부분 식각한다. 이처럼 부분 식각하는 공정은 부분 습식 딥아웃(Partial Wet Dip-out)이며, 2000Å 이상의 타겟(T)으로 크게 제거하므로 후속에 남아있는 희생막(33)을 모두 제거하기 위한 풀 습식딥아웃 공정의 시간을 단축시킬 수 있다.

부분 습식딥아웃에 의해 전하저장전극(35)의 상부영역(35A)이 노출되고, 나머지 영역은 여전히 희생막패턴(33A)에 의해 지지되는 형태가 된다.

한편, 부분 습식딥아웃 공정에 의해 주변회로지역에서도 일부 제거되어 희생막패턴(33B)이 잔류한다. 여기서, 주변회로지역에서 남는 희생막패턴(33B)은 셀지역에 남는 희생막패턴(33A)보다 더 두꺼울 수 있다. 이는 부분 습식딥아웃공정시 주변회로지역은 셀지역보다 더 넓은 부분에서 진행되어 그만큼 식각속도가 느리기 때문이다.

도 3d에 도시된 바와 같이, 노출된 전하저장전극(35)의 상부영역(35A)을 포함한 전면에 비정질카본층(36)을 증착한다.

이때, 비정질카본층(36)은 플라즈마화학기상증착법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 증착하며, 이로써 피복도가 열악하다. 그리고, 비정질카본층(36)은 전하저장전극간 간격이 좁은 영역(S12)에서는 이웃한 전하저장전극 사이의 공간을 갭필(Gapfill)하는 증착타겟으로 한다.

이와 같이 비정질카본층(36)을 증착하면, 전하저장전극간 간격이 좁은 영역(S12)과 간격이 넓은 영역(S11)에서 증착 프로파일(Profile)이 다르게 된다. 먼저, 간격이 좁은 영역(S12)에서는 비정질카본층(36)이 이웃한 전하저장전극(35) 사이의 공간을 모두 갭필하는 형태로 증착되고, 간격이 넓은 영역(S11)에서는 간격이 좁은 영역(S12)에 비해 전하저장전극(35) 사이의 공간을 채우지 않고 얇게 증착된다. 바람직하게, 플라즈마화학기상증착법을 이용하면, 오버행(Over hang, 36A) 구조를 갖고 비정질카본층(36)이 증착되며, 전하저장전극간 간격이 좁은 영역(S12)에 서는 오버행(36A)끼리 서로 붙게 되어 비정질카본층(36)이 이웃한 전하저장전극(35) 사이의 공간을 모두 갭필하는 형태(36B)로 증착된다.

바람직하게, 비정질카본층(36) 증착시, 챔버의 온도는 200∼600℃, 압력은 1∼10Torr이고, 고주파전력(RF Power)은 100W∼1kW을 유지한다. 카본소스(carbon source)는 C₃H₆ 또는 C₉H₁₂이고, 이 카본소스를 0.1slm ∼50slm 범위 내에서 정량 제어하여 챔버 내부로 플로우시키고, 증착특성(증착속도, 증착두께의 균일도 등)을 안정화시키거나 향상시킬 목적으로 He 또는 Ar과 같은 분위기 또는 운반가스(carrier gas)를 0.1slm ∼50slm로 함께 주입한다.

한편, 부분 습식딥아웃에 의해 절연막이 일부 제거되어 노출된 전하저장전극(35)의 상부영역(35A)의 높이가 2000Å 이상이므로, 간격이 넓은 영역(S11)의 저면부에서 증착되는 비정질카본층(36)의 두께를 150Å 이하(바람직하게는 120Å)로 제어할 수 있다. 후술하겠지만, 이처럼 저면부의 두께를 얇게 하면, 후속 블랭킷 식각시 식각타겟을 감소시키는 효과가 있다.

그리고, 전하저장전극(35)의 내부에서는 그 깊이가 매우 깊으므로 카본소스가 전하저장전극(35)의 내부 바닥까지 도달하기 전에 오버행끼리 서로 붙는다. 이로써, 전하저장전극(35)의 일정 높이 이하에서는 내부에 비정질카본층(36)이 증착되지 않는다.

도 3e에 도시된 바와 같이, 비정질카본층(36)의 오버행(36A)을 제거하기 위해 식각공정을 진행한다. 이때, 식각공정은 스퍼터식각(Sputter etch) 방법을 적용 한다.

위와같은 스퍼터식각공정에 의해 셀영역의 전하저장전극간 간격이 좁은 부분에서는 여전히 전하저장전극 사이를 갭필하는 형태로 비정질카본층(36B)이 잔류하고, 나머지 전하저장전극간 간격이 넓은 부분과 주변회로영역에서는 도면부호 'P12'와 같은 컨포멀한 프로파일을 갖는 비정질카본층(36C)이 잔류한다. 스퍼터식각의 특성상 측벽보다는 오버행부분 및 평탄한 부분이 더 식각되므로, 스퍼터식각후에 오버행을 갖는 프로파일 'P11'은 전영역에서 균일한 두께를 갖는 프로파일 'P12'로 바뀐다.

아울러, 스퍼터식각을 통해 오버행이 제거됨에 따라 후속에 다시 비정질카본층을 증착할 때 갭필공간을 충분히 확보할 수 있다. 즉, 종횡비를 낮추는 역할을 한다.

전술한 바와 같이, 컨포멀한 비정질카본층(36C)을 형성하는 일련의 과정을 살펴보면, 비정질카본층 공정시 증착(Deposition)과 식각(Etch)의 순서로 진행하는 DE(Deposition->Etch) 공정을 적용한다. 이러한 DE 공정을 적용하면, 플라즈마화학기상증착법의 한계인 피복도 70% 미만을 극복하여 컨포멀한(Conformal) 비정질카본층 형성이 가능하다.

바람직하게, 종횡비의 크고 작음에 따라 비정질카본층의 형성 공정은 증착과 정과 식각과정을 적어도 1회 이상 교대로 실시하여 진행하여 하부 구조의 형상에 관계없이 컨포멀한 형성이 가능하다. 일예로, 도 3f에 도시된 바와 같이, 비정질카본층(36D)을 증착하는 증착(D)의 순서를 한번 더 진행한다.

따라서, 실시예는 증착(D), 식각(E) 및 증착(D)의 순서로 진행하는 DED 공정이 된다.

증착과정과 식각과정은 인시튜(In-situ)로 진행하며, 증착과정은 플라즈마화학기상증착(PECVD) 방식이고, 식각과정은 스퍼터 식각(Sputter etch) 방식이다. 그리고, 식각과정은 아르곤(Ar) 가스 또는 산소(O₂) 가스를 이용하여 진행한다.

도 3f에서 비정질카본층(36D)은 컨포멀한 비정질카본층(36C) 상에서 증착되므로 컨포멀한 프로파일을 갖는다.

도 3g에 도시된 바와 같이, 블랭킷 식각(Blanket Etch-Back) 방식으로 비정질카본층(36B, 36C, 36D)을 스페이서식각(Spacer Etch)하여 전하저장전극(35)의 노출된 측벽에 비정질카본패턴(36E, 36F, 36G)을 잔류시킨다.

전하저장전극(35) 사이의 희생막패턴(33A, 33B) 표면에서 균일한 두께의 컨포멀한 비정질카본층을 형성한 상태에서 블랭킷 식각을 진행하므로, 이웃한 전하저장전극(35)간 간격이 넓은 영역의 희생막패턴(33A) 표면에는 비정질카본층을 잔류시키지 않으면서 전하저장전극(35)의 측벽에 비정질카본패턴(36F, 36G)을 균일하게 잔류시킬 수 있다. 또한, 전하저장전극간 간격이 좁은 영역에서는 여전히 비정질카본패턴(36E)을 갭필하는 형태로 잔류시킬 수 있다. 결국, 블랭킷 식각후 비정질카 본패턴(36E, 36F, 36G)들은 전체적인 구조가 메시(100) 구조가 된다.

메시(100) 구조 형성을 위한 비정질카본패턴의 블랭킷식각 방법은 다음과 같다.

비정질카본층(36B, 36C, 36D) 증착 상태에서 블랭킷 식각 과정을 통해 식각시간(Etch Time)을 제어하여 타겟식각(Target Etch)을 실시하면, 도 4c와 같이, 이웃한 전하저장전극간 간격이 좁은 영역에 증착된 비정질카본층은 남기고 이웃한 전하저장전극간 간격이 넓은 영역의 희생막패턴(33A) 상에 증착된 비정질카본층은 모두 제거할 수 있다. 이때, 주변회로영역에서도 비정질카본층이 동시에 모두 제거된다.

비정질카본층 증착시 DED 방식을 적용함에 따라 주변회로지역에 증착된 비정질카본층 두께와 셀지역의 전하저장전극간 간격이 넓은 영역에 증착된 비정질카본층 두께가 컨포멀하게 동일하므로, 블랭킷 식각시 동시에 모두 제거된다.

이처럼, 주변회로영역에서 비정질카본층이 모두 제거되면 주변회로영역에서 잔류하는 비정질카본층을 제거하기 위한 POM 공정 및 캡핑산화막 공정을 생략할 수 있다. 예컨대, POM 공정 및 캡핑산화막 공정을 생략함에 따라, 캡핑산화막 증착공정, POM 공정, 캡핑산화막 식각 공정, 비정질카본층 식각 공정의 총 4단계가 감소되어 공정이 단순해진다.

이와 같이 컨포멀한 비정질카본층 증착하면, 셀영역과 주변회로영역에서 동일한 두께로 증착되고, 이로써 메시 형태로 잔류시키기 위한 후속 블랭킷 식각시 셀영역의 평탄한 표면에서 제거되는 타겟으로 진행하여도 주변회로영역의 비정질카 본층을 남김없이 모두 제거할 수 있다.

한편, 블랭킷 식각시 주변회로영역의 비정질카본층까지 제거하기 위하여 지그재그 형태로 배치되는 전하저장전극에서 간격이 가장 좁은 영역은 갭필(Gap-fill )할 수 있도록 컨포멀한 증착이 이루어져야 한다. 이로써, 주변회로영역의 비정질카본층이 제거될 때까지 셀영역에서는 충분한 두께의 비정질카본층이 메시 형태로 잔류하게 된다.

예컨대, D-D' 지역의 이웃한 전하저장전극간 간격(S12)이 40nm 이고 전하저장전극의 노출된 상부영역의 높이가 800Å이라 가정하면, 종횡비는 2:1 정도가 된다. 이러한 종횡비에서 비정질카본층의 증착을 적어도 1회 이상 증착과정과 식각과정을 진행하면, D-D' 지역은 모두 갭필할 수 있다. 그리고, 첫번째 증착과정의 오버행을 스퍼터식각에 의해 제거하여 두번째 증착과정시 보이드없이 전하저장전극간 간격이 좁은 영역을 증착할 수 있고 전하저장전극간 간격이 넓은 영역또한 DE 증착 방식으로 인해 컨포멀한 증착이 가능하다.

비정질카본패턴(36E, 36F, 36G)은 서로 연결되어 일체형의 메시(100)를 이루므로, 이하, 비정질카본패턴의 도면부호는 생략하고 일체형의 '메시(100)'로 도시하며, 전하저장전극(35)의 상부를 잡아주는 메시(100)의 평면구조는 도 5에 도시되어 있다. 도 5는 메시의 평면구조를 도시한 도면으로서, 메시(100)가 이웃하는 전하저장전극(35)의 상부를 잡아주고 있음을 알 수 있다.

도 3h에 도시된 바와 같이, 희석된 불산 또는 BOE 용액에 담궈서 전하저장전극(35) 사이에 남아있던 희생막패턴(33A)과 주변회로지역에 남아있던 희생막패 턴(33B)을 모두 제거한다. 이처럼 모두 제거하는 과정은 풀 습식딥아웃(Full wet dip out)이라 한다. 희생막패턴(33A, 33B)이 산화막 물질이므로, 희석된 불산 또는 NH₄F와 HF의 혼합 용액을 사용하여 풀 습식 딥아웃 공정을 진행하며, 식각배리어막(32)인 질화막에 의해 풀 습식딥아웃 공정시 전하저장전극(35) 아래의 구조물에 대한 어택이 발생하지 않는다.

풀 딥아웃 공정후에는 건조과정을 진행한다.

위와 같이 풀딥아웃이 완료된 상태에서도 전하저장전극(35)의 상부를 잡아주고 있는 메시(100)는 습식 식각되지 않고 그대로 남아 있게 된다. 즉, 메시(100)로 사용되는 비정질카본층은 산화막 습식식각시 제거되지 않는다.

결과적으로 메시(100)가 이웃하는 전하저장전극(35)의 상부를 동시에 잡아주기 때문에 캐패시터의 높이가 기존 수준보다 증가하여 전하저장전극(35)의 종횡비가 14:1 이상으로 증가하더라도 이웃한 전하저장전극(35) 사이에 습식식각(풀 습식딥아웃)과 건조 과정에서 발생하는 전하저장전극 리닝 현상을 물리적으로 방지할 수 있다. 또한, 남아있는 식각배리어막(32)은 전하저장전극(35)의 바닥 둘레를 지지하므로, 전하저장전극 리닝 현상을 더욱 방지하는 역할도 한다.

한편, 원통형 구조의 전하저장전극(35)을 만들기 위한 마지막 단계는 도 3i에 도시된 바와 같이, 산소플라즈마(O₂ plasma) 처리가 가능한 챔버를 이용하여 애싱처리를 해주는 단계이다. 이 단계를 거치면 비정질카본패턴으로 이루어진 메시(100)가 깨끗하게 스트립(strip)된 상태의 원통형의 전하저장전극(35)이 완성된 다.

통상적으로 감광막 스트립 장비는 산소플라즈마를 사용하기 때문에 이 단계에서는 기존 감광막 스트립 장비를 그대로 사용해도 무방하다.

바람직하게, 산소플라즈마를 이용하여 제거할 때, 고주파전력(RF Power)은 200W∼2kW, 산소의 유량은 10sccm ∼10slm, 챔버 온도는 200∼500℃, 챔버 압력은 1∼10Torr로 하여 30∼300초 범위 내에서 애싱처리한다.

도 4d는 본 발명의 실시예에 따른 최종 전하저장전극의 평면 SEM 사진이다.

도 4d는 전하저장전극이 종횡비를 20:1 이상으로 한 경우로서, 종횡비가 크더라도 전하저장전극이 리닝 현상없이(Leaning free) 형성되어, 이웃한 전하저장전극간 브릿지가 발생하지 않고 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 전하저장전극의 리닝 현상을 방지하기 위하여 도입된 비정질카본층의 형성과정을 증착, 식각 및 증착의 순서로 진행하여 컨포멀한 형태로 증착하므로써 블랭킷 식각공정후에 주변회로영역에서 비정질카본층이 잔류하지 않도록 할 수 있다. 이로써 POM 공정을 생략하면서도 풀 습식딥아웃공정시 전하저장전 극이 쓰러지는 리닝 현상을 방지할 수 있는 효과가 있다.

Claims

셀지역과 주변회로지역이 구비된 기판 상부에 희생막을 형성하는 단계;

상기 희생막을 식각하여 상기 셀지역에 복수의 홀패턴을 형성하는 단계;

상기 홀패턴 각각의 내부에 원통형의 전하저장전극을 형성하는 단계;

상기 희생막을 일부 제거하여 상기 전하저장전극의 상부를 노출시키는 단계;

상기 전하저장전극을 포함한 전면에 하부 형상에 무관하게 균일한 두께를 갖는 컨포멀 비정질카본층을 형성하는 단계;

상기 비정질카본층을 블랭킷 식각하여 이웃하는 상기 전하저장전극의 노출된 상부를 잡아주는 비정질카본패턴을 형성하는 단계;

상기 희생막을 모두 제거하는 단계; 및

상기 비정질카본패턴을 제거하는 단계

를 포함하는 캐패시터 제조 방법.
제1항에 있어서,

상기 비정질카본층을 형성하는 단계는,

증착과정과 식각과정을 적어도 1회 이상 교대로 실시하는 캐패시터 제조 방법.
제2항에 있어서,

상기 증착과정과 식각과정은 인시튜(In-situ)로 진행하는 캐패시터 제조 방법.
제3항에 있어서,

상기 증착과정은, 플라즈마화학기상증착(PECVD) 방식인 캐패시터 제조 방법.
제3항에 있어서,

상기 식각과정은,

스퍼터 식각(Sputter etch) 방식인 캐패시터 제조 방법.
제5항에 있어서,

상기 식각과정은,

아르곤(Ar) 가스 또는 산소(O₂) 가스를 이용하여 진행하는 캐패시터 제조 방법.
제1항에 있어서,

상기 복수의 원통형 전하저장전극은,

이웃한 전하저장전극간 간격이 좁은 영역과 간격이 넓은 영역을 갖는 지그재그 형태로 배치되는 캐패시터 제조 방법.
제1항에 있어서,

상기 비정질카본패턴은 메쉬(Mesh) 형태인 캐패시터 제조 방법.
제1항에 있어서,

상기 비정질카본패턴을 제거하는 단계는,

산소플라즈마(O₂ plasma)를 이용하는 캐패시터 제조 방법.
제1항에 있어서,

상기 희생막의 일부 제거단계와 상기 희생막을 모두 제거하는 단계는,

습식딥아웃 공정으로 진행하는 캐패시터 제조 방법.
제10항에 있어서,

상기 희생막은 산화막을 포함하고, 상기 희생막 아래에 식각배리어막이 구비되는 캐패시터 제조 방법.