KR100722987B1 - 반도체 소자 제조 방법 - Google Patents
반도체 소자 제조 방법 Download PDFInfo
- Publication number
- KR100722987B1 KR100722987B1 KR1020040083094A KR20040083094A KR100722987B1 KR 100722987 B1 KR100722987 B1 KR 100722987B1 KR 1020040083094 A KR1020040083094 A KR 1020040083094A KR 20040083094 A KR20040083094 A KR 20040083094A KR 100722987 B1 KR100722987 B1 KR 100722987B1
- Authority
- KR
- South Korea
- Prior art keywords
- thin film
- tin
- post
- storage node
- group
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 239000004065 semiconductor Substances 0.000 title description 13
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 66
- 239000010409 thin film Substances 0.000 claims abstract description 40
- 239000007789 gas Substances 0.000 claims abstract description 26
- 238000010926 purge Methods 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 239000012495 reaction gas Substances 0.000 claims abstract description 10
- 230000008021 deposition Effects 0.000 claims abstract description 9
- 238000005121 nitriding Methods 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 8
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 7
- 229910052796 boron Inorganic materials 0.000 claims abstract description 7
- 238000011065 in-situ storage Methods 0.000 claims abstract description 7
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 6
- 239000010936 titanium Substances 0.000 claims description 17
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- LALRXNPLTWZJIJ-UHFFFAOYSA-N triethylborane Chemical compound CCB(CC)CC LALRXNPLTWZJIJ-UHFFFAOYSA-N 0.000 claims description 4
- MNWRORMXBIWXCI-UHFFFAOYSA-N tetrakis(dimethylamido)titanium Chemical compound CN(C)[Ti](N(C)C)(N(C)C)N(C)C MNWRORMXBIWXCI-UHFFFAOYSA-N 0.000 claims description 3
- DIIIISSCIXVANO-UHFFFAOYSA-N 1,2-Dimethylhydrazine Chemical compound CNNC DIIIISSCIXVANO-UHFFFAOYSA-N 0.000 claims 2
- 239000003990 capacitor Substances 0.000 abstract description 22
- 238000009792 diffusion process Methods 0.000 abstract description 12
- 230000004888 barrier function Effects 0.000 abstract description 7
- 230000003405 preventing effect Effects 0.000 abstract description 7
- -1 Storage Node Substances 0.000 abstract 1
- 238000003860 storage Methods 0.000 description 49
- 239000010408 film Substances 0.000 description 24
- 239000010410 layer Substances 0.000 description 24
- 239000000463 material Substances 0.000 description 14
- 239000000126 substance Substances 0.000 description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 230000035515 penetration Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000003082 abrasive agent Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 확산방지 특성이 우수한 TiN 박막으로 형성하는 방법과, 이를 이용한 DRAM의 캐패시터 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명은 Ti 소스가스 공급, 퍼지 스텝, 질화반응가스 공급 및 퍼지스텝을 펄스식으로 번갈아가며 진행하여 ALD 방법으로 TiN 박막을 증착하는 단계; 및 상기 증착된 TiN 박막을 Si, B 및 Al의 그룹으로부터 선택된 어느 하나를 포함하는 가스로 후처리하는 단계를 포함하고, 상기 후처리는 상기 TiN 박막을 증착한 ALD 증착 장비에서 인-시튜로 진행하는 TiN 박막 형성 방법을 제공한다.
캐패시터, 스토리지노드, TiN, TaN, 확산방지막
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 공정 단면도,
도 2는 종래 기술에 따른 반도체 소자의 문제점을 도시한 단면도,
도 3은 SiH4 처리에 의한 주상정 구조를 가진 박막의 미세구조 변화를 나타낸 도면,
도 4는 ALD 방법을 이용한 스토리지노드 증착 과정을 나타낸 그래프,
도 5a 내지 도 5e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 공정 단면도.
본 발명은 반도체 제조 기술에 관한 것으로, 특히 TiN 또는 TaN 박막을 형성하는 방법과, 이를 이용한 반도체 소자의 캐패시터를 제조하는 방법에 관한 것이 다.
최근 DRAM의 집적도가 증가함에 따라, 캐패시터의 면적이 작아지게 되어 요구되는 유전용량의 확보가 점점 어려워지고 있다. 요구되는 유전용량을 확보하기 위해서는 유전박막의 두께를 낮추거나 유전 상수가 큰 물질을 적용해야 한다.
특히, 80nm급 이하의 DRAM에서는 누설전류특성을 확보하면서 유전용량을 확보하기 위하여 HfO2와 Al2O3를 적층하여 적용하는 기술이 개발되고 있다.
이러한 유전박막 구조에서 유전용량을 확보하는데 있어 콘케이브(Concave) 구조로는 한계에 다다르고 있으며, 실린더(Cylinder)구조를 적용하여 캐패시터의 면적을 확보해야 한다.
또한, 소자의 집적도 증가에 따라 셀 캐패시턴스(cell capacitance)를 유지하거나 혹은 증가시키기 위해 캐패시터를 MIM(metal-insulator-metal) 구조로 바꾸거나, 캐패시터의 면적을 넓히기 위해 캐패시터 높이를 높이거나 혹은 실린더(cylinder) 구조를 사용하는 방법들에 대해 많은 연구가 진행되고 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법에 관한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체 기판(11)의 일부와 연결되는 스토리지노드콘택플러그(13)를 형성한다. 이 때, 스토리지노드콘택플러그는 폴리실리콘플러그이며, 스토리지노드콘택플러그(13) 형성 전에 소자분리, 워드라인 및 비트라인 등 의 DRAM 구성에 필요한 공정이 진행된다.
다음으로, 스토리지노드콘택플러그(13) 상부에 식각정지막(14)과 희생산화막(15)을 적층하여 형성한다. 여기서, 희생산화막(15)은 실리더 구조의 스토리지노드(13)가 형성될 홀을 제공하기 위한 산화막이고, 식각정지막(14)은 희생산화막 식각시 하부구조물이 식각되는 것을 방지하기 위한 식각베리어 역할을 한다. 이 때, 식각정지막(14)은 질화막으로 형성한다. 계속해서, 희생산화막(15)과 식각정지막(14)을 순차적으로 식각하여 스토리지노드콘택플러그(13) 상부를 오픈시키는 스토리지노드홀(16)을 형성한다.
그리고나서, 도 1b에 도시된 바와 같이, 스토리지노드홀(16)의 내부에 실린더 구조를 갖는 TiN(17)을 형성한다. 이 때, TiN(17)은 캐패시터의 스토리지노드로 사용된다.
도 1c에 도시된 바와 같이, 스토리지노드 분리(isolation) 작업을 진행한다.
도 1d에 도시된 바와 같이, 희생산화막(15)을 습식 딥아웃(dip out)하여 TiN(17)의 내벽 및 외벽을 모두 드러낸다.
도 1e에 도시된 바와 같이, TiN(17) 상에 유전막(18)을 형성한다. 유전막은 Al2O3와 HfO2의 적층 구조로 형성한 것이다.
상술한 종래 기술은 유전용량을 충분히 확보하기 위해 내벽 및 외벽이 모두드러나는 실린더 구조의 TiN을 형성해주고, 아울러 유전막을 Al2O3와 HfO2
의 적층 구조로 형성하고 있다.
도 2는 실린더형 캐패시터 구조 형성을 위해 케미컬을 이용하여 희생산화막을 딥 아웃할 때, 케미컬이 침투할 경로를 보여주는 도면으로서, (A)는 스토리지노드 물질인 TiN(24)을 통한 침투이며, (B)는 스토리지노드 식각정지막(23)을 통한, (C)는 스토리지노드 식각정지막의 계면을 통한 케미컬의 침투를 나타낸다.
도면에서 알 수 있듯이, 딥 아웃을 진행할 때, 케미컬의 침투('A', 'B', 'C')는 주로 스토리지노드 물질로 사용되는 TiN(14)이나 스토리지노드 형성을 위한 식각정지막(23)으로 사용되는 질화막을 통해서 일어남을 알 수 있다.
이와 같이, 캐패시터의 하부전극 형성을 위한 희생산화막을 제거하기 위한 습식 식각 공정을 진행하는 과정에서, 식각용액으로 사용된 불산용액 또는 BOE 용액(NH4F, HF 혼합용액)이 하부전극용 TiN의 미세 크랙을 통해 캐패시터 하부구조로 침투하는 현상이 유발되고 있다. 습식케미컬이 캐패시터 하부구조로 침투하게 되면, 하부의 층간절연막에 보이드를 유발하여 소자의 전기적 특성을 열화시키고, 심할 경우 페일을 유발하여 수율을 떨어뜨리는 요인이 되고 있다.
일반적으로 MIM 캐패시터 공정에서 스토리지노드 물질로 사용되는 TiN은 열적 안정성이 우수하면서 상대적으로 저항이 낮다. 이러한 TiN은 캐패시터 구조가 복잡해지고 사이즈가 작아짐에 따라 계단도포성이 우수한 CVD(Chemical Vapor Deposition) 공정을 이용하여 형성된다. 또한, CVD TiN은 무기(inorganic) 소스를 이용하는 것보다 더 낮은 비저항 값을 얻고, 종횡비가 큰 스토리지노드홀에 컨포멀(conformal)하게 증착하기 위해서 소스가스로 TiCl4 무기(inorganic) 소스와 NH3 반 응 가스를 이용하여 증착하고 있다.
이러한 방법으로 형성된 CVD TiN은 상대적으로 매우 우수한 계단 도포성을 갖으며 100μΩ-cm∼200μΩ-cm 의 낮은 비저항을 갖는 장점이 있지만, 미세 구조 측면에서 물질의 빠른 확산 경로인 결정립계(Grain bounday)가 기판에 수직으로 놓여져 있는 주상정 구조(columner structure)로 성장하여 TiN을 통한 물질 확산이 매우 빠르게 된다.
캐패시터의 면적을 늘리기 위해서 실린더 구조의 캐패시터를 형성하게 되는데 그러기 위해서는 스토리지노드 물질인 TiN을 증착한 후, 케미컬을 이용하여 주변의 희생산화막을 없애는 딥 아웃 공정을 진행한다. 이 때, 스토리지노드로 사용되는 물질은 딥 아웃 공정시 사용되는 케미컬을 막아주는 방지막 역할도 하여야 한다.
그러나, TiN을 스토리지노드로 사용하는 MIM 캐패시터 공정시 딥 아웃을 하게될 때, 스토리지노드 TiN의 확산방지 특성이 부족하기 때문에 케미컬이 침투하여 실리콘을 녹여 DC 페일을 유발하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로서, 확산방지 특성이 우수한 TiN 박막 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 Ti 소스가스 공급, 퍼지 스텝, 질화반응가스 공급 및 퍼지스텝을 펄스식으로 번갈아가며 진행하여 ALD 방법으로 TiN 박막을 증착하는 단계; 및 상기 증착된 TiN 박막을 Si, B 및 Al의 그룹으로부터 선택된 어느 하나를 포함하는 가스로 후처리하는 단계를 포함하고, 상기 후처리는 상기 TiN 박막을 증착한 ALD 증착 장비에서 인-시튜로 진행하는 TiN 박막 형성 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 Ta 소스가스 공급, 퍼지 스텝, 질화반응가스 공급 및 퍼지스텝을 펄스식으로 번갈아가며 진행하여 ALD 방법으로 TaN 박막을 증착하는 단계; 및 상기 증착된 TaN 박막을 Si, B 및 Al의 그룹으로부터 선택된 어느 하나를 포함하는 가스로 후처리하는 단계를 포함하고, 상기 후처리는 상기 TaN 박막을 증착한 ALD 증착 장비에서 인-시튜로 진행하는 TaN 박막 형성 방법을 제공한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 SiH4 처리에 의한 주상정 구조를 가진 TiN 박막의 미세구조 변화를 나타낸 도면으로서, SiH4와 같은 후처리 가스를 이용한 다결정 구조의 TiN의 비정질화 효과를 나타낸다.
(a)는 TiN의 다결정 구조를 나타낸 것이고, (b)는 TiN 박막의 결정립계를 SiH4 처리에 의해 분해된 실리콘으로 충진하는 그림으로서, SiH4의 유량을 증가시키거나, SiH4를 플라즈마 형성하여 공급하게 되면 박막이 전면 비정질화되지 않는다 하더라도 TiN 다결정질 박막의 결정립계를 Si으로 충진시킴으로서 TiN을 통한 물질의 빠른 확산을 막을 수 있다.
계속해서, (c)는 Si, Al, B 와 같은 원소를 첨가하여 다결정질의 미세구조가 비정질로 바뀌는 것을 나타낸 것이다. TiN 증착 과정 중에 이러한 원소를 포함하는 가스를 첨가하면 박막의 비저항이 높아지기 때문에 이러한 문제를 막기 위해, TiN 증착이 끝난 후에 상기 원소들을 포함하는 가스를 사용한 후처리를 실시하여 TiN의 미세 구조를 비정질로 만든다.
도 4는 스토리지노드 물질로서 케미컬에 대해 향상된 확산방지막 특성을 가지는 TiN을 형성시키는 공정을 나타낸 그래프로서, ALD-TiN 공정을 살펴보면, t1 구간에서는 Ti의 소스가스인 TiCl4를 먼저 공급하고, t2의 구간에서 비활성가스를 이용하여 퍼지 스텝(purge step)을 실시한다.
이어서, t3의 구간에서 Ti의 반응가스인 NH3를 공급하며 t4의 구간에서 비활성가스를 이용하여 퍼지 스텝(purge step)을 실시한다. 이 때, TiCl4와 NH3를 이용하는 ALD 공정은 일반적으로 450℃의 온도로 진행하고, TDMAT를 이용하는 ALD 공정은 300℃의 온도로 진행한다.
상기한 과정을 반복하여, 적절한 두께의 TiN이 형성되면, 인시튜(in-situ) 로 SiH4 혹은 Si2H6을 공급하여 후처리 하므로써, TiN의 확산방지 특성을 개선한다. 이 때, SiH4와 Si2H6의 처리 온도는 증착 온도와 동일하다. 한편, 후처리시 사용되는 가스는, SiH4, Si2H6 외에 B2H6, B10H14, B6H10, 트라이에틸보론, 트라이메탈보론의 그룹에서 선택된 어느 한 가스를 사용할 수 있다.
도 5a 내지 도 5e는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 도면이다.
도 5a에 도시된 바와 같이, 반도체 기판(51) 상부에 층간절연막(52)을 형성한 후, 층간절연막(52)을 관통하여 반도체 기판(51)의 일부와 연결되는 스토리지노드콘택플러그(53)를 형성한다. 이 때, 스토리지노드콘택플러그는 폴리실리콘플러그이며, 스토리지노드콘택플러그(53) 형성 전에 소자분리, 워드라인 및 비트라인 등의 DRAM 구성에 필요한 공정이 진행된다.
다음으로, 스토리지노드콘택플러그(53) 상부에 식각정지막(54)과 희생산화막(55)을 적층하여 형성한다. 여기서, 희생산화막(55)은 실리더 구조의 스토리지노드(53)가 형성될 홀을 제공하기 위한 산화막이고, 식각정지막(54)은 희생산화막 식각시 하부구조물이 식각되는 것을 방지하기 위한 식각베리어 역할을 한다. 이 때, 식각정지막(54)은 질화막으로 형성한다. 계속해서, 희생산화막(55)과 식각정지막(54)을 순차적으로 식각하여 스토리지노드콘택플러그(53) 상부를 오픈시키는 스토리지노드홀(56)을 형성한다.
도 5b에 도시된 바와 같이, 스토리지노드홀(56)이 형성된 전체 구조 상에 TiN(57)을 450℃의 온도에서 증착한다. 이 때, TiN(57)은 캐패시터의 스토리지노드로 사용된다.
스토리지노드 TiN(57)은 케미컬의 하부구조물로의 침투 방지 효과를 극대화시키기 위해 ALD 방식을 이용하는 경우가 나머지 증착 방식보다 유리한데, 그 이유는 스토리지노드홀(56)의 바닥 모서리에서의 스토리지노드의 구조를 강화시켜 주기 위함이다. 즉, 스텝커버리지 특성이 우수한 것으로 알려진 ALD 방식으로 TiN(57)을 증착하여 스토리지노드홀의 바닥 및 측벽에서 균일한 두께를 갖도록 해준다. 반면에, CVD 방식으로 TiN(57)을 증착하는 경우에는, CVD 방식이 ALD 방식에 비해 스텝커버리지 특성이 다소 열악한 것으로 알려져 있으므로 스토리지노드홀(56)의 바닥 모서리의 두께가 스토리지노드홀의 측벽 및 바닥 표면에서의 두께보다 얇아질 수 있다. 이처럼 스토리지노드홀(56)의 바닥 모서리의 두께가 얇으면 후속 딥아웃 공정시 스토리지노드의 바닥부분에서 케미컬의 침투에 취약해질 수 있다.
한편, ALD TiN(57) 형성을 위한 Ti 소스 가스는 TiCl4, TiI4, TiBr4, TiF4, TDMAT(tetrakis-dimethylamido-titanium, Ti(N(CH3)2)4), TDEAT(tetakis-diethylamido-titanium, Ti(N(C2H5)2)4), TEMAT(tetrakis-ethymethyllamido-titanium, T(N(CH3C2H5)4)로 이루어진 그룹에서 선택된 어느 하나를 포함하고, 질화시키는 소스로는 NH3, 디메틸하드라진(dimethylhadrazine)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함한다. 본 실시예에서는 Ti 소스 가스로 TiCl4를 사용하고, 반응 가스는 NH3를 사용한다.
도 5c에 도시된 바와 같이, ALD 증착된 TiN(57)을 SiH4 또는 Si2H6 가스를 이용하여 후처리를 진행한다. 이 공정을 진행하고나면, 앞서 언급한 바와 같이, TiN(57)박막의 비정질화를 얻을 수 있다. 후처리로 인해 TiN(57)이 완전히 비정질화되지 않더라도, 다결정질 박막의 결정립계를 Si으로 충진하여 TiN(57)을 통한 물질의 빠른 확산을 막을 수 있다. 한편, 후처리시 사용되는 가스는, SiH4, Si2H6 외에 B2H6, B10H14, B6H10, 트라이에틸보론, 트라이메탈보론의 그룹에서 선택된 어느 한 가스를 사용할 수 있다.
이어서, 도 5d에 도시된 바와 같이, 스토리지노드홀(56)의 내부에만 실린더형 스토리지노드를 형성하는 스토리지노드 분리(Storage node isolation) 공정을 진행한다.
스토리지노드 분리 공정은, 스토리지노드홀(56)을 제외한 희생산화막(55) 표면 상부에 형성된 스토리지노드(57)를 화학적·기계적연마(CMP) 또는 에치백으로 제거하여 실린더형 스토리지노드(57)를 형성하는 것이다. 여기서, 화학적·기계적연마 또는 에치백 공정시에 연마재나 식각된 입자 등의 불순물이 실린더형 스토리지노드 내부에 부착되는 등의 우려가 있으므로, 스텝커버리지 특성이 좋은 포토레지스트(도시하지 않음)로 스토리지노드홀(56)의 내부를 모두 채운 후에, 희생산화막(55)이 노출될 때까지 연마 또는 에치백을 수행하고, 포토레지스트를 애싱(ashing)하여 제거하는 것이 좋다.
도 5e에 도시된 바와 같이, 희생산화막(55)을 습식 딥 아웃하여 TiN(57)의 내벽 및 외벽을 모두 드러낸다.
이 때, 습식 딥 아웃 공정은 주로 불산(HF)를 이용하여 진행하는데, 산화막으로 형성한 희생산화막(55)이 불산용액에 의해 식각된다. 한편 희생산화막(55) 아래의 식각정지막(54)은 산화막의 습식 식각시 선택비를 갖는 질화막 계열의 물질인 실리콘질화막으로 형성했기 때문에 습식케미컬에 의해 식각되지 않는다. 그리고나서, 스토리지노드 TiN(57) 상에 유전막(58)을 형성한다. 유전막은 Al2O3와 HfO
2의 적층 구조로 형성한다.
본 발명에서는 스토리지노드 물질로 TiN을 사용하는 경우에 대해서 설명되어 있으나, 콘택 공정시 베리어 메탈로서 TaN을 사용하는 경우에도 적용될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 TiN의 확산방지 특성을 향상시키므로써 신뢰성이 우수한 반도체 소자를 제조할 수 있고, 소자의 수율을 향상시킬 수 있는 효과가 있다.
Claims (12)
- Ti 소스가스 공급, 퍼지 스텝, 질화반응가스 공급 및 퍼지스텝을 펄스식으로 번갈아가며 진행하여 ALD 방법으로 TiN 박막을 증착하는 단계; 및상기 증착된 TiN 박막을 Si, B 및 Al의 그룹으로부터 선택된 어느 하나를 포함하는 가스로 후처리하는 단계를 포함하고,상기 후처리는 상기 TiN 박막을 증착한 ALD 증착 장비에서 인-시튜로 진행하는 TiN 박막 형성 방법.
- 삭제
- 제1항에 있어서,상기 후처리를 위한 가스는 SiH4, Si2H6, B2H6, B10H14, B6H10, 트라이에틸보론, 트라이메탈보론의 그룹에서 선택된 어느 한 가스를 사용하는 TiN 박막 형성 방법.
- 제1항에 있어서,상기 TiN의 ALD 증착 온도와 상기 후처리를 위한 온도는 실질적으로 동일한 TiN 박막 형성 방법.
- 제1항에 있어서,상기 Ti 소스 가스는 TiCl4, TiI4, TiBr4, TiF4, TDMAT(tetrakis-dimethylamido-titanium, Ti(N(CH3)2)4), TDEAT(tetakis-diethylamido-titanium, Ti(N(C2H5)2)4), TEMAT(tetrakis-ethymethyllamido-titanium, T(N(CH3C2H5)4)로 이루어진 그룹에서 선택된 어느 하나를 포함하는 TiN 박막 형성 방법.
- 제 1항에 있어서,상기 질화 반응가스는 NH3, 디메틸하드라진으로 이루어진 그룹에서 선택된 어느 한 가스를 사용하는 TiN 박막 형성 방법.
- Ta 소스가스 공급, 퍼지 스텝, 질화반응가스 공급 및 퍼지스텝을 펄스식으로 번갈아가며 진행하여 ALD 방법으로 TaN 박막을 증착하는 단계; 및상기 증착된 TaN 박막을 Si, B 및 Al의 그룹으로부터 선택된 어느 하나를 포함하는 가스로 후처리하는 단계를 포함하고,상기 후처리는 상기 TaN 박막을 증착한 ALD 증착 장비에서 인-시튜로 진행하는 TaN 박막 형성 방법.
- 삭제
- 제 7항에 있어서,상기 후처리를 위한 가스는 SiH4, Si2H6, B2H6, B10H14, B6H10, 트라이에틸보론, 트라이메탈보론의 그룹에서 선택된 어느 한 가스를 사용하는 TaN 박막 형성 방법.
- 제 7항에 있어서,상기 TaN의 ALD 증착 온도와 상기 후처리를 위한 온도는 실질적으로 동일한 TaN 박막 형성 방법.
- 삭제
- 제 7항에 있어서,상기 질화 반응가스는 NH3, 디메틸하드라진으로 이루어진 그룹에서 선택된 어느 한 가스를 사용하는 TaN 박막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040083094A KR100722987B1 (ko) | 2004-10-18 | 2004-10-18 | 반도체 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040083094A KR100722987B1 (ko) | 2004-10-18 | 2004-10-18 | 반도체 소자 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060033987A KR20060033987A (ko) | 2006-04-21 |
| KR100722987B1 true KR100722987B1 (ko) | 2007-05-30 |
Family
ID=37142934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040083094A KR100722987B1 (ko) | 2004-10-18 | 2004-10-18 | 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100722987B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210019013A (ko) * | 2018-06-08 | 2021-02-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000054970A (ko) * | 1999-02-02 | 2000-09-05 | 정수홍 | 장벽금속막을 구비한 금속 배선 및 그 제조방법 |
| KR20030009093A (ko) * | 2001-07-19 | 2003-01-29 | 삼성전자 주식회사 | 원자층 적층 방법과 이를 이용한 박막 적층 방법 및금속층 적층 방법 |
| KR20030050945A (ko) * | 2001-12-20 | 2003-06-25 | 주식회사 하이닉스반도체 | ＴｉＮ 박막 형성방법 |
| KR20040078476A (ko) * | 2003-03-04 | 2004-09-10 | 삼성전자주식회사 | 원자층 증착법을 이용한 박막 형성방법 |
-
2004
- 2004-10-18 KR KR1020040083094A patent/KR100722987B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000054970A (ko) * | 1999-02-02 | 2000-09-05 | 정수홍 | 장벽금속막을 구비한 금속 배선 및 그 제조방법 |
| KR20030009093A (ko) * | 2001-07-19 | 2003-01-29 | 삼성전자 주식회사 | 원자층 적층 방법과 이를 이용한 박막 적층 방법 및금속층 적층 방법 |
| KR20030050945A (ko) * | 2001-12-20 | 2003-06-25 | 주식회사 하이닉스반도체 | ＴｉＮ 박막 형성방법 |
| KR20040078476A (ko) * | 2003-03-04 | 2004-09-10 | 삼성전자주식회사 | 원자층 증착법을 이용한 박막 형성방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210019013A (ko) * | 2018-06-08 | 2021-02-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| KR102637749B1 (ko) * | 2018-06-08 | 2024-02-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060033987A (ko) | 2006-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100449949B1 (ko) | 강유전체 메모리 소자의 캐패시터 제조방법 | |
| US7670946B2 (en) | Methods to eliminate contact plug sidewall slit | |
| CN100524753C (zh) | 半导体器件及其制造方法 | |
| US7858483B2 (en) | Method for fabricating capacitor of semiconductor device | |
| JP2019106538A (ja) | 制御可能な金属およびバリアライナー凹部のための方法 | |
| KR100656283B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| US7504300B2 (en) | Method for fabricating semiconductor memory device having cylinder type storage node | |
| KR101015127B1 (ko) | 반도체 장치의 전극, 캐패시터 및 그의 제조방법 | |
| KR20110078020A (ko) | 필린더형 전하저장전극을 구비한 반도체장치 제조 방법 | |
| KR100722987B1 (ko) | 반도체 소자 제조 방법 | |
| KR101082097B1 (ko) | 반도체 소자의 커패시터 및 형성 방법 | |
| KR100826978B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR100679968B1 (ko) | 실린더형 캐패시터를 구비한 반도체메모리장치 및 그 제조방법 | |
| KR100677769B1 (ko) | 캐패시터 및 그 제조 방법 | |
| KR100622610B1 (ko) | 반도체소자의 캐패시터 및 그의 제조 방법 | |
| KR101094951B1 (ko) | 티타늄질화막 하부전극을 구비하는 반도체장치 및 그 제조 방법 | |
| KR100951558B1 (ko) | 귀금속 하부전극의 필링을 방지할 수 있는 캐패시터의제조 방법 | |
| KR20090000519A (ko) | 원통형 전하저장전극을 구비하는 캐패시터 제조 방법 | |
| KR100688058B1 (ko) | 비정질카본을 이용한 반도체메모리장치의 캐패시터 제조방법 | |
| KR100680962B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
| US20030203588A1 (en) | Method for fabricating capacitor using electrochemical deposition | |
| KR100843940B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| KR101008984B1 (ko) | 반도체 소자의 커패시터 형성 방법 | |
| KR100628377B1 (ko) | 캐패시터 제조 방법 | |
| KR100444303B1 (ko) | 반도체소자의 캐패시터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
| FPAY | Annual fee payment |
Payment date: 20110429 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |