KR101015127B1 - 반도체 장치의 전극, 캐패시터 및 그의 제조방법 - Google Patents

반도체 장치의 전극, 캐패시터 및 그의 제조방법 Download PDF

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Abstract

본 발명은 높은 일함수를 가지면서 접착력이 높은 전극을 갖는 반도체 장치의 전극, 캐패시터 및 그의 제조방법을 제공하기 위한 것으로, 본 발명은 5％∼25％의 탄소 함유량을 갖는 니켈막으로 형성된 전극을 포함하고, 상기 전극이 유전막에 접촉하는 것을 특징으로 하며, 5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 전극을 형성함으로써 접착력을 개선하고, 동시에 유전막의 누설 전류 특성을 개선 및 유전막의 결정성을 향상시킬 수 있는 효과가 있다.
니켈, 카본, 접착력, 표면거칠기

Description

반도체 장치의 전극, 캐패시터 및 그의 제조방법{ELECTRODE IN SEMICONDUCTOR DEVICE, CAPACITOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 제조기술에 관한 것으로, 특히 반도체 장치의 전극, 캐패시터 및 그의 제조방법에 관한 것이다.
최근 MIM(Metal Imsulator Metal) 캐패시터를 제작함에 있어서, 소자가 집적화되어도 동일한 정전용량을 갖도록 하기 위해 높은 유전상수(k)값을 갖는 유전막 또는 일함수가 높은 전극을 형성하는 기술이 제안되고 있다.
그러나, 높은 유전상수(k)값을 갖는 유전막은 밴드갭(Band gap) 에너지가 낮아 높은 유전상수(k)값을 가지고 있음에도 불구하고, 누설전류 특성의 열화로 소자의 적용에 있어 어려움이 있다.
이에 따라, 유전막의 문제점을 해결하기 위해 일함수가 높은 귀금속으로 전극을 형성있으나, 일함수가 높은 귀금속의 경우 다른 물질과의 낮은 결합력으로 인해 접착력(Adhesion)이 좋지 않아 공정 적용에 어려움이 있다.
따라서, 높은 일함수를 가지면서 접착력이 높은 전극에 대한 필요성이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 높은 일함수를 가지면서 접착력이 높은 전극을 갖는 반도체 장치의 전극, 캐패시터 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치는 5％∼25％의 탄소 함유량을 갖는 니켈막으로 형성된 전극을 포함하고, 상기 전극이 유전막에 접촉하는 것을 특징으로 한다.
또 다른 실시예에 따른 반도체 장치는 5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 다층구조의 전극을 포함하고, 상기 니켈막이 유전막에 접촉하는 것을 특징으로 한다.
특히, 상기 전극은 상기 니켈막이 최상층에 위치하는 이층구조의 전극이거나, 상기 전극은 상기 니켈막이 최하층과 최상층에 위치하는 3층구조의 전극인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 캐패시터는 제1전극; 유전막; 및 제2전극을 포함하고, 상기 제1 및 제2전극 중 적어도 어느 하나는 5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 것을 특징으로 한다.
특히, 상기 제1 또는 제2전극 중 적어도 어느 하나는 5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 다층구조의 전극이고, 상기 니켈막은 상기 유전막과 접촉하는 것을 특징으로 한다.
또한, 상기 제1 또는 제2전극 중 적어도 어느 하나는 상기 니켈막이 포함된 이층구조의 전극이거나, 상기 제1 또는 제2전극 중 적어도 어느 하나는 상기 니켈막이 포함된 3층구조의 전극이고, 상기 제1 또는 제2전극은 평판형, 콘케이브형, 실린더형 및 필라형으로 이루어진 그룹 중에서 선택된 어느 하나의 형태를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예예 따른 캐패시터의 제조 방법은 제1전극을 형성하는 단계; 상기 제1전극 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 제2전극을 형성하는 단계를 포함하되, 상기 제1 및 제2전극 중 적어도 어느 하나는 5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 것을 특징으로 한다.
특히, 상기 제1 또는 제2전극 중 적어도 어느 하나는 5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 다층구조의 전극이고, 상기 5％∼25％의 탄소 함유량을 갖는 니켈막은 상기 유전막과 접촉하는 것을 특징으로 한다.
또한, 상기 제1 또는 제2전극 중 적어도 어느 하나는 상기 니켈막이 포함된 이층구조의 전극이거나, 상기 제1 또는 제2전극 중 적어도 어느 하나는 상기 니켈막이 포함된 3층구조의 전극인 것을 특징으로 한다.
또한, 상기 니켈막은 니켈전구체와 반응가스를 이용하는 원자층증착법으로 형성하며, 상기 니켈전구체는 50sccm∼1000sccm의 유량을 사용하고, 반응가스는 100sccm∼3000sccm의 유량을 사용하고, 상기 반응가스는 H2 또는 NH3를 포함하며, 상기 원자층증착법 진행시 H2 또는 NH3 플라즈마를 인가하고, 상기 원자층증착법은 200℃∼500℃의 온도에서 진행하는 것을 특징으로 한다.
또한, 상기 다층구조의 전극은 인시튜 또는 엑시튜로 형성하고, 상기 제1전극 또는 제2전극은 평판형, 콘케이브형, 실린더형 및 필라형으로 이루어진 그룹 중에서 선택된 어느 하나의 형태를 포함하는 것을 특징으로 한다.
상기한 본 발명의 반도체 장치의 전극, 캐패시터 및 그의 제조방법은 5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 전극을 형성함으로써 접착력을 개선하고, 동시에 유전막의 누설 전류 특성을 개선 및 유전막의 결정성을 향상시킬 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 캐패시터의 정전용량 증가를 위해 고유전막을 적용하는데 있어서, 일함수가 높아 누설전류를 방지하면서 동시에 접착력이 좋은 니켈(Ni)막을 전극으로 사용하고, 특히 니켈막의 표면거칠기 및 표면산화를 방지하기 위해 5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 전극을 형성하며, 5％∼25％의 탄소 함유량을 갖는 니켈막은 도 1에서 자세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 전극을 나타내는 단면도이다.
도 1에 도시된 바와 같이, 5％∼25％의 탄소 함유량을 갖는 니켈막(101)을 구비하는 반도체 장치의 전극을 형성한다. 전극은 게이트 전극 또는 캐패시터의 상, 하부전극 중에서 선택된 적어도 어느 하나에 적용될 수 있으며, 고유전막을 적용하는 모든 소자에서 전극으로 사용될 수 있다.
니켈막의 경우 4.8eV∼5.15eV의 높은 일함수 특성을 갖고 있으며, 다른 막과의 좋은 접착 특성을 갖고 있으므로, 니켈막을 고유전막을 적용하는 소자의 전극으로 적용하면 고유전막의 누설전류 특성을 개선할 수 있다.
한편, 순수 니켈막의 경우, 3차원 구조 성장에 의해 좋지 못한 거칠기(Roughness)를 갖고, 순수 니켈막 상에 유전막을 증착하는 공정에서 산소와 결합하여 산화될 수 있다. 따라서, 본 발명에서는 5％∼25％의 탄소 함유량을 갖는 니켈막(101)을 형성함으로써 표면거칠기 및 산화를 방지할 수 있다.
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5％∼25％의 탄소 함유량을 갖는 니켈막(101)은 Ni-C의 결합형태로 형성되어 2차원적인 방향으로 성장되기 때문에 평탄한 표면을 갖는다. Ni-C의 결합형태는, 서로 간에 결합을 해야하는 관계로, 결정성이 순수 니켈막보다 떨어지면서 랜덤하게 분포하여 증착되고, 따라서 2차원적인 방향의 성장이 먼저 일어나서 평면을 만들고 그 이후에 적층 되듯이 증착이 진행되기 때문에 표면이 편편한 박막을 얻게 되는 것이다.
또한, 표면산화에 있어서 5％∼25％의 탄소 함유량을 갖는 니켈막(101)은 Ni-C의 공유결합에 의해 화학적 본딩(Bonding)의 수가 순수 니켈막에 비해 상대적으로 줄어들어 있기 때문에 산화를 방지할 수 있다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 전극을 나타내는 단면도이다.
도 2a에 도시된 바와 같이, 5％∼25％의 탄소 함유량을 갖는 제1니켈막(201), 순수 니켈막(202)과 5％∼25％의 탄소 함유량을 갖는 제2니켈막(203)의 적층구조를 갖는 전극을 형성할 수 있다. 전극은 게이트 전극 또는 캐패시터의 상, 하부전극 중에서 선택된 적어도 어느 하나에 적용될 수 있으며, 고유전막을 적용하는 모든 소자에서 전극으로 사용될 수 있다.
순수 니켈막(202)은 4.8eV∼5.15eV의 높은 일함수 특성을 갖고 있으며, 다른 막과의 좋은 접착 특성을 갖고 있다. 따라서, 순수 니켈막(202)을 고유전막을 적용하는 소자의 전극으로 적용하면 고유전막의 누설전류 특성을 개선할 수 있다.
또한, 5％∼25％의 탄소 함유량을 갖는 제1니켈막(201)과 5％∼25％의 탄소 함유량을 갖는 제2니켈막(203)은 니켈막(202)의 표면거칠기 및 표면산화를 방지할 수 있다.
특히, 탄소와 니켈의 조성비가 1:3 즉, 탄소가 25％의 조성비를 갖고, 니켈이 75％의 조성비를 갖는 경우는 니켈카바이드(Nickel carbide, Ni3C)라고 한다.
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표면거칠기에 있어서 순수 니켈막(202)의 경우, 3차선 구조 성장(3D growth)이 진행되어 표면거칠기가 좋지 못하나, 5％∼25％의 탄소 함유량을 갖는 제1 및 제2니켈막(201, 203)의 경우, Ni-C의 결합형태로 형성되어 2차원적인 방향으로 성장되기 때문에 평탄한 표면을 갖는다. Ni-C의 결합형태는, 서로 간에 결합을 해야하는 관계로, 결정성이 순수 니켈막(202)보다 떨어지면서 랜덤하게 분포하여 증착되고, 따라서 2차원적인 방향의 성장이 먼저 일어나서 평면을 만들고 그 이후에 적층 되듯이 증착이 진행되기 때문에 표면이 편편한 박막을 얻게 되는 것이다.
또한, 표면산화에 있어서 5％∼25％의 탄소 함유량을 갖는 제1 및 제2니켈막(201, 203)은 Ni-C의 공유결합에 의해 화학적 본딩(Bonding)의 수가 순수 니켈막(202)에 비해 상대적으로 줄어들어 있기 때문에 산화를 방지할 수 있다.
5％∼25％의 탄소 함유량을 갖는 제1니켈막(201), 순수 니켈막(202)과 5％∼25％의 탄소 함유량을 갖는 제2니켈막(203)의 적층구조를 갖는 전극이 도면에서는 평판형으로 도시되었으나, 평판형 외에 콘케이브형, 실린더형 및 필라형으로 이루어진 그룹 중에서 선택된 어느 하나의 형태를 포함할 수 있다.
5％∼25％의 탄소 함유량을 갖는 제1니켈막(201), 순수 니켈막(202)과 5％∼25％의 탄소 함유량을 갖는 제2니켈막(203)은 화학기상증착법 또는 원자층증착법을 이용하여 형성할 수 있으며, 원자층증착법을 이용한 형성방법은 도 3에서 후술하기로 한다.
도 2b에 도시된 바와 같이, 순수 니켈막(211)과 5％∼25％의 탄소 함유량을 갖는 니켈막(212)의 적층구조를 갖는 전극을 형성할 수 있다. 전극은 게이트 전극 또는 캐패시터의 상, 하부전극 중에서 선택된 적어도 어느 하나에 적용될 수 있으며, 고유전막을 적용하는 모든 소자에서 전극으로 사용될 수 있다. 특히, 순수 니켈막(211)과 5％∼25％의 탄소 함유량을 갖는 니켈막(212)의 적층구조는 평판형의 캐패시터에서 하부전극에 적용하는 것이 바람직하다.
도 2c에 도시된 바와 같이, 5％∼25％의 탄소 함유량을 갖는 니켈막(221)과 순수 니켈막(222)의 적층구조를 갖는 전극을 형성할 수 있다. 전극은 게이트 전극 또는 캐패시터의 상, 하부전극 중에서 선택된 적어도 어느 하나에 적용될 수 있으며, 고유전막을 적용하는 모든 소자에서 전극으로 사용될 수 있다. 특히, 5％∼25％의 탄소 함유량을 갖는 니켈막(221)과 순수 니켈막(222)의 적층구조는 평판형의 캐패시터에서 상부전극에 적용하는 것이 바람직하다.
도 3은 본 발명의 실시예에 따른 전극을 형성하기 위한 타이밍도이다. 설명의 편의를 위해 도 3은 도 2a의 전극을 형성할 때를 가정하여 설명하기로 한다.
살펴보기에 앞서, 원자층증착법(Atomic Layer Deposition;ALD)은 공지된 바와 같이, 먼저 소스가스를 공급하여 기판 표면에 한 층의 소스를 화학적으로 흡착(Chemicla Adsorption)시키고, 여분의 물리적 흡착된 소스들은 퍼지 가스를 흘려보내어 퍼지시킨다. 그리고, 한 층의 소스에 반응 가스를 공급하여 한 층의 소스와 반응 가스를 화학 반응시켜 원하는 원자층 박막을 증착한 후, 여분의 반응가스는 퍼지 가스를 흘려보내 퍼지 시키는 과정을 한 주기로 하여 박막을 증착한다. 상술한 바와 같은 원자층 증착법은 표면 반응 메카니즘(Surface Reaction Mechanism)을 이용하므로써 안정된 박막을 얻을 수 있을 뿐만 아니라 균일한 박막을 얻을 수 있다. 따라서, 큰 단차를 갖는 구조 및 더 낮은 디자인룰에서도 적응이 가능한 것이다.
또한, 소스가스와 반응가스를 서로 분리시켜 순차적으로 주입 및 퍼지 시키기 때문에 화학기상증착법(Chemical Vapor Deposition;CVD)에 비해 가스 위상 반응(Gas Phase Reaction)에 의한 파티클(Particle) 생성을 억제하는 것으로 알려져 있다.
도 3에 도시된 바와 같이, 5％∼25％의 탄소 함유량을 갖는 제1니켈막, 5％∼25％의 탄소 함유량을 갖는 제2니켈막은 원자층증착법(Atomic Layer Deposition)으로 형성할 수 있다.
이때, 각각의 막을 형성하기 위한 방법은 인시튜(In-Situ) 또는 엑시튜(Ex-Situ)로 진행할 수 있다. 특히, 인시튜로 진행하는 경우, 막을 형성하기 위한 반응가스의 양을 조절하여 순수 니켈막 또는 5％∼25％의 탄소 함유량을 갖는 제1 및 제2니켈막을 형성할 수 있다. 예컨대, 소스가스의 양이 50sccm∼1000sccm의 유량일 때, 반응가스를 3000sccm∼5000sccm의 유량으로 사용하면 순수 니켈막이 형성되고, 반응가스를 100sccm∼3000sccm의 유량으로 사용하면 5％∼25％의 탄소 함유량을 갖는 제1 및 제2니켈막이 형성된다.
또한, 5％∼25％의 탄소 함유량을 갖는 제1니켈막을 형성하기 위한 단위사이클, 순수 니켈막을 형성하기 위한 단위사이클, 5％∼25％의 탄소 함유량을 갖는 제2니켈막을 형성하기 위한 단위사이클을 순차적으로 진행할 수 있다. 특히, 각 단위사이클은 각각 X, Y 및 Z회 만큼 반복진행하여 두께를 조절할 수 있다.
원자층증착법은 200℃∼500℃의 온도로 진행할 수 있다.
각 막을 형성하기 위한 각각의 단위사이클은 소스가스/퍼지/반응가스/퍼지의 순서로 진행한다.
먼저, 5％∼25％의 탄소 함유량을 갖는 제1니켈막을 형성하기 위한 단위사이클을 살펴보면, 니켈소스가스를 주입하는 단계(301), 퍼지가스를 주입하는 단계(302), 반응가스를 주입하는 단계(303), 퍼지가스를 주입하는 단계(302)로 진행된다.
먼저, 니켈소스가스를 주입하는 단계(301)는 운반가스인 질소(N2)가스 또는 아르곤(Ar)가스를 이용하여 니켈유기전구체를 50sccm∼1000sccm의 유량으로 0.1초∼10초 동안 플로우(Flow)할 수 있다. 이때, 니켈유기전구체는 예컨대, NiCO3를 사용할 수 있다.
퍼지가스를 주입하는 단계(302)는 소스가스를 주입하는 단계(301)와 반응가스를 주입하는 단계(303) 후에 각각 진행되며, 증착챔버 내에 질소가스(N2)를 100sccm∼2000sccm의 유량으로 1초∼10초 동안 플로우하여 미반응 가스를 챔버로부터 제거할 수 있다.
반응가스 주입단계(303)는 니켈소스가스를 반응시켜 5％∼25％의 탄소 함유량을 갖는 제1니켈막을 형성하기 위한 것으로, 증착 챔버 내에 반응가스 즉, H2 또는 NH3를 100sccm∼3000sccm의 유량으로 1초∼10초 동안 플로우하여 5％∼25％의 탄소 함유량을 갖는 제1니켈막을 형성한다. 특히, 5％∼25％의 탄소 함유량을 갖는 제1니켈막을 형성하기 위해서는 반응가스를 조절해야 하는데 이때, 반응가스를 순수 니켈막을 형성할 때보다 적게 주입하여 니켈소스가스 내에 포함된 불순물이 모두 반응되는 것을 방지하고, 일부만을 제거하여 남은 잔량을 박막에 포함시키므로써 5％∼25％의 탄소 함유량을 갖는 제1니켈막이 형성되는 것이다.
위와 같이, 단위사이클을 X회 반복하여 원하는 두께의 5％∼25％의 탄소 함유량을 갖는 제1니켈막을 형성한다.
순수 니켈막을 형성하기 위한 단위사이클을 살펴보면, 니켈소스가스를 주입하는 단계(301), 퍼지가스를 주입하는 단계(302), 반응가스를 주입하는 단계(303), 퍼지가스를 주입하는 단계(302)로 진행된다.
먼저, 니켈소스가스를 주입하는 단계(301)는 운반가스인 질소(N2)가스 또는 아르곤(Ar)가스를 이용하여 니켈유기전구체를 50sccm∼1000sccm의 유량으로 0.1초∼10초 동안 플로우(Flow)할 수 있다. 이때, 니켈유기전구체는 예컨대, NiCO3를 사용할 수 있다.
퍼지가스를 주입하는 단계(302)는 소스가스를 주입하는 단계(301)와 반응가스를 주입하는 단계(303) 후에 진행되며, 증착챔버 내에 질소가스(N2)를 100sccm∼2000sccm의 유량으로 1초∼10초 동안 플로우하여 미반응 가스를 챔버로부터 제거할 수 있다.
반응가스 주입단계(303)는 니켈소스가스를 반응시켜 순수 니켈막을 형성하기 위한 것으로, 증착 챔버 내에 반응가스 즉, H2 또는 NH3를 3000sccm∼5000sccm의 유량으로 1초∼10초 동안 플로우하여 순수 니켈막을 형성한다. 특히, 순수 니켈막을 형성하기 위해서는 소스가스 내에 포함된 불순물이 모두 반응될 수 있도록 충분한 유량의 반응가스를 주입하며, 따라서 본 발명에서는 반응가스를 3000sccm∼5000sccm의 유량으로 주입한다.
위와 같이, 단위사이클을 Y회 반복하여 원하는 두께의 순수 니켈막을 형성한다.
마지막으로, 5％∼25％의 탄소 함유량을 갖는 제2니켈막은 5％∼25％의 탄소 함유량을 갖는 제1니켈막과 동일한 순서로 진행할 수 있다.
위와 같이, 단위사이클을 Z회 반복하여 원하는 두께의 5％∼25％의 탄소 함유량을 갖는 제2니켈막을 형성할 수 있다.
특히, 각 단위사이클은 각각 X, Y 및 Z회 만큼 반복진행하여 두께를 조절하되, 적층순서에 따라 각 단위사이클을 순차적으로 진행할 수 있다.
또한, 원자층증착법 진행시 증착속도를 높이기 위해 N2 또는 NH3 플라즈마를 인가할 수 있다.
도 4는 본 발명의 실시예에 따른 캐패시터를 나타내는 단면도이다.
도 4에 도시된 바와 같이, 제1전극(401), 유전막(402) 및 제2전극(403)이 적층된 캐패시터를 형성한다. 이때, 제1전극(401) 및 제2전극(403)은 도 1에 도시된 5％∼25％의 탄소 함유량을 갖는 니켈막으로 형성할 수 있다. 또한, 제1전극(401) 및 제2전극(403)은 5％∼25％의 탄소 함유량을 갖는 니켈막과 순수 니켈막이 조합된 형태로 형성할 수 있다. 5％∼25％의 탄소 함유량을 갖는 니켈막과 순수 니켈막의 조합은 도 2a 내지 도 2c에 도시된 적층구조를 포함할 수 있다.
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제1전극(401) 및 제2전극(403)은 화학기상증착법 또는 원자층증착법으로 형성하되, 원자층증착법으로 형성하는 경우 도 3의 타이밍도에 따라 형성되는 것이 바람직하다.
또한, 제1전극(401) 또는 제2전극(403)은 평판형, 콘케이브형, 실린더형 및 필라형으로 이루어진 그룹 중에서 선택된 어느 하나의 형태를 포함할 수 있다.
도 5는 본 발명의 실시예에 따른 실린더형 캐패시터를 나타내는 단면도이다.
도 5에 도시된 바와 같이, 기판(501) 상에 절연막(502)이 형성되고, 절연막(502)을 관통하여 기판(501)에 연결되는 스토리지 노드 콘택 플러그(503)이 형성된다. 그리고, 절연막(502) 상에는 스토리지 노드 콘택 플러그(503)를 오픈시키는 식각정지막(504)이 형성되며, 스토리지 노드 콘택 플러그(503) 상에는 실린더형 하부전극(507A)이 형성된다. 그리고, 실린더형 하부전극(507A) 상에는 유전막(508)이 형성되며, 유전막(508) 상에는 제1 및 제2상부전극(509, 510)이 형성된다.
실린더형 하부전극(507A) 및 제1상부전극(509)은 도 1에 도시된 5％∼25％의 탄소 함유량을 갖는 니켈막으로 형성하거나, 도 2a 내지 도 2c에 도시된 5％∼25％의 탄소 함유량을 갖는 니켈막과 순수 니켈막이 조합된 형태로 형성될 수 있다. 특히, 실린더형의 경우 실린더형 하부전극(507A) 및 제1상부전극(509)은 도 2a의 구조로 형성하는 것이 바람직하다.
유전막(508)은 고유전물질로 형성할 수 있다. 고유전물질은 예컨대 TiO2, SrTiO2 및 BaSbTiO3로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다. 이때, 하부전극(507A)을 도 2a의 구조와 같이 형성함으로써 유전막(508)과의 접착력을 개선하고, 유전막(508)의 결정성장을 개선하며, 유전막(508) 증착시 하부전극(507A)의 산화를 방지할 수 있다.
도 6a 내지 도 6e는 본 발명의 실시예에 따른 실린더형 캐패시터의 제조방법을 설명하기 위한 공정 단면도이다. 설명의 편의를 돕기 위해, 도 5와 동일한 도면부호를 사용하여 설명하기로 한다.
도 6a에 도시된 바와 같이, 기판(501) 상에 절연층(502, Inter Layer Dielectric)을 형성한다. 기판(501)은 DRAM공정이 진행되는 반도체 기판일 수 있고, 게이트패턴 및 비트라인패턴 등의 소정공정이 완료된 기판일 수 있다. 절연층(502)은 기판(501)과 상부 캐패시터의 층간절연을 위한 것으로, 산화막으로 형성할 수 있다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
이어서, 절연층(502)을 관통하여 기판(501)에 연결되는 스토리지 노드 콘택 플러그(503, Storage Node Contact Plug)를 형성한다. 스토리지 노드 콘택 플러그(503)는 절연층(502)을 식각하여 기판(501)을 노출시키는 콘택홀을 형성한 후, 도전물질을 매립하고 절연층(502)의 표면이 드러나는 타겟으로 평탄화하여 형성할 수 있다.
도전물질은 전이금속막, 희토류금속막, 이들의 합금막 또는 이들의 실리사이드막으로 이루어진 그룹 중 선택된 어느 하나를 포함하거나, 불순물 이온이 도핑된(doped) 다결정실리콘막을 포함할 수 있다. 또한, 상기된 도전물질들이 적어도 2층 이상 적층된 적층 구조를 포함할 수 있다. 그리고, 스토리지 노드 콘택 플러그(503)가 금속막(전이금속, 희토류 금속)으로 이루어진 경우, 스토리지 노드 콘택 플러그(503)와 콘택홀 사이에 장벽 금속층(미도시)을 더 형성할 수도 있다.
이어서, 절연층(502) 상에 식각방지막(504)을 형성한다. 식각방지막(504)은 후속 하부전극을 위한 콘택홀 형성시 식각을 정지하여 절연층(502)이 손상되는 것을 방지하며, 실린더형 캐패시터 형성을 위한 딥아웃 공정에서 용액이 절연층(502)에 침투하는 것을 방지하기 위한 것이다. 따라서, 식각방지막은 절연층(502) 및 후속 희생층과 식각선택비를 갖는 물질로 형성하되, 질화막으로 형성할 수 있고, 질화막은 실리콘질화막(SiN, Si3N4)을 포함할 수 있다.
이어서, 식각방지막(504) 상에 희생층(505)을 형성한다. 희생층(505)은 하부전극을 형성하기 위한 콘택홀을 제공하기 위한 것으로, 단층 또는 다층의 산화막으로 형성할 수 있다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성 하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
이어서, 희생층(505) 및 식각방지막(504)을 식각하여 스토리지 노드 콘택 플러그(503)를 노출시키는 스토리지 노드홀(506, Storage Node Hole)을 형성한다. 스토리지 노드홀(506)은 하부전극이 형성될 영역을 정의하는 것으로, 희생층(505) 상에 마스크패턴을 형성하고, 마스크패턴을 식각배리어로 희생층(505) 및 식각방지막(504)을 식각하여 형성할 수 있다. 마스크패턴은 희생층(505) 상에 감광막을 코팅하고 노광 및 현상으로 스토리지 노드홀 형성지역이 오픈되도록 패터닝하여 형성할 수 있으며, 감광막으로는 부족한 식각마진을 확보하기 위해 감광막을 형성하기 전에 하드마스크층을 추가로 형성할 수 있다.
도 6b에 도시된 바와 같이, 스토리지 노드홀(506)을 포함하는 전체 구조 상에 5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 하부전극(507)을 형성한다. 5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 하부전극(507)은 화학기상증착법(Chemical Vapor Deposition) 또는 원자층증착법(Atomic Layer Deposition)으로 형성할 수 있으며, 특히 큰 단차를 가진 구조에서도 적용 가능하도록 원자층증착법으로 형성하는 것이 바람직하다. 따라서, 도 3의 타이밍도에 도시된 원자층증착법을 실시하여 도 1 또는 도 2a 내지 도 2c의 구조로 형성될 수 있으며, 실린더형 캐패시터를 형성하기 위해 도 2a의 구조로 하부전극(507)을 형성하는 것이 바람직하다.
5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 하부전극(507)은 도 2a의 구조와 같이 5％∼25％의 탄소 함유량을 갖는 제1니켈막, 순수 니켈막 및 5％∼25％의 탄소 함유량을 갖는 제2니켈막으로 형성할 수 있다. 순수 니켈막은 일함수가 높아 누설전류에 좋은 특성을 가지며, 다른 막과 접착력이 높다. 더욱이, 순수 니켈막의 상,하부에 5％∼25％의 탄소 함유량을 갖는 제1 및 제2니켈막을 형성함으로써 순수 니켈막의 표면거칠기 및 후속 유전막 형성시의 표면산화를 개선할 수 있다.
이어서, 하부전극(507)에 열처리를 실시한다. 열처리는 하부전극(507)의 결정성을 노이기 위한 것으로, 급속열처리 또는 노열처리 방법을 사용할 수 있다. 열처리 온도는 장비에 따라 달라질 수 있으며, 본 발명에서는 400℃∼800℃의 온도에서 진행할 수 있다.
도 6c에 도시된 바와 같이, 하부전극(507A)을 스토리지 노드홀(506) 내에 잔류시킨다. 이를 위해 평탄화공정을 진행할 수 있으며, 평탄화공정은 화학적기계적연마(Chemical Mechanical Polishing) 또는 에치백(Etch Back) 공정으로 진행할 수 있다.
도 6d에 도시된 바와 같이, 딥아웃으로 희생층(505, 도 6c 참조)을 제거한다. 딥아웃 BOE(Buffered Oxide Etchant) 또는 HF를 사용하여 실시할 수 있으며, 희생층(505) 아래의 식각방지막(504)이 딥아웃에 사용되는 BOE 또는 HF가 절연층(502)으로 침투되는 것을 방지하여, 딥아웃에 의한 절연층(502)의 손실을 방지할 수 있다.
따라서, 실린더형 하부전극(507A)이 형성된다.
도 6e에 도시된 바와 같이, 하부전극(507A)을 포함하는 전체구조 상에 유전막(508)을 형성한다. 유전막(508)은 고유전물질로 형성할 수 있다. 고유전물질은 예컨대 TiO2, SrTiO2 및 BaSbTiO3로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다. TiO2는 유전상수(k)값이 60∼100이고, SrTiO2 은 유전상수(k)값이 80∼100이며, BaSbTiO3은 유전상수(k)값이 100∼300으로 밴드갭(Band gap) 에너지가 낮아 각각 매우 높은 유전상수(k)값을 가지고 있다. 도 6b에서 접착력이 좋고, 일함수가 높으며, 순수 니켈막의 표면거칠기 및 표면산화 특성이 개선된 5％∼25％의 탄소 함유량을 갖는 하부전극(507)을 형성함으로써 고유전율을 갖는 유전막(508)의 누설전류의 열화를 개선할 수 있다. 또한, 접착력 개선으로 유전막(508)의 결정성을 향상시킬 수 있다. 또한, 유전막(508) 형성시 산소에 의한 표면산화 역시 개선할 수 있다.
이어서, 유전막(508) 상에 제1 및 제2상부전극(509, 510)을 형성한다. 제1상부전극(509)은 하부전극(507A)과 동일한 방법으로 형성할 수 있다. 즉, 5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 제1상부전극(509)을 형성할 수 있다. 또한, 제1상부전극(509) 형성 후, 하부전극(507A)과 동일한 이유로 열처리를 진행할 수 있다.
이어서, 제2상부전극(510)은 제1상부전극(509)의 전기적 연결을 위한 것으로, 티타늄질화막(TiN)으로 형성할 수 있다. 제2상부전극(510)은 화학기상증착법(Chemical Vapor Deposition)으로 형성할 수 있다. 또한, 제2상부전극(510)을 형성하지 않고, 제1상부전극(509)만 형성할 수 있다.
도 7은 본 발명의 실시예에 따른 필라형 캐패시터를 나타내는 단면도이다.
도 7에 도시된 바와 같이, 기판(601) 상에 절연막(602)이 형성되고, 절연막(602)을 관통하여 기판(601)에 연결되는 스토리지 노드 콘택 플러그(603)이 형성된다. 그리고, 절연막(602) 상에는 스토리지 노드 콘택 플러그(603)를 오픈시키는 식각정지막(604)이 형성되며, 스토리지 노드 콘택 플러그(603) 상에는 필라형 하부전극(607A)이 형성된다. 그리고, 실린더형 하부전극(607A) 상에는 유전막(608)이 형성되며, 유전막(608) 상에는 상부전극(609)이 형성된다.
필라형 하부전극(607A) 및 상부전극(609)은 도 1 또는 도 2a 내지 도 2c의 구조로 형성될 수 있으며, 필라형의 경우 도 2a의 구조로 형성하는 것이 바람직하다.
유전막(608)은 고유전물질로 형성할 수 있다. 고유전물질은 예컨대 TiO2, SrTiO2 및 BaSbTiO3로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다. 이때, 하부전극(607A)을 도 2a의 구조와 같이 형성함으로써 유전막(608)과의 접착력을 개선하고, 유전막(608)의 결정성장을 개선하며, 유전막(608) 증착시 하부전극(607A)의 산화를 방지할 수 있다.
도 8a 내지 도 8e는 본 발명의 실시예에 따른 필라형 캐패시터의 제조방법을 설명하기 위한 공정 단면도이다. 또한, 설명의 편의를 돕기 위해 도 7과 동일한 도면부호를 사용하여 설명하기로 한다.
도 8a에 도시된 바와 같이, 기판(601) 상에 절연층(602, Inter Layer Dielectric)을 형성한다. 기판(601)은 DRAM공정이 진행되는 반도체 기판일 수 있고, 게이트패턴 및 비트라인패턴 등의 소정공정이 완료된 기판일 수 있다. 절연층(602)은 기판(601)과 상부 캐패시터의 층간절연을 위한 것으로, 산화막으로 형성할 수 있다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
이어서, 절연층(602)을 관통하여 기판(601)에 연결되는 스토리지 노드 콘택 플러그(603, Storage Node Contact Plug)를 형성한다. 스토리지 노드 콘택 플러그(603)는 절연층(602)을 식각하여 기판(601)을 노출시키는 콘택홀을 형성한 후, 도전물질을 매립하고 절연층(602)의 표면이 드러나는 타겟으로 평탄화하여 형성할 수 있다.
도전물질은 전이금속막, 희토류금속막, 이들의 합금막 또는 이들의 실리사이드막으로 이루어진 그룹 중 선택된 어느 하나를 포함하거나, 불순물 이온이 도핑된(doped) 다결정실리콘막을 포함할 수 있다. 또한, 상기된 도전물질들이 적어도 2층 이상 적층된 적층 구조를 포함할 수 있다. 그리고, 스토리지 노드 콘택 플러 그(603)가 금속막(전이금속, 희토류 금속)으로 이루어진 경우, 스토리지 노드 콘택 플러그(603)와 콘택홀 사이에 장벽 금속층(미도시)을 더 형성할 수도 있다.
이어서, 절연층(602) 상에 식각방지막(604)을 형성한다. 식각방지막(604)은 후속 하부전극을 위한 콘택홀 형성시 식각을 정지하여 절연층(602)이 손상되는 것을 방지하며, 실린더형 캐패시터 형성을 위한 딥아웃 공정에서 용액이 절연층(602)에 침투하는 것을 방지하기 위한 것이다. 따라서, 식각방지막은 절연층(602) 및 후속 희생층과 식각선택비를 갖는 물질로 형성하되, 질화막으로 형성할 수 있고, 질화막은 실리콘질화막(SiN, Si3N4)을 포함할 수 있다.
이어서, 식각방지막(604) 상에 희생층(605)을 형성한다. 희생층(605)은 하부전극을 형성하기 위한 콘택홀을 제공하기 위한 것으로, 단층 또는 다층의 산화막으로 형성할 수 있다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
이어서, 희생층(605) 및 식각방지막(604)을 식각하여 스토리지 노드 콘택 플 러그(603)를 노출시키는 스토리지 노드홀(606, Storage Node Hole)을 형성한다. 스토리지 노드홀(606)은 하부전극이 형성될 영역을 정의하는 것으로, 희생층(605) 상에 마스크패턴을 형성하고, 마스크패턴을 식각배리어로 희생층(605) 및 식각방지막(604)을 식각하여 형성할 수 있다. 마스크패턴은 희생층(605) 상에 감광막을 코팅하고 노광 및 현상으로 스토리지 노드홀 형성지역이 오픈되도록 패터닝하여 형성할 수 있으며, 감광막으로는 부족한 식각마진을 확보하기 위해 감광막을 형성하기 전에 하드마스크층을 추가로 형성할 수 있다.
도 8b에 도시된 바와 같이, 스토리지 노드홀(606)을 포함하는 전체 구조 상에 5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 하부전극(607)을 형성한다. 5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 하부전극(607)은 화학기상증착법(Chemical Vapor Deposition) 또는 원자층증착법(Atomic Layer Deposition)으로 형성할 수 있으며, 특히 큰 단차를 가진 구조에서도 적용 가능하도록 원자층증착법으로 형성하는 것이 바람직하다. 따라서, 도 3의 타이밍도에 도시된 원자층증착법을 실시하여 도 1 또는 도 2a 내지 도 2c의 구조로 형성될 수 있으며, 필라형 캐패시터를 형성하기 위해 도 2a의 구조로 하부전극(607)을 형성하는 것이 바람직하다.
5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 하부전극(607)은 도 2a의 구조와 같이 5％∼25％의 탄소 함유량을 갖는 제1니켈막, 순수 니켈막 및 5％∼25％의 탄소 함유량을 갖는 제2니켈막으로 형성할 수 있다. 순수 니켈막은 일함수가 높아 누설전류에 좋은 특성을 가지며, 다른 막과 접착력이 높다. 더욱이, 순수 니켈막의 상,하부에 5％∼25％의 탄소 함유량을 갖는 제1 및 제2니켈막을 형성함으로써 순수 니켈막의 표면거칠기 및 후속 유전막 형성시의 표면산화를 개선할 수 있다.
이어서, 하부전극(607)에 열처리를 실시한다. 열처리는 하부전극(607)의 결정성을 노이기 위한 것으로, 급속열처리 또는 노열처리 방법을 사용할 수 있다. 열처리 온도는 장비에 따라 달라질 수 있으며, 본 발명에서는 400℃∼800℃의 온도에서 진행할 수 있다.
도 8c에 도시된 바와 같이, 하부전극(607A)을 스토리지 노드홀(606) 내에 잔류시킨다. 이를 위해 평탄화공정을 진행할 수 있으며, 평탄화공정은 화학적기계적연마(Chemical Mechanical Polishing) 또는 에치백(Etch Back) 공정으로 진행할 수 있다.
도 8d에 도시된 바와 같이, 딥아웃으로 희생층(605, 도 8c 참조)을 제거한다. 딥아웃 BOE(Buffered Oxide Etchant) 또는 HF를 사용하여 실시할 수 있으며, 희생층(605) 아래의 식각방지막(604)이 딥아웃에 사용되는 BOE 또는 HF가 절연층(602)으로 침투되는 것을 방지하여, 딥아웃에 의한 절연층(602)의 손실을 방지할 수 있다.
따라서, 필라형 하부전극(607A)이 형성된다.
도 8e에 도시된 바와 같이, 하부전극(607A)을 포함하는 전체구조 상에 유전막(608)을 형성한다. 유전막(608)은 고유전물질로 형성할 수 있다. 고유전물질은 예컨대 TiO2, SrTiO2 및 BaSbTiO3로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다. TiO2는 유전상수(k)값이 60∼100이고, SrTiO2 은 유전상수(k)값이 80∼100이며, BaSbTiO3은 유전상수(k)값이 100∼300으로 밴드갭(Band gap) 에너지가 낮아 각각 매우 높은 유전상수(k)값을 가지고 있다. 도 8b에서 접착력이 좋고, 일함수가 높으며, 순수 니켈막의 표면거칠기 및 표면산화 특성이 개선된 5％∼25％의 탄소 함유량을 갖는 하부전극(607)을 형성함으로써 고유전율을 갖는 유전막(608)의 누설전류의 열화를 개선할 수 있다. 또한, 접착력 개선으로 유전막(608)의 결정성을 향상시킬 수 있다. 또한, 유전막(608) 형성시 산소에 의한 표면산화 역시 개선할 수 있다.
이어서, 유전막(608) 상에 상부전극(609)을 형성한다. 상부전극(609)은 하부전극(607A)과 동일한 방법으로 형성할 수 있다. 즉, 5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 상부전극(609)을 형성할 수 있다. 또한, 상부전극(609) 형성 후, 하부전극(607A)과 동일한 이유로 열처리를 진행할 수 있다.
본 발명의 캐패시터 및 그의 제조방법은 필라형과 실린더형에 대해 도시하였으나, 필라형과 실린더형 외에 평판형 또는 콘케이브형의 캐패시터에도 응용될 수 있다. 또한, 5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 전극은 고유전막을 적용하는 모든 소자의 전극에 응용될 수 있으며, 캐패시터 외에 누설전류특성을 개선하고, 낮은 비저항과 높은 일함수를 필요로 하는 모든 전극에 응용될 수 있다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 전극을 나타내는 단면도,
도 2는 본 발명의 실시예에 따른 전극을 형성하기 위한 타이밍도,
도 3은 본 발명의 제1실시예에 따른 캐패시터를 나타내는 단면도,
도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 캐패시터의 제조방법을 설명하기 위한 공정 단면도,
도 5는 본 발명의 제2실시예에 따른 캐패시터를 나타내는 단면도,
도 6a 내지 도 6e는 본 발명의 제2실시예에 따른 캐패시터의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
201 : Ni소스가스
202 : 퍼지가스
203 : 반응가스

Claims (31)

  1. 5％∼25％의 탄소 함유량을 갖는 니켈막으로 형성된 전극을 포함하고, 상기 전극이 유전막에 접촉하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 다층구조의 전극을 포함하고, 상기 니켈막이 유전막에 접촉하는 반도체 장치.
  5. 제4항에 있어서,
    상기 전극은 상기 니켈막이 최상층에 위치하는 이층구조의 전극인 반도체 장치.
  6. 제4항에 있어서,
    상기 전극은 상기 니켈막이 최하층과 최상층에 위치하는 3층구조의 전극인 반도체 장치.
  7. 삭제
  8. 삭제
  9. 제1전극;
    유전막; 및
    제2전극을 포함하고,
    상기 제1 및 제2전극 중 적어도 어느 하나는 5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 캐패시터.
  10. 제9항에 있어서,
    상기 제1 또는 제2전극 중 적어도 어느 하나는 5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 다층구조의 전극인 캐패시터.
  11. 제10항에 있어서,
    상기 니켈막은 상기 유전막과 접촉하는 캐패시터.
  12. 제10항에 있어서,
    상기 제1 또는 제2전극 중 적어도 어느 하나는 상기 니켈막이 포함된 이층구조의 전극인 캐패시터.
  13. 제10항에 있어서,
    상기 제1 또는 제2전극 중 적어도 어느 하나는 상기 니켈막이 포함된 3층구조의 전극인 캐패시터.
  14. 삭제
  15. 삭제
  16. 제9항에 있어서,
    상기 제1 또는 제2전극은 평판형, 콘케이브형, 실린더형 및 필라형으로 이루어진 그룹 중에서 선택된 어느 하나의 형태를 포함하는 캐패시터.
  17. 제1전극을 형성하는 단계;
    상기 제1전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 제2전극을 형성하는 단계
    를 포함하되, 상기 제1 및 제2전극 중 적어도 어느 하나는 5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 캐패시터의 제조방법.
  18. 삭제
  19. 삭제
  20. 제17항에 있어서,
    상기 제1 또는 제2전극 중 적어도 어느 하나는 5％∼25％의 탄소 함유량을 갖는 니켈막을 포함하는 다층구조의 전극인 캐패시터의 제조방법.
  21. 제20항에 있어서,
    상기 5％∼25％의 탄소 함유량을 갖는 니켈막은 상기 유전막과 접촉하는 캐패시터의 제조방법.
  22. 제20항에 있어서,
    상기 제1 또는 제2전극 중 적어도 어느 하나는 상기 니켈막이 포함된 이층구조의 전극인 캐패시터의 제조방법.
  23. 제20항에 있어서,
    상기 제1 또는 제2전극 중 적어도 어느 하나는 상기 니켈막이 포함된 3층구조의 전극인 캐패시터의 제조방법.
  24. 삭제
  25. 제20항에 있어서,
    상기 니켈막은 니켈전구체와 반응가스를 이용하는 원자층증착법으로 형성하는 캐패시터의 제조방법.
  26. 제25항에 있어서,
    상기 니켈전구체는 50sccm∼1000sccm의 유량을 사용하고, 반응가스는 100sccm∼3000sccm의 유량을 사용하는 캐패시터의 제조방법.
  27. 제25항에 있어서,
    상기 반응가스는 H2 또는 NH3를 포함하는 캐패시터의 제조방법.
  28. 제25항에 있어서,
    상기 원자층증착법 진행시 H2 또는 NH3 플라즈마를 인가하는 캐패시터의 제조방법.
  29. 제25항에 있어서,
    상기 원자층증착법은 200℃∼500℃의 온도에서 진행하는 캐패시터의 제조방법.
  30. 제20항에 있어서,
    상기 다층구조의 전극은 인시튜 또는 엑시튜로 형성하는 캐패시터의 제조방법.
  31. 제17항에 있어서,
    상기 제1전극 또는 제2전극은 평판형, 콘케이브형, 실린더형 및 필라형으로 이루어진 그룹 중에서 선택된 어느 하나의 형태를 포함하는 캐패시터의 제조방법.
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