KR100362197B1 - 반도체소자 제조 방법 - Google Patents

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Abstract

본 발명은 IrOx(x는 1 내지 3의 정수) 하부전극을 질화처리 함으로서 하지의 플러그와 확산방지층 및 오믹콘택층의 산화를 억제하여 캐패시터의 전기적 특성과 전극용량 및 신뢰성을 향상시킨 반도체소자 제조 방법을 제공하기 위한 것으로서, 이를 위해 본 발명은 반도체소자 제조 방법에 있어서, 소정 공정이 완료된 구조물 상에 커패시터 콘택홀을 형성하고 상기 콘택홀 내부에 리세스된 플러그를 형성하는 제1단계; 상기 콘택홀 내부의 플러그 상에 오믹콘택층과 확산방지층을 형성하는 제2단계; 상기 제2단계가 완료된 결과물 상에 IrOx(x는 1 내지 3의 정수)를 증착하는 제3단계; 질소 또는 암모니아의 환원 분위기에서 플라즈마처리하여 질화된 IrOxNy( x는 0 내지 2의 정수, y는 0 또는 1의 정수) 하부전극을 형성하는 제4단계; 상기 IrOxNy하부전극 상에 BLT 유전막을 형성하는 제5단계; 및 상기 BLT 유전막 상에 상부전극을 형성하는 제6단계를 포함하여 이루어진다.

Description

반도체소자 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체소자 제조 방법에 관한 것으로, 더욱 상세하게는 BLT((BixLay)Ti3O12) 캐패시터 제조 방법에 관한 것이다.
통상적으로 비휘발성 메모리 소자에 적용되는 캐패시터로 바이레이어드 특성으로 페로브스카이트(Bi-layered perovskite) 구조를 갖는 SBT(Sr1Bi2Ta2O9), SBTN(Sr1Bi2(Ta,Nb)O9), BLT 등의 유전체를 사용하고 있다.
한편, SBT 계열은 결정화시키기 위해 800℃ 이상에서 열처리를 하여야 하므로 하지의 TiSi2오믹콘택층과 플러그의 산화가 발생하므로, 플러그를 이용한 고집적 메모리 소자의 적용은 불가능하다.
이러한 문제를 해결하기 위해 상기 SBT 계열보다 결정화 온도가 낮은 BLT 계열의 산화물을 이용한 캐패시터가 시도되었다. 그러나, BLT 또한 700℃ 이상의 온도에서 결정화가 이루어져야 신뢰성있는 소자의 동작이 이루어진다. 따라서, BLT 캐패시터에서도 700℃ 이상의 산화분위기에서 플러그 및 TiSi2오믹콘택층과 TiN 확산방지층의 산화가 일어나지 않는 하부전극이 필요하며, 현재 이러한 대체물질로IrOx(x는 1 내지 3의 정수)가 이용되고 있다.
도 1은 종래의 IrOx하부전극을 이용한 BLT 캐패시터를 갖는 반도체소자 단면도를 나타낸다.
도 1를 참조하면, 소전 공정이 완료된 구조물(10) 상의 절연막(11)을 선택적으로 식각하여 플러그 형성 부위에 콘택홀(도시하지 않음)을 형성한 후 상기 콘택홀(도시하지 않음) 내부에 리세스된 플러그(12)를 형성한다. 다음으로 Ti를 증착한 후 열처리를 하여 하지 플러그(12)와 Ti의 열반응에 의해 TiSi2오믹콘택층(13)을 형성한 후 TiN를 증착하여 TiN 확산방지층을 형성하며, 상기 콘택홀(도시하지 않음) 내부에만 TiN 확산방지층(14)이 형성되도록 평탄화한다.
다음으로, IrOx를 증착하여 IrOx하부전극(15)을 형성하며, BLT 유전막(16)과 상부전극(17)을 차례로 증착하여 적층구조의 캐패시터를 형성한다.
그러나, 전술한 바와 같이 이루어지는 종래의 IrOx하부전극을 이용한 BLT 캐패시터는 700℃ 산화 분위기에서 발생하는 플러그 및 TiSi2오믹콘택층과 TiN 확산방지층의 산화를 완전히 억제하지 못해 산화에 의한 계면 박리 현상이 심하게 발생되어 소자의 신뢰성이 떨어지는 문제가 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, IrOx하부전극을 플라즈마 활성화 질화처리 함으로서 IrOxNy( x는 0 내지 2의 정수, y는 0 또는 1의 정수) 하부전극을 형성하여 800℃ 이상의 고온에서도 T1Si2오믹콘택층과 TiN 확산방지층 및 플러그의 산화를 방지하여 전기적 특성과 전극용량을 향상시키는 반도체소자 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 IrOx하부전극을 이용한 BLT 캐패시터를 갖는 반도체소자 단면도,
도 2a 내지 2f는 본 발명의 실시예에 따른 반도체소자의 제조 공정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
20 : 구조물
21 : 절연막
22 : 플러그
23 : TiSi2오믹콘택층
24 : TiN 확산방지층
25a : IrOx하부전극
25b : IrOxNy하부전극
26 : BLT 유전막
27 : 상부전극
상기 목적을 달성하기 위하여 본 발명은 반도체소자 제조 방법에 있어서, 소정 공정이 완료된 구조물 상에 커패시터 콘택홀을 형성하고 상기 콘택홀 내부에 리세스된 플러그를 형성하는 제1단계; 상기 콘택홀 내부의 플러그 상에 오믹콘택층과 확산방지층을 형성하는 제2단계; 상기 제2단계가 완료된 결과물 상에 IrOx(x는 1 내지 3의 정수)를 증착하는 제3단계; 질소 또는 암모니아의 환원 분위기에서 플라즈마처리하여 질화된 IrOxNy( x는 0 내지 2의 정수, y는 0 또는 1의 정수) 하부전극을 형성하는 제4단계; 상기 IrOxNy하부전극 상에 BLT 유전막을 형성하는 제5단계; 및 상기 BLT 유전막 상에 상부전극을 형성하는 제6단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도 2a 내지 도 2f를 참조하여 설명한다.
도 2a 내지 도 2f는 본 발명의 반도체소자 제조 공정을 나타내는 단면도이다.
먼저 도 2a에 도시된 바와 같이, 소정 공정이 완료된 구조물(20) 상의 절연막(21)을 선택적으로 식각하여 캐패시터 콘택홀(도시하지 않음)을 형성하고, 상기 콘택홀(도시하지 않음) 내부에 플러그(22)를 형성하되, 콘택홀(도시하지 않음)의 상부 영역에서 리세스되도록 콘택홀(도시하지 않음) 내부 일부영역에만 플러그(22)를 형성한다. 여기서, 상기 절연막(21)은 통상 산화막 계열의 박막이 적용되며 메모리소자의 경우 층간 절연 및 평탄화 등을 고려하여 통상 다층의 산화막이 적용된다.
다음으로 도 2b에 도시된 것처럼, Ti와 TiN을 증착하여 상기 콘택홀(도시하지 않음) 내부에만 Ti와 하지 플러그(22)의 열반응에 의한 TiSi2오믹콘택층(23)과 TiN 확산방지층(24)이 형성되도록 평탄화 공정, 예컨대 에치백 또는 CMP(Chemical Mechanical Polishing) 공정을 실시한다. 여기서, Ti와 TiN의 증착두께는 플러그(22)가 형성된 이후의 콘택홀(도시하지 않음)의 리세스 정도 및 기타 조건에 따라 결정된다.
다음으로 도 2c에 도시된 바와 같이, IrOx를 증착한 후 식각하여 하부전극(25a)을 형성한다.
다음으로 도 2d에 도시된 바와 같이 IrOx하부전극(도 2c의 25a) 상에 질소 또는 암모니아의 환원 분위기에서 플라즈마처리하여 질화된 IrOxNy( x는 0 내지 2의 정수, y는 0 또는 1의 정수) 하부전극(25b)을 형성한다. 이때, 1 mTorr 내지 10Torr의 압력 및 25W 내지 500W의 파워 하에서, 웨이퍼 온도를 250℃ 내지 650℃로 유지하며 실시하며 상기 IrOxNy하부전극(25b)이 10Å 내지 200Å이 되도록 함으로써, 후속 공정에 의한 플러그(22)와 TiSi2오믹콘택층(23) 및 TiN 확산방지층(24)의 산화를 방지한다.
다음으로 도 2e에 도시된 바와 같이, 상기 IrOxNy하부전극(25b) 상에 조성비가 Bi가 3.25 원자농도 내지 3.35 원자농도이고, La가 0.80 원자농도 내지 0.90 원자농도인 BLT를 증착하여 BLT 유전막(26)을 형성한다. 이때, 상기 BLT의 증착은 다음과 같은 여러가지 방법에 의해 가능하며, 구체적인 실시예를 들어 설명한다.
상기 BLT는 스핀온(Spin-On), MOD(Metal Organic Decomposition), 물리기상증착법(Physical Vapor Deposition; PVD), 금속유기 화학기상증착법(Metal Organics Chemical Vapor Deposition; MOCVD), 플라즈마 금속유기 화학기상증착법(Plasma Enhanced Chemical Vapor Deposition; PECVD), LSMCD(Liquid Source Mist Chemical Deposition) 또는 원자층 증착법(Atomic Layer Deposition; ALD) 중 어느 하나를 이용하여 증착한다.
여기서, 상기 플라즈마 금속유기 화학기상증착법(PEMOCVD)은, 5 mTorr 내지 50 Torr의 압력 및 400℃ 내지 700℃의 온도 하에서 통상적인 방법에 의해 실시한다.
다른 실시예인 상기 MOD는 먼저 산소, N2O 또는 산소와 질소의 혼합가스 중 어느 하나를 반응가스로 하여 초당 80℃ 내지 초당 300℃의 승온속도의급속열처리(Rapid Thermal Process; RTP)하는 제1열처리에 의해 BLT층을 증착하며, 다시 산소, N2O 또는 산소와 질소의 혼합가스 중 어느 하나의 분위기에서 650℃ 내지 675℃의 온도 하에서 BLT층을 결정화시키는 제2열처리에 의해 상기 BLT 유전막(26)을 형성한다.
다음으로 도 2f에 도시된 바와 같이, 상기 BLT유전막(27) 상에 Ru, Pt, IrOx또는 RuOx(x는 1 내지 3의 정수) 중 어느 하나를 금속유기 화학증착법, 물리기상증착법, 스핀온 또는 플라즈마 화학기상증착법 중 어느 하나를 이용하여 상부전극(28)을 형성한다.
한편, 커패시터는 도면에 도시된 평판형 이외에 ,원통형 또는 오목형 등 다양한 형상으로 제조하는 것이 가능하다.
전술한 것처럼 본 발명의 반도체소자 제조 방법은 IrOx하부전극 상에 질소 또는 암모니아의 플라즈마를 야기시켜 상기 IrOx를 IrOxNy로 질화시킴으로서, 하지 플러그와 확산방지층 및 오믹콘택층의 산화를 방지하여 전체적인 캐패시터의 전기적 특성과 전극용량 및 신뢰성을 향상시킬 수 있음을 실시예를 통해 알아보았다.
이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 캐패시터 제조 방법에 있어서, BLT 캐패시터의 플러그와 확산방지층 및 오믹콘택층의 산화를 방지함으로써 캐패시터의 전기적 특성과 전극용량 및 신뢰성을 향상시킬 수 있다.

Claims (12)

  1. 반도체소자 제조방법에 있어서,
    소정 공정이 완료된 구조물 상에 커패시터 콘택홀을 형성하고 상기 콘택홀 내부에 리세스된 플러그를 형성하는 제1단계;
    상기 콘택홀 내부의 플러그 상에 오믹콘택층과 확산방지층을 형성하는 제2단계;
    상기 제2단계가 완료된 결과물 상에 IrOx(x는 1 내지 3의 정수)를 증착하는 제3단계;
    질소 또는 암모니아의 환원 분위기에서 플라즈마처리하여 질화된 IrOxNy( x는 0 내지 2의 정수, y는 0 또는 1의 정수) 하부전극을 형성하는 제4단계;
    상기 IrOxNy하부전극 상에 BLT 유전막을 형성하는 제5단계; 및
    상기 BLT 유전막 상에 상부전극을 형성하는 제6단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자 제조방법.
  2. 제1항에 있어서,
    상기 제4단계는,
    1 mTorr 내지 10 Torr의 압력 및 25W 내지 500W의 파워 하에서, 웨이퍼 온도를 250℃ 내지 650℃로 유지하며 실시하는 것을 특징으로 하는 반도체소자 제조방법.
  3. 제 1 항에 있어서,
    상기 IrOxNy하부전극은,
    10Å 내지 200Å인 것을 특징으로 하는 반도체소자 제조방법.
  4. 제 1 항에 있어서,
    상기 BLT의 조성비는,
    Bi가 3.25 원자농도 내지 3.35 원자농도이고, La가 0.80 원자농도 내지 0.90 원자농도인 것을 특징으로 반도체소자 제조방법.
  5. 제 1 항에 있어서,
    상기 제5단계는,
    스핀온, 물리기상증착법, 금속유기 화학기상증착법, MOD, 플라즈마 금속유기 화학기상증착법, LSMCD 또는 원자층 증착법 중 어느 하나를 이용하는 것을 특징으로 하는 반도체소자 제조방법.
  6. 제 5 항에 있어서,
    상기 플라즈마 금속유기 화학기상증착법은,
    5 mTorr 내지 50 Torr의 압력 및 400℃ 내지 700℃의 온도 하에서 실시하는 것을 특징으로 하는 반도체소자 제조방법.
  7. 제 5 항에 있어서,
    상기 MOD는,
    제1열처리로 페로브스카이트 핵을 형성하여 BLT층을 증착하는 단계; 및
    상기 BLT층을 결정화시켜 BLT 유전막을 형성하는 제2열처리 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 제1열처리 공정은,
    산소, N2O 또는 산소와 질소의 혼합가스 중 어느 하나를 반응가스로 하여 초당 80℃ 내지 초당 300℃의 승온속도로 급속열처리하는 것을 특징으로 하는 반도체소자 제조 방법.
  9. 제 7 항에 있어서,
    상기 제2열처리 공정은,
    산소, N2O 또는 산소와 질소의 혼합가스 중 어느 하나의 분위기에서 650℃ 내지 675℃의 온도 하에서 실시하는 것을 특징으로 하는 반도체소자 제조 방법.
  10. 제 1 항에 있어서,
    상기 상부전극은,
    IrOx, Ru, Pt 또는 RuOx(x는 1 내지 3의 정수) 중 어느 하나를 이용하는 것을 특징으로 하는 반도체소자 제조 방법.
  11. 제 1 항에 있어서,
    상기 제6단계는,
    금속유기 화학기상증착법, 물리기상증착법, 스핀온 또는 플라즈마 화학기상증착법 중 어느 하나를 이용하는 것을 특징으로 하는 반도체소자 제조 방법.
  12. 제 1 항에 있어서,
    상기 캐패시터는,
    평판형, 원통형, 오목형 중 어느 하나의 형상을 갖는 것을 특징으로 하는 반도체소자 제조 방법.
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