KR100881730B1 - 캐패시터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 캐패시터 및 그 제조 방법에 관한 것으로, 본 발명에 의한 캐패시터는 하부 전극; 상기 하부 전극 상의 제1 유전막; 상기 제1 유전막 상에 배치되고 비결정질의 고유전 물질로 이루어진 제2 유전막; 상기 제2 유전막 상의 제3 유전막; 및 상기 제3 유전막 상의 상부 전극을 포함하며, 상술한 본 발명에 의한 캐패시터 및 그 제조방법은 고유전 물질 사이에 비결정질의 고유전 물질이 개재된 다층 유전막을 이용함으로써 캐패시터의 누설 전류 특성 및 정전 용량을 동시에 향상시킬 수 있고, 특히 비결정질의 고유전 물질을 저온에서 형성함으로써 실린더형 캐패시터의 하부 전극간 붙는 현상을 방지할 수 있다.
캐패시터, 다층 유전막, 원자층 증착법, 지르코늄 산화막, 탄탈륨 산화막

Description

캐패시터 및 그 제조 방법{CAPACITOR AND METHOD FOR MANUFACTURING THE SAME}
도1a 내지 도1e는 종래 기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.
도2는 도1e의 상부면을 나타내는 평면 사진.
도3은 본 발명의 일실시예에 따른 캐패시터를 도시한 단면도.
도4a 및 도4b는 본 발명의 일실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.
도5는 도4b의 상부면을 나타내는 평면 사진.
* 도면의 주요 부분에 대한 부호의 설명
31 : 기판 32 : 하부 전극
33 : 제1 유전막 34 : 제2 유전막
35 : 제3 유전막 36 : 상부 전극
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 다층 유전막을 갖는 캐패시터 및 그 제조 방법에 관한 것이다.
DRAM 소자와 같은 반도체 메모리 소자의 집적도가 증가하면서 캐패시터가 형성되는 면적이 점차 감소함에 따라 캐패시터의 정전 용량 확보 또한 어려워지고 있다. 따라서, 제한된 면적 내에서 캐패시터의 정전 용량을 확보하기 위한 방법이 다양하게 제안되고 있으며, 그 중 하나가 고유전 물질을 유전막으로 이용하는 방법이다.
이러한 고유전 물질로 종래의 ONO(Oxide Nitride Oxide)막이나 알루미늄 산화막(Al2O3) 대신 더 큰 유전 상수를 갖는 물질, 예컨대 지르코늄 산화막(ZrO2)을 이용하는 것이 최근의 경향이다. 그러나, 이러한 고유전 물질을 단독으로 사용하면 캐패시터의 누설 전류 특성이 저하되는 문제가 있다.
따라서, 최근에는 이러한 문제점을 해결하기 위하여 고유전 물질 사이에 알루미늄 산화막이 개재된 다층 유전막을 구비한 캐패시터의 개발이 이루어지고 있다. 이러한 캐패시터의 제조 방법을 이하, 도1a 내지 도1e를 참조하여 좀더 상세히 설명하기로 한다.
도1a 내지 도1e는 종래 기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다. 본 도면에서는 정전 용량 확보 특성이 우수한 실린더형(cylinder type) 캐패시터를 제조하는 경우를 예시하고 있다.
도1a에 도시된 바와 같이, 소정의 하부 구조물이 형성된 기판(미도시됨) 상에 도전 플러그(12)를 갖는 층간 절연막(11)을 형성한다.
이어서, 층간 절연막(11) 상에 식각 정지용 질화막(13) 및 하부 전극이 형성될 영역을 한정하는 몰드 산화막(14)을 순차적으로 형성한다. 몰드 산화막(14)은 예를 들어 PSG막(또는 BPSG막)(14a) 및 PETEOS막(14b)이 적층된 구조를 가질 수 있다.
도1b에 도시된 바와 같이, 도전 플러그(12)의 소정 부분이 노출되도록 몰드 산화막(14) 및 식각 정지용 질화막(13)을 식각하여 하부 전극 영역(15)을 형성한다.
도1c에 도시된 바와 같이, 하부 전극 영역(15) 및 몰드 산화막(14) 상부의 전면에 하부 전극용 TiN막(16)을 형성한다.
도1d에 도시된 바와 같이, 몰드 산화막(14)의 상부 표면이 드러날 때까지 화학적 기계적 연마(CMP : Chemical Mechanical Polishing)를 수행한 후, 습식 식각으로 몰드 산화막(14)을 제거하여 노드가 분리된 실린더형의 하부 전극(16a)을 형성한다.
도1e에 도시된 바와 같이, 하부 전극(16a)의 표면 및 식각 정지용 질화막(13) 상에 고유전 물질, 예컨대 지르코늄 산화막으로 이루어진 제1 유전막(17)을 형성한다.
이어서, 본 도면에는 도시되지 않았으나 후속 공정으로 제1 유전막(17) 상에 알루미늄 산화막으로 이루어진 제2 유전막과 지르코늄 산화막으로 이루어진 제3 유전막을 순차적으로 형성한다. 이어서, 제3 유전막 상에 상부 전극을 형성함으로써 종래 기술에 따른 캐패시터가 제조된다.
상술한 캐패시터의 제조 방법은, 캐패시터의 정전 용량 확보를 위한 고유전 물질 사이에 캐패시터의 누설 전류 특성을 개선하기 위한 알루미늄 산화막을 개재시킴으로써, 정전 용량 확보 및 누설 전류 특성을 동시에 향상시킬 수 있다.
특히, 상술한 캐패시터의 제조시 고유전 물질은 저온에서 증착함으로써 스텝 커버리지(step coverage) 특성을 개선하고, 알루미늄 산화막은 고온에서 증착함으로써 기증착된 고유전 물질의 결정화를 증가시켜 캐패시터의 정전 용량을 향상시킬 수 있다. 그러나, 이러한 종래 기술의 유전막 형성 기술을 이용하여 캐패시터를 제조하는 것은 다음과 같은 문제점을 초래한다.
첫째, 종래 기술의 유전막 형성 기술을 이용하여 실린더형 캐패시터를 제조하는 경우에, 고온의 알루미늄 산화막 증착 공정이 진행되는 동안 제1 유전막을 구성하는 고유전 물질 즉, 지르코늄 산화막이 과도하게 결정화되면서 실린더형 하부 전극간 붙는 현상이 발생할 수 있다(도2 참조). 이는, 신뢰성 평가에서 듀얼 비트 페일(dual bit fail)을 야기하는 문제점이 있다.
둘째, 종래 기술의 유전막 형성 기술을 이용하여 실린더형 캐패시터 이외의 캐패시터(예를 들어, 콘케이브형(concave type) 캐패시터)를 제조하는 경우에는 듀얼 비트 페일의 문제는 발생하지 않으나, 캐패시터의 정전 용량 확보에는 한계가 있다. 즉, 캐패시터의 누설 전류 특성을 확보하기 위해 사용되는 알루미늄 산화막 은 기본적으로 지르코늄 산화막보다 유전 상수가 작은 저유전 물질이므로 전체 캐패시터의 정전 용량을 감소시키기 때문이다.
따라서, 캐패시터의 누설 전류 특성을 확보하면서 동시에 정전 용량을 좀더 증가시키고, 특히 실린더형 캐패시터의 하부 전극간 붙는 현상을 방지할 수 있는 기술이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 고유전 물질 사이에 비결정질의 고유전 물질이 개재된 다층 유전막을 이용함으로써 캐패시터의 누설 전류 특성 및 정전 용량을 동시에 향상시킬 수 있고, 특히 비결정질의 고유전 물질을 저온에서 형성함으로써 실린더형 캐패시터의 하부 전극간 붙는 현상을 방지할 수 있는 캐패시터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터는, 하부 전극; 상기 하부 전극 상의 제1 유전막; 상기 제1 유전막 상에 배치되고 비결정질의 고유전 물질로 이루어진 제2 유전막; 상기 제2 유전막 상의 제3 유전막; 및 상기 제3 유전막 상의 상부 전극을 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명의 캐패시터 제조 방법은, 하부 전극을 형성하는 단계; 상기 하부 전극 상에 제1 유전막을 형성하는 단계; 상기 제1 유전막 상에 비결정질의 고유전 물질로 이루어진 제2 유전막을 형성하는 단계; 상기 제2 유전막 상에 제3 유전막을 형성하는 단계; 및 상기 제3 유전막 상에 상부 전극을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3는 본 발명의 일실시예에 따른 캐패시터를 도시한 단면도이다. 본 발명의 캐패시터는 실린더형, 콘케이브형 등 다양한 구조의 캐패시터에 적용 가능하다.
도3에 도시된 바와 같이, 본 발명의 일실시예에 따른 캐패시터는 소정의 하부 구조물이 형성된 기판(31)과, 기판(31) 상의 하부 전극(32)과, 하부 전극(32) 상에 순차적으로 형성된 제1 내지 제3 유전막(33, 34, 35)과, 제3 유전막(35) 상의 상부 전극(36)을 포함한다.
여기서, 하부 전극(32)과 상부 전극(36)은 금속막(예를 들어, TiN막, Ru막, Pt막, Ir막, HfN막 등)으로 이루어지는 것이 바람직하다.
제1 및 제3 유전막(33, 35)은 결정질의 고유전 물질로 특히, 지르코늄 산화막으로 이루어진다. 이때, 제3 유전막(35)의 두께는 제1 유전막(33)의 두께보다 두껍게 형성된다.
제2 유전막(34)은 비결정질의 고유전 물질로 특히, 탄탈륨 산화막(Ta2O5)으 로 이루어진다. 이때, 제2 유전막(34)의 두께는 제1 및 제3 유전막(33, 35)의 두께보다 매우 얇게 형성되며, 예를 들어 10Å 이하로 형성되는 것이 바람직하다.
제1 내지 제3 유전막(33, 34, 35)의 총 두께는 100~150Å 정도가 되는 것이 바람직하다.
이와 같이, 제1 및 제3 유전막(33, 35)으로 결정질의 고유전 물질을 이용함으로써 캐패시터의 정전 용량을 확보할 수 있고, 제2 유전막(34)으로 비결정질의 고유전 물질을 이용함으로써 캐패시터의 정전 용량을 감소시키지 않으면서도 누설 전류 특성을 확보할 수 있다. 특히, 제3 유전막(35)의 두께를 제1 유전막(33)의 두께보다 더 두껍게 함으로써 캐패시터의 정전 용량 특성을 더욱 향상시킬 수 있다. 또한, 하부 전극(32)이 실린더형인 경우, 제2 유전막(34)으로 이용되는 고유전 물질은 저온 증착으로 형성되기 때문에 하부 전극간 붙음 현상을 방지하는 것도 가능하다.
도4a 및 도4b는 본 발명의 일실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다. 본 도면에서는 실린더형 캐패시터를 제조하는 경우를 예시하고 있으나, 이에 한정되는 것은 아니며 그외의 모든 캐패시터 구조(예를 들어, 콘케이브형 캐패시터 등)에 적용 가능하다.
도4a에 도시된 바와 같이, 캐패시터의 실린더형 하부 전극(44)이 구비된 기판 구조물을 형성한다. 좀더 상세하게는, 소정의 하부 구조물이 형성된 기판(미도시됨) 상에 도전 플러그(42)를 갖는 층간 절연막(41)을 형성한다. 이어서, 층간 절 연막(41) 상에 식각 정지용 질화막(43) 및 하부 전극이 형성될 영역을 한정하는 몰드 산화막(미도시됨)을 순차적으로 형성한다. 이어서, 도전 플러그(42)의 소정 부분이 노출되도록 몰드 산화막 및 식각 정지용 질화막(43)을 식각하여 하부 전극 영역을 형성한 후, 하부 전극 영역 및 몰드 산화막 상부 전면에 하부 전극용 물질막을 증착한다. 이어서, 몰드 산화막의 상부 표면이 드러날 때까지 화학적 기계적 연마를 수행한 후, 습식 식각으로 몰드 산화막을 제거하여 실린더형의 하부 전극(44)을 형성한다.
이때, 하부 전극(44)으로는 금속막(예를 들어, TiN막, Ru막, Pt막, Ir막, HfN막 등)을 사용하는 것이 바람직하다.
도4b에 도시된 바와 같이, HF 또는 BOE를 이용하여 세정 공정을 수행한 후, 하부 전극(44)이 형성된 결과물의 표면 프로파일을 따라 고유전 물질로 이루어진 제1 유전막(45)을 형성한다. 본 명세서에서는 일례로서, 원자층 증착법(ALD : Atomic Layer Deposition)에 의해 제1 유전막(45)을 형성하며, 이때, 제1 유전막(45)을 이루는 고유전 물질로 지르코늄 산화막을 이용한다.
원자층 증착법에 의한 지르코늄 산화막의 형성 공정은 0.1~10torr의 압력과 350℃이하(바람직하게는 250~350℃)의 비교적 저온을 유지하는 챔버 내에서 수행되며, 좀더 상세하게는 다음의 단계를 거쳐 수행된다. 이때, 지르코늄 산화막의 형성을 비교적 저온의 챔버에서 수행하는 것은 지르코늄 산화막의 스텝 커버리지(step coverage) 특성을 좀더 향상시키기 위함이다.
제1 단계는 지르코늄 소스를 흡착시키는 단계로서, Zr[NC2H5CH3]4, Zr[N(CH3)2]4, Zr[OC(CH3)2CH2OCH3]4, Zr[OC(CH3)3]4, ZrCl4, ZrI4 중 어느 하나를 전구체 가스로 사용하여 2~10초 동안 플로우시킨다. 이때, 상기 전구체 가스는 캐리어(carrier) 가스로 Ar 가스를 포함하며 가스의 유량은 100~2000sccm 정도이다.
제2 단계는 미반응 지르코늄 소스를 제거하기 위한 퍼지(purge) 단계로서, N2 또는 Ar 가스를 100~3000sccm의 유량으로 2~10초 동안 플로우시킨다.
제3 단계는 반응 가스를 공급하는 단계로서, 반응 가스로 O3 가스, H2O 가스 또는 O2 가스를 100~3000sccm의 유량으로 플로우시킨다. 여기서, 지르코늄 산화막의 형성은 전술한 바와 같이 스텝 커버리지 특성 향상을 위하여 저온의 챔버내에서 수행되므로 막질의 특성이 저하될 뿐만 아니라, 본 발명의 일실시예에서는 후속 제2 유전막을 이루는 탄탈륨 산화막의 형성 공정시 실린더형 하부 전극간 붙는 현상을 방지하기 위하여 비교적 저온의 조건으로 공정을 수행하므로 지르코늄 산화막의 결정화가 감소되어 캐패시터의 정전 용량이 저하된다. 따라서, 본 3단계에서는 특히, 상기 반응 가스의 플로우 시간을 조절함으로써 지르코늄 산화막의 결정화 향상을 도모하고 아울러 지르코늄 산화막의 막질을 개선할 수 있다. 예를 들어, 상기 반응 가스는 종래보다 증가된 5~10초 동안 플로우됨이 바람직하다.
제 4단계는 미반응 가스 및 반응 부산물을 제거하기 위한 퍼지 단계로서, N2 또는 Ar 가스를 100~3000sccm의 유량으로 2~10초 동안 플로우시킨다.
이러한 제1 내지 제4 단계는 반복하여 수행됨으로써 원하는 두께의 지르코늄 산화막 형성이 가능하다. 예를 들어 지르코늄 산화막의 두께는 51Å 정도가 될 수 있다.
이어서, 전술한 방법으로 증착된 제1 유전막(45) 상에 비결정질의 고유전 물질로 이루어진 제2 유전막(46)을 형성한다. 본 명세서에서는 일례로서, 원자층 증착법에 의해 제2 유전막(46)을 형성하며, 이때, 제2 유전막(46)을 이루는 비결정질의 고유전 물질로 탄탈륨 산화막을 이용한다. 탄탈륨 산화막은 종래의 알루미늄 산화막에 비하여 유전율이 3배 정도 높으면서도 동일한 누설 전류 특성을 확보할 수 있는 물질이다.
원자층 증착법에 의한 탄탈륨 산화막의 형성 공정은 0.1~10torr의 압력과 400℃ 이하(바람직하게는, 100~400℃)의 비교적 저온을 유지하는 챔버 내에서 수행되며, 좀더 상세하게는 다음의 단계를 거쳐 수행된다. 이때, 탄탈륨 산화막의 형성 온도는 지르코늄 산화막의 형성 온도보다는 높게 조절되므로 지르코늄 산화막이 소정 정도로 결정화되긴 하나, 상기와 같이 탄탈륨 산화막의 형성은 비교적 저온의 온도에서 수행되므로 지르코늄 산화막은 실린더형 하부 전극간 붙는 현상이 발생하지 않을 정도까지 결정화된다.
제1 단계는 탄탈륨 소스를 흡착시키는 단계로서, TaCl5를 전구체 가스로 사용하고 1~10초 동안 플로우시킨다. 이때, 상기 전구체 가스는 캐리어 가스로 Ar 가스를 포함하며, 가스의 유량은 100~3000sccm 정도이다.
제2 단계는 미반응 탄탈륨 소스를 제거하기 위한 퍼지 단계로서, N2 또는 Ar 가스를 1~10초 동안 플로우시킨다.
제3 단계는 반응 가스를 공급하는 단계로서, 반응 가스로 O3 가스 또는 O2 가스를 1~10초 동안 플로우시킨다.
제 4단계는 미반응 가스 및 반응 부산물을 제거하기 위한 퍼지 단계로서, N2 가스를 1~10초 동안 플로우시킨다.
이러한 제1 내지 제4 단계는 반복하여 수행됨으로써 원하는 두께의 탄탈륨 산화막 형성이 가능하다. 탄탈륨 산화막은 누설 전류를 방지하기 위하여 형성되는 것이기 때문에 10Å 이하로 가능한 얇게 형성하는 것이 바람직하다. 예를 들어, 제1 유전막(45)을 이루는 지르코늄 산화막의 두께가 51Å인 경우 탄탈륨 산화막의 두께는 5Å 정도가 될 수 있다.
이와 같이, 제2 유전막(46)으로 비결정질의 고유전 물질인 탄탈륨 산화막을 사용함으로써 누설 전류 특성 확보가 가능할 뿐 아니라, 종래의 알루미늄 산화막을 이용하는 경우보다 캐패시터의 전체 정전 용량을 증가시킬 수 있다. 아울러, 탄탈륨 산화막 증착을 상대적으로 저온인 400℃ 이하의 온도에서 수행함으로써 제1 유전막(45)을 이루는 지르코늄 산화막이 과도하게 결정화되어 실린더형 하부 전극간 붙는 현상이 발생하는 것을 방지할 수 있다(도5 참조).
이어서, 제2 유전막(46) 상부에 고유전 물질로 이루어진 제3 유전막(47)을 형성한다. 본 명세서에서는 일례로서, 원자층 증착법에 의해 제3 유전막(47)을 형 성하며, 이때, 제3 유전막(47)을 이루는 고유전 물질로 제1 유전막(45)을 이루는 물질과 동일한 물질 즉, 지르코늄 산화막을 이용한다. 제3 유전막(47) 형성을 위한 원자층 증착법에 의한 지르코늄 산화막의 형성 공정은 전술한 제1 유전막(45) 형성 공정과 동일한 과정에 의해 수행된다.
단, 제3 유전막(47)의 증착 두께를 제1 유전막(45)의 두께보다 두껍게(예를 들어, 제1 유전막(45)의 두께가 51Å 정도인 경우 제3 유전막(47)의 두께는 65Å 정도가 되도록) 형성하는 것이 바람직하다. 이는, 제1 유전막(45)은 비교적 저온에서 형성되더라도 후속 제2 유전막(46)의 형성 공정으로 인하여 막질 개선이 가능하나, 제3 유전막(47)은 제2 유전막(46)의 형성 공정 후에 형성되어 제1 유전막(45)에 비하여 막질 특성이 나쁘기 때문이다. 따라서, 제3 유전막(47)의 증착 두께를 제1 유전막(45)의 증착 두께보다 두껍게 함으로써, 후속 상부 전극과 제3 유전막(47) 계면의 누설 전류 특성을 보완하고 제3 유전막(47)의 막질 및 결정성을 향상시켜 캐패시터의 정전용량을 증가시킬 수 있다.
이와 같이 형성된 제1 내지 제3 유전막(45, 46, 47)의 총 두께는 100~150Å 정도가 됨이 바람직하다.
이어서, 본 도면에는 도시되지 않았으나, 제3 유전막(47) 상에 상부 전극을 형성한다. 이때, 상부 전극으로는 금속막(예를 들어, TiN막, Ru막, Pt막, Ir막, HfN막 등)을 사용하는 것이 바람직하다.
요약하자면, 본 발명에서는 고유전 물질 사이에 비결정질의 고유전 물질을 개재시킨 다층 유전막을 이용함으로써 캐패시터의 정전용량 확보와 동시에 누설 전 류 특성의 개선이 가능하다. 특히, 상기 비결정질의 고유전 물질의 증착 공정을 비교적 저온하에서 수행함으로써 실린더형 캐패시터의 하부 전극간 붙는 현상을 방지할 수 있다. 이때, 비결정질의 고유전 물질 증착 공정을 저온하에서 수행함으로써 초래될 수 있는 캐패시터의 정전 용량 저하는, 제1 유전막 및 제3 유전막을 이루는 고유전 물질의 단원자 증착시 반응 가스의 플로우 시간을 증가시키고, 제3 유전막의 두께를 제1 유전막의 두께보다 두껍게 함으로써 극복할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 캐패시터 및 그 제조방법은, 고유전 물질 사이에 비결정질의 고유전 물질이 개재된 다층 유전막을 이용함으로써 캐패시터의 누설 전류 특성 및 정전 용량을 동시에 향상시킬 수 있고, 특히 비결정질의 고유전 물질을 저온에서 형성함으로써 실린더형 캐패시터의 하부 전극간 붙는 현상을 방지할 수 있다.

Claims (34)

  1. 삭제
  2. 하부 전극;
    상기 하부 전극 상의 제1 유전막;
    상기 제1 유전막 상에 배치되고 비결정질의 고유전 물질로 이루어진 제2 유전막;
    상기 제2 유전막 상의 제3 유전막; 및
    상기 제3 유전막 상의 상부 전극
    을 포함하되,
    상기 제3 유전막의 두께는 상기 제1 유전막의 두께보다 두꺼운
    캐패시터.
  3. 제2항에 있어서,
    상기 제2 유전막은 탄탈륨 산화막으로 이루어진
    캐패시터.
  4. 제2항에 있어서,
    상기 제1 유전막 및/또는 상기 제3 유전막은 지르코늄 산화막으로 이루어진
    캐패시터.
  5. 제2항에 있어서,
    상기 제2 유전막은 탄탈륨 산화막으로 이루어지고,
    상기 제1 유전막 및/또는 상기 제3 유전막은 지르코늄 산화막으로 이루어진
    캐패시터.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 제3 유전막의 두께는 상기 제1 유전막의 두께보다 두껍고, 상기 제1 유전막의 두께는 상기 제2 유전막의 두께보다 두꺼운
    캐패시터.
  7. 제6항에 있어서,
    상기 제2 유전막의 두께는 10Å 이하인
    캐패시터.
  8. 제6항에 있어서,
    상기 제1 내지 제3 유전막의 총 두께는 100~150Å 범위에 있는
    캐패시터.
  9. 제2항에 있어서,
    상기 하부 전극 및 상기 상부 전극은 금속 물질로 이루어진
    캐패시터.
  10. 제9항에 있어서,
    상기 금속 물질은 TiN, Ru, Pt, Ir, 또는 HfN의 그룹에서 선택된 물질인
    캐패시터.
  11. 삭제
  12. 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 제1 유전막을 형성하는 단계;
    상기 제1 유전막 상에 비결정질의 고유전 물질로 이루어진 제2 유전막을 형성하는 단계;
    상기 제2 유전막 상에 제3 유전막을 형성하는 단계; 및
    상기 제3 유전막 상에 상부 전극을 형성하는 단계
    를 포함하되,
    상기 제3 유전막의 두께는 상기 제1 유전막의 두께보다 두꺼운
    캐패시터 제조 방법.
  13. 제12항에 있어서,
    상기 제2 유전막은 탄탈륨 산화막으로 이루어진
    캐패시터 제조 방법.
  14. 제12항에 있어서,
    상기 제1 유전막 및/또는 상기 제3 유전막은 지르코늄 산화막으로 이루어진
    캐패시터 제조 방법.
  15. 제12항에 있어서,
    상기 제2 유전막은 탄탈륨 산화막으로 이루어지고,
    상기 제1 유전막 및/또는 상기 제3 유전막은 지르코늄 산화막으로 이루어진
    캐패시터 제조 방법.
  16. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 제1 유전막 형성 단계 및/또는 상기 제3 유전막 형성 단계는,
    원자층 증착법을 통하여 수행되는
    캐패시터 제조 방법.
  17. 제16항에 있어서,
    상기 제1 유전막 형성 단계 및/또는 상기 제3 유전막 형성 단계는,
    350℃ 이하의 온도하에서 수행되는
    캐패시터 제조 방법.
  18. 제16항에 있어서,
    상기 제1 유전막 형성 단계 및/또는 상기 제3 유전막 형성 단계는,
    0.1~10torr의 압력과 250~350℃의 온도 조건에서 수행되는
    캐패시터 제조 방법.
  19. 제16항에 있어서,
    상기 제1 유전막 형성 단계 및/또는 상기 제3 유전막 형성 단계는,
    지르코늄 소스를 흡착시키는 제1 단계;
    미반응 지르코늄 소스를 제거하기 위하여 퍼지를 수행하는 제2 단계;
    반응 가스를 공급하는 제3 단계; 및
    미반응 가스 및 반응 부산물을 제거하기 위하여 퍼지를 수행하는 제4 단계를 포함하고,
    상기 제1 단계 내지 제4 단계는 소정 횟수 반복 수행되는
    캐패시터 제조 방법.
  20. 제19항에 있어서,
    상기 제1 단계는, Zr[NC2H5CH3]4, Zr[N(CH3)2]4, Zr[OC(CH3)2CH2OCH3]4, Zr[OC(CH3)3]4, ZrCl4, 또는 ZrI4 그룹 중에서 선택된 가스를 전구체 가스로 사용하고 Ar 가스를 포함하여 100~2000sccm 유량을 2~10초 동안 플로우시키고,
    상기 제2 단계 또는 상기 제4 단계는, N2 가스 또는 Ar 가스를 100~3000sccm 유량으로 2~10초 동안 플로우시키고,
    상기 제3 단계는, 상기 반응 가스로 O3 가스, H2O 가스 또는 O2 가스 그룹 중에서 선택된 가스를 100~3000sccm 유량으로 5~10초 동안 플로우시키는
    캐패시터 제조 방법.
  21. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 제2 유전막 형성 단계는,
    원자층 증착법을 통하여 수행되는
    캐패시터 제조 방법.
  22. 제21항에 있어서,
    상기 제2 유전막 형성 단계는,
    상기 제1 유전막 형성 단계의 공정 온도보다 높은 온도이면서 400℃ 이하의 온도 하에서 수행되는
    캐패시터 제조 방법.
  23. 제22항에 있어서,
    상기 제2 유전막 형성 단계는,
    0.1~10torr의 압력과 100~400℃의 온도 조건에서 수행되는
    캐패시터 제조 방법.
  24. 제21항에 있어서,
    상기 제2 유전막 형성 단계는,
    탄탈륨 소스를 흡착시키는 제1 단계;
    미반응 탄탈륨 소스를 제거하기 위하여 퍼지를 수행하는 제2 단계;
    반응 가스를 공급하는 제3 단계; 및
    미반응 가스 및 반응 부산물을 제거하기 위하여 퍼지를 수행하는 제4 단계를 포함하고,
    상기 제1 단계 내지 제4 단계는 소정 횟수 반복 수행되는
    캐패시터 제조 방법.
  25. 제24항에 있어서,
    상기 제1 단계는, TaCl5를 전구체 가스로 사용하고 Ar 가스를 포함하여 100~3000sccm 유량을 1~10초 동안 플로우시키고,
    상기 제2 단계 또는 상기 제4 단계는, N2 가스 또는 Ar 가스를 1~10초 동안 플로우시키고,
    상기 제3 단계는, 상기 반응 가스로 O3 가스 또는 O2 가스를 1~10초 동안 플로우시키는
    캐패시터 제조 방법.
  26. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 제3 유전막의 두께는 상기 제1 유전막의 두께보다 두껍고, 상기 제1 유전막의 두께는 상기 제2 유전막의 두께보다 두꺼운
    캐패시터 제조 방법.
  27. 제26항에 있어서,
    상기 제2 유전막의 두께는 10Å 이하인
    캐패시터 제조 방법.
  28. 제26항에 있어서,
    상기 제1 내지 제3 유전막의 총 두께는 100~150Å 범위에 있는
    캐패시터 제조 방법.
  29. 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 제1 유전막을 형성하는 단계;
    상기 제1 유전막 상에 비결정질의 고유전 물질로 이루어진 제2 유전막을 형성하는 단계;
    상기 제2 유전막 상에 제3 유전막을 형성하는 단계; 및
    상기 제3 유전막 상에 상부 전극을 형성하는 단계
    를 포함하되,
    상기 제1 유전막 형성 단계 및 상기 제2 유전막 형성 단계는 원자층 증착법을 통하여 수행되고,
    상기 제2 유전막 형성 단계는, 상기 제1 유전막 형성 단계의 공정 온도보다 높은 온도이면서 400℃ 이하의 온도 하에서 수행되는
    캐패시터 제조 방법.
  30. 제29항에 있어서,
    상기 제3 유전막의 두께는 상기 제1 유전막의 두께보다 두꺼운
    캐패시터 제조 방법.
  31. 제30항에 있어서,
    상기 제1 유전막의 두께는 상기 제2 유전막의 두께보다 두꺼운
    캐패시터 제조 방법.
  32. 제29항에 있어서,
    상기 제2 유전막은 탄탈륨 산화막으로 이루어지는
    캐패시터 제조 방법.
  33. 제29항에 있어서,
    상기 제1 유전막 및/또는 상기 제3 유전막은 지르코늄 산화막으로 이루어진
    캐패시터 제조 방법.
  34. 제29항에 있어서,
    상기 제2 유전막은 탄탈륨 산화막으로 이루어지고,
    상기 제1 유전막 및/또는 상기 제3 유전막은 지르코늄 산화막으로 이루어진
    캐패시터 제조 방법.
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