KR20070093190A - 엠아이엠 커패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 엠아이엠 커패시터 및 그 제조방법에 대해 개시한다. 본 발명에 따른 엠아이엠 커패시터는 반도체 기판 상에 형성된 하부 금속전극과, 상기 하부 금속전극을 가진 기판 상에 적어도 두층 이상의 적층된 구조를 갖는 유전막들과, 상기 유전막들 사이에 개재된 결정화 방지층과, 상기 결정화 방지층을 가진 기판 상에 형성된 상부 금속전극을 포함한다. 상기 결정화 방지층은 타이타늄 산화막(TiO2) 및 탄탈륨 산화막(Ta2O5) 중 어느 하나일 수 있다. 상기 유전막들은 지르코늄 산화막(ZrO2) 들일 수 있다.
상기한 구성에 따르면, 본 발명은 커패시터의 유전막으로 지르코늄 산화막(ZrO2)/타이타늄 산화막(TiO2)/지르코늄 산화막(ZrO2) 또는 지르코늄 산화막(ZrO2)/탄탈륨 산화막(Ta2O5)/지르코늄 산화막(ZrO2)의 복합 구조를 선택함으로써, 상기 지르코늄 산화막(ZrO2)의 결정화를 방지하면서 커패시터의 정전용량을 확보할 수 있다.

Description

엠아이엠 커패시터 및 그 제조방법{MIM CAPACITOR AND METHOD OF FABRICATING THE SAME}
도 1은 본 발명에 따른 엠아이엠 커패시터 구조를 설명하기 위한 공정 단면도이다.
도 2a 내지 도 2d는 본 발명에 따른 엠아이엠 커패시터의 제조방법을 설명하기 위한 공정별 단면도이다.
** 도면의 주요 부호에 대한 간단한 설명 **
11. 반도체기판 13. 층간절연막
15. 도전 플러그 17,21,22. 몰드 절연막
19. 식각 저지막 23. 스토리지 노드 홀
26. 하부 금속전극 27,31. 지르코늄 산화막(ZrO2)
29. 탄탈륨 산화막(Ta2O5) 32. 유전막들
33,34. 상부 금속전극 37. 버퍼 절연막
본 발명은 커패시터 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 정전용량을 확보할 수 있는 엠아이엠 커패시터 및 그 제조방법에 관한 것이다.
일반적으로, 반도체소자가 고집적화되어 점점 셀 크기가 줄어듦에 따라, 커패시터의 유전막 증착 기술은 화학기상 증착(Chemical Vapor Deposition) 기술에서 원자층 증착(Atomic Layer Deposition) 기술로 바뀌었다. 상기 원자층 증착 기술은 원자를 한층씩 증착하는 것으로서, 상기 화학기상 증착 기술에 비해 스텝 커버리지(step coverage) 및 파티클(particle) 측면에서 유리하다. 현재, 원자층 증착 기술을 적용한 커패시터의 유전막으로는 알루미늄 산화막(Al2O3) 또는 하프니움 산화막(HfO2)막을 들 수 있다. 상기 알루미늄 산화막(Al2O3)은 누설전류 특성이 우수하나 유전상수값이 8~10으로 매우 작아 단일막으로 사용하기에는 한계가 있다. 상기 HfO2막 및 ZrO2막은 유전상수값이 26~30으로 상기 Al2O3막에 비해서는 크나 박막 자체가 낮은 온도에서 결정화되어 누설전류 특성을 확보하기 어렵다. 따라서, 이러한 특성을 보완하기 위해, 기존의 MDL(Merged Dram Logic) 디바이스와 메모리 소자에서는 커패시터의 유전막으로 알루미늄 산화막(Al2O3)/하프니움 산화막(HfO2)의 복합 구조를 사용하였다. 즉, 알루미늄 산화막(Al2O3)의 경우 누설전류 특성은 우수하나, 유전상수값이 작기때문에 정전용량을 확보하기에 어려움이 있어 유전상수값이 큰 하프니움 산화막(HfO2)을 함께 사용하고 있다.
그러나, 나노소자에 알루미늄 산화막(Al2O3)/하프니움 산화막(HfO2)의 복합 구조의 유전막을 적용할 경우 커패시터의 정전용량을 확보하기가 어렵다. 따라서, 이를 극복하기 위해, 하프니움 산화막(HfO2)/알루미늄 산화막(Al2O3)/하프니움 산화막(HfO2) 또는 지르코늄 산화막(ZrO2)/알루미늄 산화막(Al2O3)/지르코늄 산화막(ZrO2)의 복합구조를 사용하였다. 이 중에서, 특히 지르코늄 산화막(ZrO2)/알루미늄 산화막(Al2O3)/지르코늄 산화막(ZrO2)의 복합구조의 경우, 70nm이하의 나노소자에서도 사용될 수 있다. 그러나, 상기 지르코늄 산화막(ZrO2)/알루미늄 산화막(Al2O3)/지르코늄 산화막(ZrO2)의 복합구조에서 상기 알루미늄 산화막(Al2O3)은 상기 지르코늄 산화막(ZrO2)에 비해 상대적으로 유전상수값이 작아 박막두께에 따라 정전 용량값이 많은 변화폭을 가지게 되므로, 커패시터의 정전용량을 확보하기에 많은 어려움이 따른다. 또한, 상기 지르코늄 산화막(ZrO2)은 낮은 온도에서 결정화된다는 측면에서 불리하다.
따라서, 커패시터의 유전막으로 상기 지르코늄 산화막(ZrO2)/알루미늄 산화막(Al2O3)/지르코늄 산화막(ZrO2)의 복합구조를 사용할 경우, 상기 알루미늄 산화막(Al2O3)을 대신하여 커패시터의 정전용량을 확보할 수 있으면서도 낮은 온도에서 상기 지르코늄 산화막(ZrO2)이 결정화되는 문제점을 해결할 수 있는 복합 구조의 유전막 및 그 형성 공정에 대한 연구가 필요하다.
상기 과제를 해결하고자, 본 발명의 목적은 결정화를 방지하면서 커패시터의 정전용량을 확보할 수 있는 복합 구조의 유전막을 구비한 엠아이엠 커패시터 및 그 제조방법을 제공하려는 것이다.
상기 과제를 달성하고자, 본 발명은 엠아이엠 커패시터를 제공한다. 상기 엠아이엠 커패시터는 반도체 기판 상에 형성된 하부 금속전극과, 상기 하부 금속전극을 가진 기판 상에 적어도 두층 이상의 적층된 구조를 갖는 유전막들과, 상기 유전막들 사이에 개재된 결정화 방지층과, 상기 결정화 방지층을 가진 기판 상에 형성된 상부 금속전극을 포함한다.
상기 유전막들은 지르코늄 산화막들인 것이 바람직하다.
상기 결정화 방지층은 탄탈륨 산화막 및 타이타늄 산화막 중 어느 하나인 것이 바람직하다.
본 발명은 엠아이엠 커패시터의 제조방법을 제공한다. 상기 방법은 반도체 기판 상에 하부 금속전극을 형성한다. 상기 하부 금속전극을 가진 기판 상에 적어도 두층 이상의 적층된 구조를 갖는 유전막들을 형성하되, 상기 유전막들 사이에 결정화 방지층을 재개시킨다. 상기 결정화 방지층을 가진 기판 상에 상부 금속전극을 형성한다.
상기 하부 금속전극 및 상부 금속전극은 TiN막인 것이 바람직하다.
상기 유전막들은 상기 하부 금속전극을 가진 기판 상에 제 1지르코늄 산화막을 형성하고, 상기 제 1지르코늄 산화막 위에 결정화 방지층을 형성하고, 상기 결정화 방지층 위에 제 2지르코늄 산화막을 형성하는 것을 반복적으로 시행하여 형성한다.
상기 결정화 방지층은 2∼10Å두께인 것이 바람직하다.
상기 결정화 방지층은 상기 탄탈륨 산화막 및 타이타늄 산화막 중 어느 하나 인 것이 바람직하다.
상기 탄탈륨 산화막은 Ta(OC2H5)5소스물질 플로우, 제 1퍼지, O2 또는 O3 반응가스 플로우, 제 2퍼지를 반복적으로 시행하여 형성하는 것이 바람직하다.
상기 Ta(OC2H5)5소스물질은 0.1∼20초 동안 플로우하고, 상기 반응가스는 0.1∼10초 동안 플로우하는 것이 바람직하다.
상기 제 1및 제 2퍼지는 질소가스를 이용하여 0.1∼10초 동안 진행하는 것이 바람직하다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명에 따른 엠아이엠 커패시터 구조를 설명하기 위한 공정 단면도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 엠아이엠 커패시터는 하부 금속전극, 유전막들, 결정화 방지층, 및 상부 금속전극을 포함하여 구성된다.
상기 하부 금속전극은 소정의 하부구조를 가진 반도체 기판 위에 배치된다. 상기 하부 금속전극은 타이타늄 질화막일 수 있다.
상기 유전막들은 적어도 2층 이상으로 적층된 복합 구조를 가질 수 있다. 상기 유전막들은 차례로 적층된 지르코늄 산화막들일 수 있다.
상기 결정화 방지층은 상기 유전막들의 결정화를 방지하기 위해 상기 유전막들 사이에 개재될 수 있다. 상기 결정화 방지층은 탄탈륨 산화막 및 타이타늄 산화막 중 어느 하나일 수 있다.
상기 상부 금속전극은 상기 결정화 방지층이 개재된 유전막들 위에 배치된다. 상기 상부 금속전극은 타이타늄 질화막일 수 있다.
상기 구성을 가진 본 발명에 따른 엠아이엠 커패시터의 제조방법에 대해 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 엠아이엠 커패시터의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(11) 상에 층간절연막(13)을 형성한다. 상기 층간절연막(13)을 패터닝하여 상기 반도체기판(11)을 노출시키는 콘택 홀을 형성하고, 상기 콘택 홀을 채우는 콘택 플러그(15)를 형성한다. 상기 콘택 플러그(15)를 갖는 기판 상에 몰드 절연막(22)을 형성한다. 상기 몰드 절연막(22)은 상기 콘택 플러그(15)를 갖는 기판 상에 하부 몰드 절연막(17), 식각 저지막(19) 및 상부 몰드막(21)을 차례로 적층시키어 형성할 수 있다. 그러나, 상기 식각 저지막(19)은 도 2a에 도시된 위치에 한정되지 않고 상기 콘택 플러그(15) 및 층간절연막(13)의 상부면 상에 직접 형성될 수도 있다. 상기 몰드 절연막(22)은 상기 하부 몰 드절연막(17) 및 상부 몰드 절연막(21)의 이중층(double layered)의 몰드 절연막으로 형성되거나 단일 몰드 절연막(a single mold insulating layer)으로 형성될 수도 있다. 상기 하부 몰드 절연막(17) 및 상부 몰드 절연막(21)은 상기 식각 저지막(19)에 대하여 식각 선택비를 갖는 것이 바람직하다. 예를 들면, 상기 하부 몰드 절연막(17) 및 상부 몰드 절연막(21)이 실리콘 산화막인 경우, 상기 식각 저지막(19)은 실리콘 질화막으로 형성될 수 있다. 상기 몰드 절연막(22)을 패터닝하여 상기 콘택 플러그(15)의 상부 표면 및 이와 인접한 상기 층간 절연막(13) 상부 표면을 노출시키는 스토리지 노드 홀(23)을 형성한다.
도 2b에 도시된 바와 같이, 상기 스토리지 노드 홀(23)을 가진 기판 상에 하부 금속전극용 도전막(25)을 형성한다. 상기 하부 전극용 도전막(25)은 단차도포성이 우수하고, 후속의 유전막들을 형성하는 공정 중 변형이 적고, 내산화성(oxidation resistant property)을 갖는 도전막으로 형성한다. 예를 들어, 상기 하부 전극용 도전막(25)은 타이타늄 질화막(TiN)과 같은 금속 질화막으로 형성될 수 있다.
상술한 바와 같이 상기 하부 금속전극용 도전막(25)을 타이타늄 질화막(TiN)과 같은 금속 질화막으로 한정하는 이유는 루테니움막(Ru)과 같은 금속을 사용할 경우 후속 공정에서 유전체막 및 상부 금속전극을 형성하는 동안 그레인 성장(Grain Growth) 및/또는 응집 (Agglomeration) 등에 기인하는 전극 변형이 생겨서 상기 유전체막을 통하여 흐르는 누설전류(Leakage current)가 증가할 수 있기 때문이다. 따라서, 상기 하부 금속전극용 도전막은 상대적으로 단단하고(rigid) 후속 공정에서 변형이 적은 금속 질화막으로 형성하는 것이 바람직하다. 상기 하부 금속전극용 도전막(25)은 금속유기물증착법(Metal Organic Chemical Vapor Deposition)으로 형성될 수 있다. 상기 금속유기물증착법은 공정챔버 안에서 가열된 반도체기판 표면에 증기압이 높은 금속 유기 화합물 증기를 보내어 원하는 박막을 성장시키는 것이다. 이와 같이 상기 하부 금속전극용 도전막으로 상기 타이타늄 질화막을 금속유기물증착 기술을 사용하여 형성하는 경우, 상기 타이타늄 질화막을 형성하기 위한 소스 물질들로는 TDMAT(Ti(N(CH3)2)4)이 사용될 수 있다. 이때, 증착 공정이 진행되는 동안, 증착 온도는 300∼400℃를 유지하며, 공정챔버 내의 압력은 0.2∼5토르(Torr)로 유지할 수 있다. 상기 타이타늄 질화막을 증착한 후, N2 및 H2 혼합가스 분위기에서 플라즈마를 여기시켜 상기 타이타늄 질화막 내에 존재하는 탄소 등의 불순물을 제거할 수 있다. 이때, 알.에프.파워는 500∼2kW로 유지할 수 있다. 이와같은 일련의 증착 및 불순물 제거 공정을 반복 시행하여 최종의 타이타늄 질화막을 형성한다. 상기 최종의 타이타늄 질화막은 200 내지 400Å의 두께로 형성할 수 있다.
이어, 상기 하부 전극막(25) 상에 버퍼 절연막(37)을 형성한다. 커패시터를 콘케이브 형으로 형성하는 경우에, 상기 버퍼 절연막(37)은 상기 몰드 절연막(22)에 대하여 식각 선택비를 갖는 막으로 형성될 수 있다. 한편, 커패시터를 실린더형으로 형성하는 경우에, 상기 버퍼 절연막(37)은 상기 몰드 절연막(22)과 동일한 식각률을 갖는 막으로 형성될 수 있다.
도 2c에 도시된 바와 같이, 상기 버퍼 절연막 및 상기 하부 금속전극용 도전 막을 화학적 기계적 연마 또는 에치 백하여 상기 하부 금속전극(26)을 형성한다. 상기 하부 금속전극(26)은 상기 스토리지노드 홀(26)에 의해 노출된 몰드 절연막(22)의 측벽, 층간절연막(13) 표면, 도전 플러그(15) 표면을 덮을 수 있다.
상기 하부 금속전극(26)을 가진 기판 상에 유전막들(32)을 형성한다. 상기 유전막들(32)은 제 1지르코늄 산화막(ZrO2)(27), 탄탈륨 산화막(Ta2O5)(29) 및 제 2지르코늄 산화막(ZrO2)(31)을 차례로 적층한 복합 구조로 형성할 수 있다.
상기 제 1지르코늄 산화막(ZrO2)(27)은 스텝 커버리지가 우수한 원자층 증착법(Atomic Layer Deposition)으로 형성할 수 있다. 상기 제 1지르코늄 산화막(ZrO2)(27)은 소스물질 플로우 공정, 제 1퍼지 공정, 반응가스 플로우 공정 및 제 2퍼지 공정을 반복적으로 실시하여 형성할 수 있다. 상기 제 1지르코늄 산화막(ZrO2)은 30∼50Å두께로 형성될 수 있다.
상기 제 1지르코늄 산화막(ZrO2)(27)의 형성 과정을 자세하게 살펴보면 다음과 같다. 상기 소스 물질 플로우 공정은 소스 물질로서 TEMAZ(Tetra EthylMethyl Amine Zirconium)을 이용하며, 상기 TEMAZ소스 물질을 0.1∼10초 동안 플로우시켜 수행할 수 있다. 이때 상기 증착 시의 온도는 250∼350℃로 유지할 수 있다. 상기 제 1퍼지 공정은 상기 소스물질 플로우 공정이 완료된 기판에 퍼지가스를 플로우시켜 수행할 수 있다. 이때, 상기 퍼지가스는 N2가스를 이용할 수 있다. 또한, 상기 퍼지 공정은 상기 퍼지가스를 0.1초 내지 10초동안 플로우시켜 수행할 수 있다. 그 결과, 상기 제 1퍼지 공정을 통해 막 내 불순물을 제거할 수 있다. 상기 반응가스 플로우 공정은 반응가스로 02 또는 O3를 0.1 ~ 10초 동안 리플로우함과 동시에 플 라즈마를 여기시켜 수행할 수 있다. 이때, 알.에프.파워는 300W~1kW로 유지할 수 있다. 상기 제 2퍼지 공정은 상기 반응가스 플로우 공정이 완료된 기판에 퍼지가스를 0.1∼10초 동안 플로우시켜 막 내 불순물을 제거한다. 상기 퍼지가스는 N2가스일 수 있다.
상기 제 1지르코늄 산화막(ZrO2)(27)을 형성한 후, 상기 제 1지르코늄 산화막(ZrO2)의 결정화를 방지하기 위해, 상기 제 1지르코늄 산화막(ZrO2)(27)을 가진 기판 위에 제 1탄탈륨 산화막(Ta2O5)(29)을 형성한다. 즉, 상기 제 1탄탈륨 산화막(Ta2O5)(29)은 결정화 억제층에 해당된다.
상기 탄탈륨 산화막(Ta2O5)(29)은 소스물질 플로우 공정, 제 1퍼지 공정, 반응가스 플로우 공정 및 제 2퍼지 공정을 반복적으로 수행하여 30∼50Å두께로 형성할 수 있다. 상기 소스 물질 플로우 공정은 Ta(OCH2H5)5소스물질을 0.1∼20초 동안 플로우할 수 있다. 상기 소스물질 플로우 공정 시 증착 온도는 300∼400℃온도 범위를 유지한다. 상기 제 1퍼지 공정은 상기 소스물질 플로우 공정이 완료된 기판에 퍼지가스를 플로우시켜 수행할 수 있다. 상기 제 1퍼지 공정은 N2 퍼지가스를 0.1초 내지 10초동안 플로우시켜 수행할 수 있다. 그 결과, 상기 제 1퍼지 공정을 통해 막 내 불순물을 제거할 수 있다. 계속하여, 상기 반응가스 플로우 공정은 O2 또는 O3반응가스를 0.1∼10초 동안 플로우시킴과 동시에 플라즈마를 여기시켜 수행할 수 있다. 이때, 알.에프.파워는 300∼1kW로 유지한다. 상기 제 2퍼지 공정은 제 1퍼지 공정과 동일 하게 적용될 수 있다.
한편, 본 발명에서는 상기 탄탈륨 산화막(Ta2O5)(29)대신 상기 결정화 방지 층으로 타이타늄 산화막(TiO2)을 적용할 수도 있다.
상기 탄탈륨 산화막(Ta2O5)(29)을 가진 기판 상에 제 2지르코늄 산화막(ZrO2)(31)을 형성하여 유전막들(32) 형성 공정을 완료한다. 상기 제 2지르코늄산화막(ZrO2)(31) 형성 공정은 상기 제 1지르코늄 산화막(ZrO2)(27) 형성 공정과 동일하게 적용될 수 있다.
도 2d에 도시된 바와 같이, 상기 유전막들(32)을 가진 기판 상에 상부 금속전극막, 즉 상부 금속전극용 도전막(36)을 형성한다. 상기 상부전극용 도전막(36)은 하부전극용 도전막과 동일하게 금속유기물증착 기술을 적용하여 타이타늄 질화막(TiN)과 같은 제 1금속 질화막(33)으로 형성될 수 있다. 이때, 상기 제 1금속 질화막(33)은 금속유기물증착 기술로 형성하였기 때문에 스텝 커버리지가 불량한 특성이 있다. 따라서, 이후의 공정에서 상기 상부 금속전극에 콘택을 형성할 경우 콘택 불량이 발생될 우려가 있다. 이러한 점을 보완하기 위해, 상기 상부전극용 도전막(36)은 상기 제 1금속 질화막(33) 위에 다시 물리적 기상 증착(Physical Vapor Deposition) 기술을 적용하여 타이타늄 질화막(TiN)과 같은 제 2금속 질화막(35)을 적층하여 형성할 수도 있다. 그 결과, 상기 제 2금속 질화막(36)을 물리적 기상 증착 기술로 형성함으로써, 막질이 우수한 고품질의 박막을 얻을 수 있다.
본 발명에 따르면, 커패시터의 유전막으로 지르코늄 산화막(ZrO2)/타이타늄 산화막(TiO2)/지르코늄 산화막(ZrO2) 또는 지르코늄 산화막(ZrO2)/탄탈륨 산화막(Ta2O5)/지르코늄 산화막(ZrO2)의 복합 구조를 선택함으로써, 상기 지르코늄 산화 막의 결정화를 방지하면서 커패시터의 정전용량을 확보할 수 있다.

Claims (11)

  1. 반도체 기판 상에 형성된 하부 금속전극과,
    상기 하부 금속전극을 가진 기판 상에 적어도 두층 이상의 적층된 구조를 갖는 유전막들과,
    상기 유전막들 사이에 개재된 결정화 방지층과,
    상기 결정화 방지층을 가진 기판 상에 형성된 상부 금속전극을 포함한 엠아이엠 커패시터.
  2. 제 1항에 있어서, 상기 유전막들은 지르코늄 산화막들인 것을 특징으로 하는 엠아이엠 커패시터.
  3. 제 1항에 있어서, 상기 결정화 방지층은 탄탈륨 산화막 및 타이타늄 산화막 중 어느 하나인 것을 특징으로 하는 엠아이엠 커패시터
  4. 반도체 기판 상에 하부 금속전극을 형성하고,
    상기 하부 금속전극을 가진 기판 상에 적어도 두층 이상의 적층된 구조를 갖는 유전막들을 형성하되, 상기 유전막들 사이에 결정화 방지층을 재개시키고,
    상기 결정화 방지층을 가진 기판 상에 상부 금속전극을 형성하는 것을 특징으로 하는 엠아이엠 커패시터의 제조방법.
  5. 제 4항에 있어서, 상기 하부 금속전극 및 상부 금속전극은 TiN막인 것을 특징으로 하는 엠아이엠 커패시터의 제조방법.
  6. 제 1항에 있어서, 상기 유전막들은
    상기 하부 금속전극을 가진 기판 상에 제1지르코늄 산화막을 형성하고,
    상기 제 1지르코늄 산화막 위에 결정화 방지층을 형성하고,
    상기 결정화 방지층 위에 제 2지르코늄 산화막을 형성하는 것을 반복적으로 시행하여 형성하는 것을 특징으로 하는 엠아이엠 커패시터의 제조방법.
  7. 제 6항에 있어서, 상기 결정화 방지층은 상기 탄탈륨 산화막 및 타이타늄 산화막 중 어느 하나인 것을 특징으로 하는 엠아이엠 커패시터의 제조방법.
  8. 제 7항에 있어서, 상기 탄탈륨 산화막은 Ta(OC2H5)5소스물질 플로우, 제 1퍼지, O2 또는 O3 반응가스 플로우, 제 2퍼지를 반복적으로 시행하여 형성하는 것을 특징으로 하는 엠아이엠 커패시터의 제조방법.
  9. 제 8항에 있어서, 상기 Ta(OC2H5)5소스물질은 0.1∼20초 동안 플로우하고, 상기 반응가스는 0.1∼10초 동안 플로우하는 것을 특징으로 하는 엠아이엠 커패시터의 제조방법.
  10. 제 8항에 있어서, 상기 제 1및 제 2퍼지는 질소가스를 이용하여 0.1∼10초 동안 진행하는 것을 특징으로 하는 엠아이엠 커패시터의 제조방법.
  11. 제 4항에 있어서, 상기 결정화 방지층은 2∼10Å두께인 것을 특징으로 하는 엠아이엠 커패시터의 제조방법.
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