KR100604664B1 - 이중 유전막을 구비한 캐패시터 및 그 제조 방법 - Google Patents

Abstract

본 발명은 등가산화막두께를 낮추면서도 30fF/cell 이상의 대용량의 캐패시턴스를 얻을 수 있으며, 누설전류발생을 억제할 수 있는 이중 유전막을 구비한 캐패시터 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터의 제조 방법은 불순물이 도핑된 폴리실리콘으로 된 하부전극을 형성하는 단계, 상기 하부전극 표면을 질화시키는 단계, 상기 표면이 질화된 하부전극 상에 알루미늄산화막과 란탄늄산화막의 순서로 적층된 이중 유전막을 형성하는 단계, 상기 이중 유전막의 결정화 및 막내 불순물을 제거하기 위한 열처리 단계, 상기 결정화된 이중 유전막 표면을 질화시키는 단계, 및 상기 표면이 질화된 이중 유전막 상에 불순물이 도핑된 폴리실리콘으로 된 상부전극을 형성하는 단계를 포함하므로써, 단일 유전막을 채용한 캐패시터에 비해 등가산화막두께를 15Å 이하로 낮추어 캐패시턴스를 30fF/cell 이상으로 충분히 확보할 수 있는 효과가 있다.

캐패시터, 알루미늄산화막, 란탄늄산화막, 등가산화막두께, 누설전류, 캐패시턴스

Description

이중 유전막을 구비한 캐패시터 및 그 제조 방법{CAPACITOR WITH DOUBLE DIELECTRIC AND METHOD FOR MANUFACTURING THE SAME}

도 1은 종래 기술에 따른 단일 유전막을 구비한 캐패시터의 구조를 도시한 도면,

도 2는 본 발명의 실시예에 따른 이중 유전막을 구비한 캐패시터의 구조를 도시한 도면,

도 3은 도 2에 도시된 캐패시터의 제조 방법을 도시한 개념도,

도 4a는 도 3의 La₂O₃/Al₂O₃ 이중 유전막 제조를 위한 원자층증착법의 흐름을 나타낸 도면,

도 4b는 도 4a의 원자층증착 사이클을 나타낸 도면,

도 5a 내지 도 5d는 Al₂O₃와 La₂O₃가 적층된 La₂ O₃/Al₂O₃의 이중 유전막을 구비한 콘케이브 형태의 캐패시터 제조 방법을 도시한 공정 단면도.

*도면의 주요 부분에 대한 부호의 설명

21 : 하부전극 22 : 이중 유전막

22a : 알루미늄산화막(Al₂O₃) 22b : 란탄늄산화막(La₂O₃ )

23 : 상부전극

본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시터 및 그 제조 방법에 관한 것이다.

최근 미세화된 반도체 공정기술의 발달로 메모리제품의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다. 그러나, 메모리소자의 동작에 필요한 캐패시턴스는 셀면적 감소에도 불구하고, 소프트에러(soft error)의 발생과 리프레시 시간(refresh time)의 단축을 방지하기 위해서 25fF/cell 이상의 충분히 큰 캐패시턴스가 지속적으로 요구되고 있다.

일반적으로 Si₃N₄를 유전막으로 사용하고 있는 DRAM의 NO(Nitride/Oxide) 캐패시터의 경우는 표면적이 큰 반구형 구조의 전극 표면을 갖는 3차원 형태의 스토리지노드를 사용하고 있음에도 불구하고, 충분히 큰 캐패시턴스를 확보하기 위해 스토리지노드의 높이를 계속적으로 증가시켜야 한다.

또한, NO 캐패시터가 256M 이상의 차세대 DRAM 제품에 필요한 캐패시턴스를확보하는데 그 한계를 보이고 있기 때문에 최근에는 Si₃N₄ 대신에 유전상수가 큰 Ta₂O₅, Al₂O₃(ε=9), HfO₂(ε=20) 등의 유전막이 적용된 캐패시터의 개발이 진행되고 있다.

그러나, Ta₂O₅는 실리콘산화막(SiO₂)이나 실리콘질화막(Si₃ N₄)에 비하여 밴드갭(band gap)이 작아서 누설전류가 높은 특성을 가지므로, Ta₂O₅을 캐패시터의 유전체로 사용하기 위해서는 누설전류 문제를 해소하여야 한다

그리고, Al₂O₃는 Ta₂O₅보다 누설전류 측면에서는 유리하지만, 유전상수가 그다지 크지 않기 때문에 캐패시터의 캐패시턴스 확보에 제한이 있다.

마지막으로, HfO₂는 100nm 이하의 금속배선 공정이 적용되는 256M DRAM급 이상의 초고집적 메모리 제품군에서 대용량의 캐패시턴스를 얻기 위한 측면에서는 유전상수 값이 Al₂O₃보다 크기 때문에 유리한 장점이 있다.

도 1은 종래 기술에 따른 단일 유전막을 구비한 캐패시터의 구조를 도시한 도면이다.

도 1에 도시된 바와 같이, 종래 기술의 캐패시터는 하부전극(11), 하부전극(11) 상의 유전막(12), 유전막(12) 상의 상부전극(13)으로 이루어지며, 유전막(12)은 HfO₂이다.

그러나, HfO₂는 항복전계 강도가 낮아 반복적인 전기적 충격에 취약하기 때문에 캐패시터의 내구성을 저하시키는 문제가 있다.

더욱이, Ta₂O₅, Al₂O₃ 및 HfO₂는 모두 후속 산소분위기에서 고온 열공정을 진 행하면 내산화성의 한계 두께를 가지지 못하고 하부전극과 유전막 계면에 실리콘산화막(SiO₂)이 급격히 성장된다. 이렇게 되면, 캐패시터의 유전막의 등가산화막두께(Tox)는 급격히 증가하기 때문에 이들 유전막은 일정 두께 이상으로 유지해야 한다. 따라서, 이들 유전막을 박막화(Thin film) 시키기 어렵게 되는 문제점이 있다. 일반적으로 등가산화막두께(Equivalent oxide thickness, Tox)는, 실리콘산화막이 아닌 다른 유전막으로 형성된 유전체를 실리콘산화막으로 형성된 유전체막의 두께로 환산한 값으로서, 그 값이 낮을수록 캐패시턴스가 증가된다.

위와 같이, Ta₂O₅, Al₂O₃ 또는 HfO₂의 단일 유전막을 채용하는 경우에는, 후속 열처리 공정에 대해 매우 취약하여 캐패시터의 전기적특성을 열화시킨다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 등가산화막두께를 낮추면서도 30fF/cell 이상의 대용량의 캐패시턴스를 얻을 수 있으며, 누설전류발생을 억제할 수 있는 이중 유전막을 구비한 캐패시터 및 그 제조 방법을 제공하는데 그 목적이 있다.

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상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 불순물이 도핑된 폴리실리콘으로 된 하부전극을 형성하는 단계, 상기 하부전극 표면을 질화시키는 단계, 상기 표면이 질화된 하부전극 상에 알루미늄산화막과 란탄늄산화막의 순서로 적층된 이중 유전막을 형성하는 단계, 상기 이중 유전막의 결정화 및 막내 불순물을 제거하기 위한 열처리 단계, 상기 결정화된 이중 유전막 표면을 질화시키는 단계, 및 상기 표면이 질화된 이중 유전막 상에 불순물이 도핑된 폴리실리콘으로 된 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 실시예에 따른 이중 유전막을 구비한 캐패시터의 구조를 도시한 도면이다.

도 2에 도시된 바와 같이, 본 발명의 캐패시터는 하부전극(21), 하부전극(21) 상의 에너지밴드갭(Energy band gap, E_g)이 큰 제1유전막(22a)과 제1유전막(22a) 상에 형성되며 제1유전막(22a)에 비해 에너지밴드갭이 작지만 유전상수값이 큰 제2유전막(22b)으로 구성된 이중 유전막(22), 이중 유전막(22) 상의 상부전극(23)으로 이루어진다. 여기서, 제1유전막(22a)으로 에너지밴드갭이 큰 유전막을 사용하는 이유는 누설전류발생을 억제하기 위한 것이고, 제2유전막(22b)으로 유전상수값이 큰 유전막을 사용하는 이유는 충분한 캐패시턴스를 확보하기 위함이다. 이때, 에너지밴드갭이 큰 제1유전막(22a)은 적어도 에너지밴드갭이 8.0eV 이상이다.

예컨대, 이중 유전막(22)은 하부전극(21)에 접하는 제1유전막(22a)이 알루미늄산화막(Al₂O₃)이고, 상부전극(23)에 접하는 제2유전막(22b)이 란탄늄산화막(La ₂O₃)이다. 여기서, 알루미늄산화막(Al₂O₃)은 유전상수(ε)가 7이며 누설전류발생을 억제하도록 에너지밴드갭(E_g)이 8.7eV이고, 란탄늄산화막(La₂O₃)은 유전상수(ε)가 알루미늄산화막(Al₂O₃)보다 큰 30이며 에너지밴드갭(E_g)은 알루미늄산화막(Al ₂O₃)보다 상대적으로 작은 4.3eV이다.

위와 같이, 이중 유전막(22)은 항복전압특성을 양산 적용이 가능한 수준인 2.0V(@1pA/cell) 이상으로 유지하면서 누설전류특성을 0.5fF/cell 이하로 제어하기 위해 하부전극(21) 위에 제1유전막(22a)으로 알루미늄산화막(Al₂O₃)을 형성하고, 알루미늄산화막(Al₂O₃) 위에 실리콘 대비 높은 CBO(Conduction Band Offset, 2.3eV)을 갖고 있으며 동시에 비교적 큰 유전상수(ε=30)를 갖는 란탄늄산화막(La₂O₃)을 형성한다.

그리고, 하부전극(21)과 상부전극(23)은 인(P) 또는 비소(As)가 도핑된 폴리실리콘막, TiN, TaN, W, WN, WSi, Ru, RuO₂, Ir, IrO₂ 또는 Pt을 포함하는 금속계 도전막으로 200Å∼500Å 두께로 형성한다. 예컨대, 하부전극(21)과 상부전극(23)이 모두 폴리실리콘막으로 구성되어 SIS(Silicon Insulator Silicon) 캐패시터를 형성하거나, 하부전극(21)은 폴리실리콘막이고 상부전극(23)은 금속막으로 구성되어 MIS(Metal Insulator Silicon) 캐패시터를 형성하거나 또는 하부전극(21)과 상부전극(23)이 모두 금속막으로 구성되어 MIM(Metal Insulator Metal) 캐패시터 구조를 형성할 수 있다. 아울러, 하부전극(21)은 적층(stack) 구조, 콘케이브(concave) 구조 또는 실린더(cylinder) 구조일 수 있다.

이하, 제1유전막(22)은 알루미늄산화막(Al₂O₃, 22)라고 약칭하고, 제2유전막(22b)은 란탄늄산화막(La₂O₃, 22b)라고 약칭하기로 한다.

도 3은 도 2에 도시된 캐패시터의 제조 방법을 도시한 개념도이다.

도 3에 도시된 바와 같이, 크게 하부전극(21)을 형성하는 단계, 하부전극(21) 위에 알루미늄산화막(22a)을 형성하는 단계, 알루미늄산화막(22a) 위에 란탄늄산화막(22b)을 형성하는 단계, 란탄늄산화막(22b) 위에 상부전극(23)을 형성하는 단계로 구성된다.

도 3에서, 알루미늄산화막(22a)과 란탄늄산화막(22b)은 200℃∼500℃ 온도에서 각각 원자층증착법(Atomic Layer Deposition), 펄스드 화학기상증착법(Pulsed Chemical Vapor Deposition) 또는 저압화학기상증착법(Low Pressure CVD)으로 제조할 수 있다.

도 4a는 도 3의 La₂O₃/Al₂O₃ 이중 유전막 제조를 위한 원자층증착법의 흐름을 나타낸 도면이고, 도 4b는 도 4a의 원자층증착 사이클을 나타낸 도면이다.

도 4a 및 도 4b에 도시된 바와 같이, 알루미늄소스 공급, 퍼지, 산화원공급 및 퍼지의 순서로 구성된 Al₂O₃ 증착 사이클을 K회 반복진행하여 Al₂O ₃를 5Å∼30Å 두께로 증착하고, 란탄늄소스 공급, 퍼지, 산화원공급 및 퍼지로 구성된 La₂O₃ 증착사이클을 L회 반복진행하여 La₂O₃를 10Å∼50Å 두께로 증착한다. 이와 같은 각각의 증착사이클을 통해 Al₂O₃와 La₂O₃가 적층된 La₂ O₃/Al₂O₃의 이중 유전막을 15Å∼80Å 두께로 증착한다.

도 4b의 증착사이클에서 Al₂O₃ 증착을 위한 알루미늄소스는 Al(CH₃) ₃, Al(C₂H₅)₃와 같은 알루미늄이 함유된 금속유기화합물을 전구체(Precursor)로 사용하 고, 산화원은 O₃(농도: 200±20g/m³), O₂ 또는 H₂O 증기(Vapor)를 사용하며, 퍼지를 위한 퍼지가스로 질소 또는 아르곤을 이용한다.

그리고, La₂O₃ 증착을 위한 란탄늄소스는 La(CH₃)₃, La(C ₂H₅)₃와 같은 란탄늄이 함유된 금속유기화합물을 전구체로 사용하고, 산화원은 O₃(농도: 200±20g/m³), O₂ 또는 H₂O 증기(Vapor)를 사용하며, 퍼지를 위한 퍼지가스로 질소 또는 아르곤을 이용한다.

도 3의 Al₂O₃와 La₂O₃가 적층된 La₂O₃ /Al₂O₃의 이중 유전막(22)은 원자층증착법과 같이 펄스를 교대로 공급하는 사이클을 이용하는 펄스드 화학기상증착법(Pulsed-CVD)으로도 증착가능하다. 즉, 소스가스와 산화원을 각각 펄스 형태로 공급하여 소스가스와 산화원의 반응을 유도하여 Al₂O₃와 La₂ O₃가 적층된 이중 유전막을 증착할 수 있다. 이와 같은 펄스드 화학기상증착법시에 Al₂O₃ 증착을 위한 알루미늄소스는 Al(C₂H₅)₃와 같은 알루미늄이 함유된 금속유기화합물을 전구체로 사용하고, La₂O₃ 증착을 위한 란탄늄소스는 La(C₂H₅) ₃와 같은 란탄늄이 함유된 금속유기화합물을 전구체로 사용하며, 반응가스인 산화원은 O₃(농도: 200±20g/m³), O₂ 또는 H₂O 증기를 사용한다. 이러한 소스, 반응가스는 저압화학기상증착법을 이용할 경우에도 동일하게 적용할 수 있다.

한편, Al₂O₃와 La₂O₃가 적층된 La₂O₃ /Al₂O₃의 이중 유전막(22)을 증착한 후에는 결정화 및 탄소불순물을 제거하기 위한 열처리를 진행하는데, 열처리는 500℃∼900℃, 질소 분위기의 상압 또는 감압 상태의 전기로(furnace) 또는 급속열처리장치(RTP)를 이용한다.

도 2 및 도 3에서와 같이, 알루미늄산화막(22a)과 란탄늄산화막(22b)의 순서로 적층된 이중 유전막(22)을 캐패시터에 적용하면, 등가산화막두께를 15Å 이하로 현저히 낮추더라도 양산적용시 신뢰성에 문제가 없는 누설전류특성과 항복전압특성을 얻을 수 있다. 특히, HfO₂ 또는 Al₂O₃의 단일 유전막을 사용하는 캐패시터보다 Al₂O₃위에 La₂O₃를 추가로 채용함에 따라 내열성이 향상되어 캐패시터 형성후 고온 열처리 과정에서 발생할 수 있는 전기적 특성 열화에 따른 제품불량을 억제한다.

도 5a 내지 도 5d는 Al₂O₃와 La₂O₃가 적층된 La₂ O₃/Al₂O₃의 이중 유전막을 구비한 콘케이브 형태의 캐패시터 제조 방법을 도시한 공정 단면도이다.

도 5a에 도시된 바와 같이, 반도체기판(31) 상부에 층간절연막(32)을 형성한 후, 층간절연막(32)을 식각하여 형성한 콘택홀에 스토리지노드콘택플러그(33)를 매립시킨다.

다음으로, 층간절연막(32) 상에 하부전극의 높이를 결정짓는 캐패시터산화막(capacitor oxide, 34)을 형성한 후, 캐패시터산화막(34)을 식각하여 하부전극이 형성될 영역을 정의하는 스토리지노드홀(34a)을 형성한다.

다음으로, 스토리지노드홀(34a)의 내부에 스토리지노드콘택플러그(33)와 연 결되는 하부전극(35)이 형성되도록 하는 하부전극 분리(bottom electrode isolation) 공정을 진행한다. 이때, 하부전극 분리 공정은, 스토리지노드홀(34a)을 포함한 캐패시터산화막(34) 상에 하부전극용 도전막을 증착한 후, 캐패시터산화막(34) 상부에 형성된 하부전극용 도전막을 화학적기계적연마(CMP)나 에치백(Etchback) 등의 방법으로 제거하여 스토리지노드홀(34a)의 내부에만 실린더 형태의 하부전극(35)을 형성하는 것이다. 여기서, 하부전극용 도전막을 제거할 때 연마재나 식각된 입자 등의 불순물이 실린더 내부에 부착되는 등의 우려가 있으므로, 단차피복성이 좋은 예컨대, 포토레지스트로 실린더 내부를 모두 채운 후에, 캐패시터산화막(34)의 표면이 노출될 때까지 연마 또는 에치백을 수행하고, 실린더 내부의 포토레지스트를 애싱(ashing)하여 제거하는 것이 좋다.

상기한 하부전극(35)을 형성하기 위한 하부전극용 도전막은 인(P) 또는 비소(As)와 같은 불순물을 도핑시킨 폴리실리콘, TiN, TaN, W, WN, WSi, Ru, RuO₂, Ir, IrO₂ 또는 Pt을 포함하는 금속계 도전막으로 형성한다.

이하, 하부전극(35)은 폴리실리콘으로 형성한 것으로 가정하여 설명하기로 한다.

다음으로, 하부전극(35) 표면의 자연산화막(native oxide)을 제거함과 동시에 수소종말처리(hydrogen terminate)하기 위해 전세정 공정을 진행한다. 이때, 전세정(pre-cleaning) 공정은 HF 혼합액(H₂O/HF=10∼100배 희석된 HF 또는 NH₄F/HF=증류수 혼합(DI mixture)하여 5∼500배 희석)을 이용한다.

위와 같은 HF 혼합액을 이용한 전세정 과정 전/후에 하부전극(35) 표면상의 무기물 또는 유기물 등의 이물질을 제거하기 위해 NH₄OH 혼합액(NH₄OH:H₂ O₂:H₂O) 또는 H₂SO₄ 혼합액(H₂SO₄:H₂O₂ 또는 H ₂SO₄:H₂O)을 사용하여 하부전극(35) 표면을 한번 더 세정할 수도 있다.

도 5b에 도시된 바와 같이, 하부전극(35) 표면에 질화막(36)을 형성한다. 이때, 질화막(36)은 불순물이 도핑된 폴리실리콘으로 된 하부전극(35)에 접하는 알루미늄산화막으로 하부전극(35)의 실리콘 또는 도핑된 불순물들이 침투하는 것을 방지하기 위한 확산방지막이다.

이와 같이 확산방지막 역할을 하는 질화막(36)은 하부전극(35) 표면을 질화시켜 형성한다. 예컨대, 하부전극(35) 표면을 질화시키는 방법은, 200℃∼500℃의 온도와 0.1torr∼10torr의 압력의 NH₃(25sccm∼250sccm) 분위기 상태에 놓여있는 챔버내에서 1분∼5분동안 플라즈마(RF 파워 100W∼500W) 열처리한다. 질화시키는 다른 방법으로는, 상압(750torr∼760torr) 또는 감압(1torr∼100torr) 급속열처리 챔버내에서 600℃∼800℃의 NH₃(25sccm∼250sccm) 분위기에서 열처리하거나 동일 분위기의 전기로에서 어닐링한다.

상기한 질화 공정시에 주로 실리콘산화막질인 캐패시터산화막(34) 표면도 동시에 질화된다.

도 5c에 도시된 바와 같이, 질화막(36)을 포함한 전면에 200℃∼500℃ 온도에서 각각 원자층증착법(Atomic Layer Deposition), 펄스드 화학기상증착법(Pulsed Chemical Vapor Deposition) 또는 저압화학기상증착법(Low Pressure CVD) 중에서 선택된 하나의 증착법을 이용하여 알루미늄산화막(37a)과 란탄늄산화막(37b)을 차례로 증착한다.

다음으로, 알루미늄산화막(37a)과 란탄늄산화막(37b)의 결정화 및 막내 불순물 제거를 위한 열처리를 진행한다. 이때, 열처리는 500℃∼900℃, 질소 분위기의 상압 또는 감압 상태의 전기로(furnace) 또는 급속열처리장치(RTP)를 이용한다.

도 5d에 도시된 바와 같이, 란탄늄산화막(37b) 상에 상부전극(38)을 형성한다. 이때, 상부전극(38)은 하부전극(35)와 동일하게 인(P) 또는 비소(As)와 같은 불순물을 도핑시킨 폴리실리콘, TiN, TaN, W, WN, WSi, Ru, RuO₂, Ir, IrO₂ 또는 Pt을 포함하는 금속계 도전막으로 형성한다. 여기서, 상부전극(38)이 금속계 도전막인 경우에는 습도, 온도 또는 전기적 충격으로부터 구조적 안정성을 향상시키기 위해 보호막 또는 완충층으로 실리콘질화막 또는 도핑된 폴리실리콘을 상부전극(38) 위에 200Å∼1000Å 두께로 형성해줄 수 있다.

만약, 상부전극(38)이 불순물을 도핑시킨 폴리실리콘으로 형성한 경우에는 상부전극내 실리콘 또는 불순물이 이중 유전막쪽으로 확산하는 것을 방지하기 위한 확산방지막이 필요하다.

이러한 확산방지막은 하부전극(35) 표면에 형성된 질화막(36)과 유사하게 질소를 함유하게 되는데, 란탄늄산화막(37b) 표면을 질화시킨 것이다. 이때, 표면 질화 방법은, 200℃∼500℃의 온도와 0.1torr∼10torr의 압력의 NH₃(25sccm∼250sccm) 분위기 상태에 놓여있는 챔버내에서 1분∼5분동안 플라즈마(RF 파워 100W∼500W) 열처리한다. 질화시키는 다른 방법으로는, 상압(750torr∼760torr) 또는 감압(1torr∼100torr) 급속열처리 챔버내에서 600℃∼800℃의 NH₃(25sccm∼250sccm) 분위기에서 열처리하거나 동일 분위기의 전기로에서 열처리한다.

전술한 실시예들에서는 알루미늄산화막과 란탄늄산화막의 순서로 적층된 이중 유전막에 대해 설명하였으나, 반대로 란탄늄산화막과 알루미늄산화막의 순서로 적층된 유전막도 가능하다. 하지만, 하부전극에 접하는 유전막이 란탄늄산화막인 경우에는 란탄늄산화막이 알루미늄산화막에 비해 에너지밴드갭(E_g)이 낮기 때문에 누설전류특성이 나빠지는 단점이 있으므로, 알루미늄산화막과 란탄늄산화막의 순서로 적층된 이중 유전막이 바람직하다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 캐패시터의 유전막으로서 누설전류억제특성이 우수한 알루미늄산화막과 유전상수값이 큰 란탄늄산화막의 이중 유전막을 형성하므로써 단일 유전막을 채용한 캐패시터에 비해 등가산화막두께를 15Å 이하로 낮추어 캐패시턴 스를 30fF/cell 이상으로 충분히 확보할 수 있는 효과가 있다.

또한, 누설전류억제특성이 우수한 알루미늄산화막과 내열성이 우수한 란탄늄산화막을 적층하여 형성하므로써 캐패시터 형성후 고온 열처리 과정에서도 열안정성이 향상되어 후속 열공정의 온도 제한이 없는 효과가 있다.

또한, 알루미늄산화막과 란탄늄산화막을 적층하여 형성하여 누설전류와 항복전압특성을 각각 양산적용이 가능한 0.5fF/cell 이하와 2.0V(@1pA/cel) 이상으로 제어할 수 있으므로, 단일 유전막 사용시보다 USLI 제품군에서 캐패시터의 내구성과 전기적 성능을 동시에 향상시킬 수 있는 효과가 있다.

Claims (19)

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11. 불순물이 도핑된 폴리실리콘으로 된 하부전극을 형성하는 단계;

    상기 하부전극 표면을 질화시키는 단계;

    상기 표면이 질화된 하부전극 상에 알루미늄산화막과 란탄늄산화막의 순서로 적층된 이중 유전막을 형성하는 단계;

    상기 이중 유전막의 결정화 및 막내 불순물을 제거하기 위한 열처리 단계;

    상기 결정화된 이중 유전막 표면을 질화시키는 단계; 및

    상기 표면이 질화된 이중 유전막 상에 불순물이 도핑된 폴리실리콘으로 된 상부전극을 형성하는 단계

    를 포함하는 캐패시터의 제조 방법.
12. 제11항에 있어서,

    상기 알루미늄산화막과 상기 란탄늄산화막은, 각각 원자층증착법, 펄스드 화 학기상증착법 또는 저압화학기상증착법으로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
13. 제11항에 있어서,

    상기 알루미늄산화막은 5Å∼30Å 두께로 형성하고, 상기 란탄늄산화막은 10Å∼50Å 두께로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
14. 제11항에 있어서,

    상기 열처리 단계는,

    500℃∼900℃, 질소 분위기의 상압 또는 감압 상태의 전기로 또는 급속열처리장치를 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
15. 제11항에 있어서,

    상기 알루미늄산화막은 5Å∼30Å 두께로 형성하고, 상기 란탄늄산화막은 10Å∼50Å 두께로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
16. 제11항에 있어서,

    상기 질화시키는 단계는,

    200℃∼500℃의 온도와 0.1torr∼10torr의 압력의 NH₃(25sccm∼250sccm) 분위기 상태에 놓여있는 챔버내에서 1분∼5분동안 플라즈마(RF 파워 100W∼500W) 열처리하거나, 상압(750torr∼760torr) 또는 감압(1torr∼100torr) 급속열처리 챔버내에서 600℃∼800℃의 NH₃(25sccm∼250sccm) 분위기에서 열처리하거나, 상기 급속열처리와 동일 분위기의 전기로에서 열처리하는 것을 특징으로 하는 캐패시터의 제조 방법.
17. 제11항에 있어서,

    상기 하부전극을 형성한 후에,

    상기 하부전극 표면의 자연산화막을 제거하기 위한 제1세정을 진행하는 단계; 및

    상기 제1세정 단계 전후에 상기 하부전극 표면의 이물질을 제거하기 위한 제2세정을 진행하는 단계

    를 더 포함하는 캐패시터의 제조 방법.
18. 제17항에 있어서,

    상기 제1세정은,

    HF 혼합액을 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
19. 제17항에 있어서,

    상기 제2세정은,

    NH₄OH 혼합액 또는 H₂SO₄을 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.

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