WO2009090979A1 - キャパシタ、半導体装置、およびこれらの作製方法 - Google Patents

キャパシタ、半導体装置、およびこれらの作製方法 Download PDF

Info

Publication number
WO2009090979A1
WO2009090979A1 PCT/JP2009/050425 JP2009050425W WO2009090979A1 WO 2009090979 A1 WO2009090979 A1 WO 2009090979A1 JP 2009050425 W JP2009050425 W JP 2009050425W WO 2009090979 A1 WO2009090979 A1 WO 2009090979A1
Authority
WO
WIPO (PCT)
Prior art keywords
capacitor
layer
film
dielectric
material layer
Prior art date
Application number
PCT/JP2009/050425
Other languages
English (en)
French (fr)
Inventor
Tsunetoshi Arikado
Original Assignee
Tokyo Electron Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Limited filed Critical Tokyo Electron Limited
Priority to JP2009550031A priority Critical patent/JPWO2009090979A1/ja
Priority to CN2009801025588A priority patent/CN101919044A/zh
Publication of WO2009090979A1 publication Critical patent/WO2009090979A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors

Definitions

  • the present invention relates to a capacitor, a semiconductor device, and a manufacturing method thereof, and more particularly to a capacitor having both high capacity and low leakage current, a semiconductor device including the capacitor, and a manufacturing method thereof.
  • the capacitance (C) of a capacitor is C ⁇ ⁇ S / t Equation (1)
  • ⁇ is expressed by dielectric constant
  • S is area
  • t is dielectric layer thickness
  • fF femtofarads
  • the dielectric film layer may be made of a dielectric material having a high dielectric constant ⁇ because the microfabrication technology may not be able to sufficiently cope with further miniaturization in the future.
  • a capacitance such as zirconium oxide (ZrO 2 ) has been used to increase the capacitance.
  • metals are being adopted as electrode materials combined with these dielectric materials in place of conventional polycrystalline silicon. This is because when a metal oxide such as STO is deposited on polycrystalline silicon, the surface of the polycrystalline silicon is oxidized to form a silicon dioxide film, and the dielectric constant is substantially reduced. From the viewpoint of the capacitor structure, the MIS type (Metal-Insulator-Silicon) is changing to the MIM type (Metal-Insulator-Metal). Japanese Patent Laid-Open No.
  • leakage current An important property along with capacitance in a capacitor is leakage current.
  • the target specification of leakage current per unit area is generally said to be 1 ⁇ 10 ⁇ 8 to 1 ⁇ 10 ⁇ 7 A / cm 2 , but the charge accumulated in the capacitor is the leakage of the capacitor itself, the junction leakage It is lost through various leak paths such as gate leak and transistor off leak.
  • alpha rays ( ⁇ rays) existing in the atmosphere hit the device, electrons and holes are generated in the Si substrate, and charges are lost due to the electrons and holes.
  • the leakage of the capacitor itself is mainly caused by a current I1 caused by carriers over the barrier and a current I2 flowing through a trap (impurity level) in the dielectric film.
  • a current I1 caused by carriers over the barrier
  • a current I2 flowing through a trap (impurity level) in the dielectric film In order to reduce the current I1, an attempt has been made to increase the barrier height H by forming an electrode from a metal having a large work function such as platinum (Pt) or ruthenium (Ru) (Non-patent Document 3).
  • Pt platinum
  • Ru ruthenium
  • Eg energy band gap
  • materials with a large Eg tend to have a low dielectric constant. Therefore, if the dielectric film is formed of a material having a large Eg in order to increase the barrier height H, it is difficult to secure the capacity, and if it is attempted to secure the capacity
  • FIG. 5A and 5B are top views showing the arrangement of the cylinder type capacitor.
  • FIG. 5A shows a case where the capacitors are arranged in a staggered manner
  • FIG. 5B shows a case where the capacitors are arranged in a close-packed manner.
  • the capacitor diameter 51 is 32 nm
  • the distance 52 between the capacitors is about 45 nm in the case of FIG. 5A and about 32 nm in the case of FIG. 5B.
  • FIG. 6 is a cross-sectional view of the capacitor whose top view is shown in FIG. 5A, but the distance 62 between the storage nodes 61 is only 45 nm.
  • FIG. 7 is a diagram schematically showing the micro structure of the MIM capacitor. Since the metal is polycrystalline at room temperature, the surface of the electrode 74 becomes uneven as a result of each crystal grain being deposited in various directions. The dielectric oxide layer 73 formed thereon is also polycrystalline, and when the interface with the electrode 74 is uneven, a large number of grain boundaries are generated in the dielectric oxide layer 73. In some cases, the particle size may exceed 10 nm. If the thickness of the dielectric film is about 10 nm, a grain boundary penetrating the dielectric film may be generated, which may be a leakage current path. Therefore, if the dielectric film is made thinner, the capacity increases as can be seen from the equation (1), but the leakage current increases.
  • two electrode layers, a crystalline dielectric material layer between the two electrode layers, and at least one of the two electrode layers and the crystalline dielectric material layer are interposed.
  • a capacitor comprising an amorphous material layer is provided.
  • the second aspect of the present invention includes two electrode layers, a crystalline dielectric material layer between the two electrode layers, and at least one of the two electrode layers and the crystalline dielectric material layer.
  • a method of forming a capacitor comprising: an amorphous material layer comprising: a step of forming one of two electrode layers; a step of forming an amorphous material layer on one of the electrode layers; And a step of forming a crystalline dielectric material layer on the material layer.
  • two electrode layers, a crystalline dielectric material layer between the two electrode layers, and at least one of the two electrode layers and the crystalline dielectric material layer are interposed.
  • a semiconductor device including a capacitor including an amorphous material layer and an active element connected to the capacitor is provided.
  • two electrode layers, a crystalline dielectric material layer between the two electrode layers, and at least one of the two electrode layers and the crystalline dielectric material layer are interposed.
  • a method of manufacturing a semiconductor device including a capacitor including an amorphous material layer and an active element connected to the capacitor, the step of preparing a substrate on which the active element is formed, and two electrodes on the substrate A semiconductor device comprising: a step of forming one of the layers; a step of forming an amorphous material layer on the one electrode layer; and a step of forming a crystalline dielectric material layer on the amorphous material layer.
  • a manufacturing method is provided.
  • the amorphous material layer includes one or both of a first layer formed of a conductive material and a second layer formed of a dielectric material. It is.
  • the first layer is preferably formed of a conductive material having a work function of 5 electron volts or more. Furthermore, it is advantageous if the crystalline dielectric material layer is formed of a metal oxide having a perovskite structure.
  • a capacitor having a very small leakage current and a large capacity a semiconductor device including the capacitor, and a manufacturing method thereof are provided.
  • FIG. 9 is a diagram (part 1) illustrating a manufacturing process of the capacitor illustrated in FIG. 8;
  • FIG. 9 is a view (No. 2) showing a manufacturing step of the capacitor shown in FIG. 8;
  • FIG. 9 is a view (No. 3) showing a manufacturing step of the capacitor shown in FIG. 8;
  • FIG. 9 is a view (No. 4) showing a step of manufacturing the capacitor shown in FIG. 8;
  • FIG. 9 is a view (No. 5) showing a step of manufacturing the capacitor shown in FIG. 8;
  • FIG. 9 is a view (No. 6) showing a manufacturing step of the capacitor shown in FIG. 8;
  • FIG. 9 is a view (No.).
  • FIG. 9 is a view (No. 8) showing a manufacturing step of the capacitor shown in FIG. 8
  • FIG. 9 is a view (No. 9) showing a manufacturing step of the capacitor shown in FIG. 8
  • It is a schematic sectional drawing of the capacitor by the 2nd Embodiment of this invention.
  • It is a schematic sectional drawing of the capacitor by the 3rd Embodiment of this invention.
  • It is a figure which shows the voltage and leak current characteristic of the capacitor by embodiment of this invention.
  • 1 is a schematic cross-sectional view of a memory device according to an embodiment of the present invention.
  • FIG. 15B is an equivalent circuit of the memory element shown in FIG. 15A.
  • FIG. 16 is a view (No. 1) showing a step of manufacturing the memory element shown in FIG. 15;
  • FIG. 16 is a view (No. 2) showing a step of manufacturing the memory element shown in FIG. 15;
  • Capacitor 83 Lower electrode layer 83a First electrode layer 83b Second electrode layer 84 Dielectric layer 84a First dielectric layer 84b Second dielectric layer 84c Third dielectric layer 85 Upper electrode Layer 85a third electrode layer 85b fourth electrode layer 150 memory element 151 FET
  • FIG. 8 is a schematic cross-sectional view showing the capacitor according to the first embodiment of the present invention.
  • the capacitor 80 according to the first embodiment includes a silicon substrate 81, an insulating layer 82 formed on the substrate 81, a lower electrode layer 83 formed on the insulator layer 82, and a lower electrode layer 83.
  • An insulating portion 87 that covers the leak prevention layer 86 and a lead electrode 88 embedded in a contact hole 87 a formed in the insulating portion 87 are included.
  • the insulating layer 82 is a silicon oxide film formed by thermally oxidizing the surface of the silicon substrate 81, but may be formed by a chemical vapor deposition method.
  • the lower electrode layer 83 has a first electrode layer 83a and a second electrode layer 83b, as shown.
  • the first electrode layer 83a is formed of a crystalline conductive material, and is formed of titanium nitride (TiN) in this embodiment.
  • the second electrode layer 83b on the first electrode layer 83a is formed of an amorphous conductive material, and in this embodiment, is formed of silicon titanium nitride (TiSiN).
  • An amorphous conductive material such as TiSiN can be formed by a vapor deposition method (chemical vapor deposition (CVD) method and physical vapor deposition (PVD) method) as described later, and has a good surface. It has flatness. Therefore, the second electrode layer 83 b can provide a flat deposition surface with respect to the dielectric layer formed thereon, and contributes to the planarization of the dielectric layer 84.
  • the second electrode layer 83b is not limited to TiSiN, but may be formed of, for example, TiON, TaSiN, and RuMoC.
  • the second electrode layer 83b may be formed using an amorphous conductive material such as an amorphous alloy of a metal and a nonmetal, an amorphous alloy of a metal and a metal, or a hydrogen-mixed metal.
  • amorphous alloys of metal and non-metal include P-based Ni—P, Fe—P, Co—P, Pd—P, B-based Ni—B, Co—B, and C-based Cr—C. S-based Ni-S, Co-S, As-based Pd-As, and the like.
  • metals and amorphous alloys of metals include, for example, W-based Ni—W, Co—W, Fe—W, Cr—W, Mo-based Ni—Mo, Co—Mo, Fe—Mo, and Cr. -Mo, Co-Ti, Fe-Cr, Co-Re, etc.
  • hydrogen-mixed metal examples include Cr (-H), Ni (-H), Pd (-H), and the like. These are merely examples of the material forming the second electrode layer 83b, and may be a ternary metal-nonmetal amorphous alloy or a ternary metal-metal amorphous alloy. There may be.
  • the second electrode layer 83b has a width narrower than the width of the first electrode layer 83a.
  • the first electrode layer 83a has a wider width than the second electrode layer 83b for electrical connection with the extraction electrode 88.
  • the dielectric layer 84 includes a first dielectric layer 84a, a second dielectric layer 84b, and a third dielectric layer 84c.
  • the first dielectric layer 84a and the third dielectric layer 84c are made of an amorphous dielectric material, and are made of silicon nitride (SiN) in this embodiment.
  • the amorphous dielectric material can be formed by a vapor deposition method to provide a flat surface.
  • the first dielectric layer 84a and the third dielectric layer 84c are not limited to these instead of SiN.
  • aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO 2 ), silicon oxide ( SiO 2) may be formed by other amorphous dielectric material, such as.
  • SiN is preferable from the viewpoint that a high dielectric constant is required as the dielectric layer.
  • the first dielectric layer 84a and the third dielectric layer 84c are formed of the same material, but may be formed of different materials. The advantage of being formed of the same material is that the same characteristics are exhibited regardless of which of the two extraction electrodes 88 is the positive electrode.
  • the second dielectric layer 84b is formed of a crystalline dielectric material, and in this embodiment, strontium titanate (SrTiO 3). , Hereinafter referred to as STO).
  • STO strontium titanate
  • STO has a high dielectric constant of 100 to 130, and is suitable as a dielectric material for the capacitor 80.
  • the second dielectric layer 84b is formed on the first dielectric layer 84a having a flat surface, the second dielectric layer 84b is derived from the interface with the first dielectric layer 84a. The unevenness to be reduced is reduced, and the grain boundary is reduced. Therefore, leakage current due to such irregularities and grain boundaries is reduced.
  • STO is deposited by a vapor deposition method as described later, and the as-deposited film is amorphous but crystallizes by annealing, and exhibits a high dielectric constant as described above.
  • the second dielectric layer 84b is not limited to STO instead of STO.
  • BaSrTiO 3 , BaTiO 3 , PbZrO 3 , Bi 4 Ti 3 O 12 , ZrSiO 4 , Y 2 O 3 , HfO 2 , la 2 O 3, ZrO 2 / Al 2 O 3, Ta 2 O 5 may be formed of a dielectric material other crystalline such.
  • the upper electrode layer 85 has a third electrode layer 85a and a fourth electrode layer 85b. Similar to the second electrode layer 83b, the third electrode layer 85a is formed of an amorphous conductive material, and is formed of TiSiN in this embodiment. Similar to the first electrode layer 83a, the fourth electrode layer 85b is formed of a crystalline conductive material, and is formed of titanium nitride (TiN) in the present embodiment. However, the third electrode layer 85a may be formed of an amorphous conductive material different from that of the second electrode layer 83b, and the fourth electrode layer 85b is different in crystalline conductivity from that of the first electrode layer 83a. It may be formed of a material.
  • the second electrode layer 83b and the third electrode layer 85a are preferably formed using an amorphous conductive material having a work function of 5 electron electron volts or more.
  • the barrier height generated between the dielectric layer 84 and the dielectric layer 84 can be increased, so that the leakage current can be reduced.
  • a method for manufacturing the capacitor 80 according to the first embodiment will be described with reference to FIGS. 9A to 11C.
  • a P-type silicon substrate 81 is prepared and heated to about 900 ° C. in an oxygen atmosphere using a thermal oxidation furnace to form an insulating layer (silicon oxide film) 82 (FIG. 9A).
  • the film thickness of the silicon oxide film 82 may be about 100 nm.
  • the silicon oxide film 82 may be formed by depositing SiO 2 on the silicon substrate 81 by a vapor deposition method without depending on the thermal oxidation of the silicon substrate 81.
  • the silicon substrate 81 on which the silicon oxide film 82 is formed is carried into a sputtering apparatus, and sputtering is performed in an argon gas atmosphere of about 3 mTorr (0.4 Pa) to deposit a TiN film 830a having a thickness of about 50 nm.
  • the TiN film 830a may be deposited not by sputtering but by thermal CVD. In this CVD method, for example, TiCl 4 and NH 3 may be used as raw materials, and the deposition temperature may be about 580 ° C.
  • a TiSiN film 830b is deposited on the TiN film 830a by a sputtering apparatus in which a TiSiN target containing about 20% Si is installed.
  • the thickness of the TiSiN film 830b may be about 5 nm.
  • the surface flatness may be optimized by adjusting the film forming conditions including the Si content.
  • the TiSiN film 830b may be deposited not by sputtering but by thermal CVD. In this CVD method, for example, TiCl 4 , NH 3 , and SiH 4 may be used as raw materials, and the deposition temperature may be about 520 ° C. Needless to say, the Si content in the TiSiN film 830b can be controlled by adjusting the supply amount of the raw material.
  • the TiN film 830a and the TiSiN film 830b to be the lower electrode layer 83 are formed on the insulating layer 82 (FIG. 9B).
  • the substrate 81 is carried into a high frequency sputtering apparatus, and the SiN film 840a is deposited on the TiSiN film 830b by a sputtering method using a SiN target.
  • the pressure in the chamber is preferably set to about 3 mTorr (0.4 Pa). It is.
  • the thickness of the deposited SiN film 840a may be about 2 nm.
  • the SiN film 840a is amorphous and has good surface flatness.
  • the SiN film 840a may be deposited not by sputtering but by thermal CVD.
  • SiH 2 Cl 2 and NH 3 may be used as raw materials, and the deposition temperature may be about 680 ° C.
  • an STO film 840b is deposited on the SiN film 840a by a high-frequency sputtering apparatus provided with an STO target.
  • the deposited STO film 840b may have a thickness of about 4 nm.
  • the STO film 840b may be deposited not by sputtering but by thermal CVD. In this CVD method, for example, Sr (DPM) 2 and Ti (OC 3 H 7 ) may be used as raw materials, and the deposition temperature may be about 300 ° C.
  • the STO film 840b is amorphous as-deposited, annealing is subsequently performed for crystallization.
  • the STO film 840b is crystallized and exhibits a high dielectric constant (about 100 to about 130).
  • the SiN film 840c is deposited on the STO film 840b by the same deposition method as the SiN film 840a, that is, the sputtering method or the thermal CVD method.
  • the SiN film 840a, the STO film 840b, and the SiN film 840c to be the dielectric layer 85 are obtained (FIG. 9C).
  • the annealing for crystallization of the STO film 840b may be performed after the upper electrode film forming step described later is completed.
  • the surface morphology of the STO film 840b may deteriorate due to crystallization of the STO film 840b.
  • deterioration of the surface morphology may be reduced. Can do. Even if the surface morphology of the STO film 840b is deteriorated, the flatness at the interface between the STO film 840b and the SiN film 840a that is the underlying layer remains unchanged.
  • the TiSiN film 850a is deposited by the same deposition method as the TiSiN film 830b, that is, the sputtering method or the thermal CVD method, and the TiN film 850b is deposited by the same deposition method as the TiN film 830a.
  • the TiSiN film 850a and the TiN film 850b to be the upper electrode layer 85 are obtained (FIG. 10A).
  • the films 850b, 850a, 840c, 840b, 840a, and 830b are formed by dry etching similar to the above. To leave the film 830a.
  • the electrode layer 83, the dielectric layer 84, and the electrode layer 85 are formed (FIG. 10C).
  • a leak prevention layer 86 is formed in order to prevent leaks that occur along the end surfaces of the electrode layer 83, the dielectric layer 84, and the electrode layer 85.
  • a SiO 2 film is deposited on the substrate 81 on which the electrode layer 83, the dielectric layer 84, and the electrode layer 85 are formed by plasma CVD. This deposition can be performed with a normal parallel plate type plasma CVD apparatus.
  • the gas supplied to the chamber of the plasma CVD apparatus may be a mixed gas of tetraethylorthosilicate (TEOS) gas and O 2 gas.
  • the substrate temperature is preferably 400 ° C., and the pressure is preferably about 200 mTorr (26.7 Pa).
  • the thickness of the deposited SiO 2 film may be about 20 nm.
  • the SiO 2 film is etched back by reactive ion etching using C 3 F 8 gas to form a leak prevention layer 86 (FIG. 11A).
  • a SiO 2 film 870 is deposited to a thickness of about 500 nm on the substrate 81 after the formation of the leak prevention layer 86 again using a plasma CVD apparatus (FIG. 11B).
  • a resist mask for forming a contact hole pattern is formed on the SiO 2 film 870 by lithography using a positive resist solution, and the contact hole 87a is opened by reactive ion etching using C 3 F 8 gas.
  • the insulating part 87 is formed by the above procedure (FIG. 11C).
  • an aluminum film is deposited to a thickness of about 500 nm using a sputtering apparatus so as to fill the contact hole 87a, and the extraction electrode 88 is formed by lithography and dry etching, thereby completing the capacitor 80 shown in FIG.
  • the capacitor 80 includes the first electrode layer 83a formed of a crystalline conductive material and the second electrode formed of a crystalline dielectric material.
  • a second electrode layer 83b formed of an amorphous conductive material and having excellent surface flatness between the dielectric layer 84b and an amorphous dielectric material formed on the second electrode layer 83b.
  • a first dielectric layer 84a having excellent surface flatness. For this reason, in the second dielectric layer 84b, irregularities derived from the underlying layer are reduced, the grain size is miniaturized, and the grain boundaries are reduced. Therefore, in the capacitor 80, a high capacity due to the high dielectric constant of the crystalline dielectric material, and a low leakage current due to the reduction in unevenness and the reduction in grain boundaries are realized.
  • the lower electrode layer 83 includes the first electrode layer 83a formed of TiN separately from the second electrode layer 83b, and this is connected to the extraction electrode 88. Therefore, the contact resistance with the extraction electrode 88 can be reduced.
  • FIG. 12 is a schematic cross-sectional view showing a capacitor according to the second embodiment.
  • the capacitor 90 according to the second embodiment has layers corresponding to the first dielectric layer 84a and the third dielectric layer 84c of the capacitor 80 according to the first embodiment. This is different from the capacitor 80 in that the other points are the same.
  • the dielectric layer 84 has only the second dielectric layer 84b formed of an amorphous dielectric material.
  • the STO film is formed on the SiN film 840a using the high-frequency sputtering apparatus without depositing the SiN film 840a using the sputtering apparatus in the “dielectric film forming step”. It can be manufactured by depositing 840b and then performing the above-mentioned “upper electrode film forming step”.
  • the dielectric layer 84 (84b) made of STO, which is a dielectric material is a second electrode layer 83b made of an amorphous conductive material (TiSiN) having excellent surface flatness. Since it is formed on the dielectric layer 84, unevenness derived from the interface with the second electrode layer 83 is reduced, the grain size is reduced, and the grain boundary is reduced. For this reason, also in the capacitor 90 according to the second embodiment, a high capacity due to the high dielectric constant of the crystalline dielectric material and a low leakage current due to a reduction in unevenness and a decrease in grain boundaries are realized.
  • FIG. 13 is a schematic cross-sectional view showing a capacitor according to the third embodiment.
  • the capacitor 91 according to the third embodiment has layers corresponding to the second electrode layer 83b and the third electrode layer 85a of the capacitor 80 according to the first embodiment. It is different from the capacitor 80 in that it is not, and is the same in other points.
  • the lower electrode layer 83 has only the first electrode layer 83a formed of a crystalline conductive material
  • the upper electrode layer 85 has a crystalline conductivity. Only the fourth electrode layer 85b formed of a material is included.
  • the capacitor 91 having such a configuration is manufactured by omitting the deposition of the TiSiN film 830b and the deposition of the TiSiN film 850a using a sputtering apparatus in the method of manufacturing the capacitor 80 according to the first embodiment. Can do.
  • the second dielectric layer 84b made of crystalline STO which is a dielectric material
  • the capacitors 80, 90, and 91 used in the experiment were manufactured according to the method described above. However, for the purpose of comparison, the thickness of the dielectric layer 84 is the same in all capacitors. That is, in the capacitors 80 and 91 according to the first and third embodiments having the first and third dielectric layers 84a and 84c (amorphous dielectric material), the second dielectric layer 84b (STO) ) Was about 6 nm, and the entire thickness of the dielectric layer 84 was about 10 nm. On the other hand, in the capacitor 90 according to the second embodiment that does not include the first and third dielectric layers 84a and 84c (amorphous dielectric material), the second dielectric layer 84b (STO) The thickness was about 10 nm.
  • a capacitor having a structure of TiN electrode layer (about 50 nm) / STO dielectric layer (about 10 nm) / TiN electrode layer (about 50 nm) was produced and measured together.
  • the capacitor of this comparative example is different from the capacitors 80, 90, 91 according to the above-described embodiment in that it does not have an amorphous electrode layer or an amorphous dielectric layer.
  • FIG. 14 is a graph showing the dependency of the leakage current on the applied voltage.
  • a leak current of about 2 ⁇ 10 ⁇ 8 A / cm 2 flows when a voltage of 1 volt (V) is applied between both terminals, as indicated by a curve X in the figure. I understand.
  • the leakage current is lower in the entire measured voltage range than the capacitor for comparison.
  • the second electrode layer 83b and the second dielectric layer 84b (crystalline STO) formed thereon are formed by the second electrode layer 83b formed of an amorphous conductive material (TiSiN). This is probably because the interface between the surfaces became flat, the irregularities originating from this interface were reduced, and the grain boundaries were reduced.
  • the first dielectric layer 84a (amorphous SiN) provides a flat deposition surface with respect to the second dielectric layer 84b (crystalline STO). Therefore, the unevenness
  • a second reason for reducing the leakage current is that the energy band gap of SiN constituting the first dielectric layer 84a is as large as about 7 eV. That is, it can be considered that due to the large energy band gap, a high barrier height is formed between the electrode layer 83 and the leakage caused by the carriers moving over the barrier is reduced.
  • the leakage current is further reduced as compared with the capacitor 90 as shown by the curve A in FIG.
  • the capacitor 80 includes two amorphous material layers such as a second electrode layer 83b made of an amorphous conductive material (TiSiN) and a first dielectric layer 84a made of an amorphous dielectric material (SiN). Therefore, a flatter deposition surface can be provided for the second dielectric layer 84b (amorphous STO). In addition, there is an effect resulting from a high barrier height due to SiN. For this reason, it can be considered that the capacitor 80 according to the first embodiment has a lower leakage current.
  • the effect of reducing the leakage current of the capacitors 80, 90, 91 according to the embodiment of the present invention was confirmed.
  • the total thickness of the dielectric layer 84 is independent of the presence or absence of the first and third dielectric layers 84a, 84c. By setting the thickness to 10 nm or less, the capacity can be increased.
  • a capacitor 80 in which the second electrode layer 83b made of an amorphous conductive material (TiSiN) is formed using a sputtering method and a capacitor 80 formed using a thermal CVD method are manufactured, and leakage current is produced.
  • the leakage current was compared between the capacitor 80 in which the first electrode layer 83a (TiN) was formed using the sputtering method and the capacitor 80 formed using the thermal CVD method. There was no significant difference in leakage current.
  • FIG. 15A is a schematic cross-sectional view showing a memory device according to the fourth embodiment
  • FIG. 15B is an equivalent circuit of the memory device according to the fourth embodiment.
  • a memory element 150 has a drain through a field effect transistor (FET) 151 (active element) having a gate electrode 151a, a source region 151b and a drain region 151c, and a plug 153 formed of polysilicon or the like.
  • FET field effect transistor
  • the capacitor 801 is connected to the region 151c at one end, the electrode 157 is connected to the other end of the capacitor 80 via a plug 156, and the electrode 158 is connected to the gate electrode 151a via a plug 155.
  • the capacitor 801 is the capacitor 80 according to the first embodiment in the illustrated example, but may be the capacitors 90 and 91 according to the second or third embodiment.
  • the electrode 157 is connected to the plate line, and the electrode 158 is connected to the word line (FIG. 15B).
  • the source region 151b is connected to the bit line by a plug and an electrode (not shown).
  • the memory element 150 can be manufactured as follows. First, as shown in FIG. 16A, a transistor 151 is formed on a silicon substrate 81 by any known IC manufacturing process, and an oxide film is deposited thereon by a CVD method to form an oxide layer 152. Next, as shown in FIG. 15B, a contact hole is formed in the oxide layer 152 by photolithography and etching, and the contact hole is filled with polysilicon, and then deposited on the surface of the oxide layer 152 by a chemical mechanical polishing (CMP) method. The plug 153 is formed by removing the formed polysilicon.
  • CMP chemical mechanical polishing
  • the “lower electrode film forming step”, “dielectric film forming step” and “upper electrode film forming step” described above are performed to obtain a multilayer film for forming the capacitor 801 (80).
  • a capacitor 801 having a predetermined size is formed by photolithography and etching, and an oxide film is deposited on the oxide layer 152 by a CVD method so as to cover the capacitor 801.
  • vias are formed in the oxide film to obtain an oxide layer 154, the vias are filled with a predetermined metal to form plugs 155 and 156, a metal film is deposited by, for example, sputtering, and electrodes are formed by photolithography and etching. 157 and 158 are formed.
  • the memory element 150 is completed.
  • the memory element 150 according to the fourth embodiment of the present invention includes the capacitor 80 (90, 91) according to the embodiment of the present invention, and thus a memory element having advantages such as high capacity and low leakage current can be obtained.
  • the first electrode layer 83a TiN (crystalline)
  • second electrode layer 83b TiSiN (amorphous)
  • second dielectric layer 84b STO (crystalline)
  • fourth electrode a layer formed of an amorphous material is provided on either side of the second dielectric layer 84b formed of a crystalline dielectric material. It only has to be. The layer formed of the amorphous material is formed prior to the second dielectric layer 84b during the manufacturing process.
  • the capacitors 80, 90, 91 are formed as planar capacitors in which the electrodes 83, 85 and the dielectric layer 84 are formed in parallel to the substrate 81.
  • it may be configured as a trench type capacitor or a stack type capacitor.
  • the first electrode layer 83a may correspond to a plate electrode
  • the second electrode layer 85b may correspond to a storage electrode.
  • the second electrode layer 83b is formed not by depositing the TiSiN film 830b on the TiN film 830a but by depositing the TiSiN film 830b on the plate electrode (first electrode layer). Can do.
  • the electrode layers 83 and 85 and the dielectric layer 84 are formed by using a sputtering apparatus.
  • the present invention is not limited to this, and is formed by chemical vapor deposition (CVD). May be.
  • CVD chemical vapor deposition
  • the semiconductor device according to the present invention may be an analog device.
  • a substrate on which not only an FET but also a bipolar transistor and other active elements are formed may be prepared.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

　開示されるキャパシタは、２つの電極層と、前記２つの電極層の間にある結晶質誘電体材料層と、前記２つの電極層の少なくとも一方と上記の結晶質誘電体材料層との間に介在する非晶質材料層とを備える。

Description

キャパシタ、半導体装置、およびこれらの作製方法
　本発明は、キャパシタ、半導体装置、およびこれらの作製方法に関し、特に高容量と低リーク電流を両立するキャパシタ、このキャパシタを含む半導体装置、およびこれらの作製方法に関する。
　近年、半導体メモリ素子の微細化に伴い、キャパシタに許容される面積がますます減少している。一般に、キャパシタの容量（Ｃ）は、
　　　　Ｃ∝ε・Ｓ／ｔ・・・・・式（１）
　　　　ただし、ε：誘電率、Ｓ：面積、ｔ：誘電体層厚
で表されるため、面積の減少は容量の低下につながる。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のキャパシタは、安定した動作の観点から、少なくとも２５フェムトファラド（ｆＦ）程度の容量が必要とされており、これを維持するために、図１Ａに示すトレンチ型セルや図１Ｂに示すスタック型セルが開発されている。これらによれば、基板面と平行な方向における面積の減少が基板面と垂直な方向における面積で補われるため、面積Ｓの低下、ひいては容量の低下が防止される。
　一方、このようにキャパシタを立体化する場合、微細加工技術上、今後の更なる微細化に十分に対応しきれない可能性があるため、高い誘電率εを有する誘電体材料で誘電体膜層を形成する試みも盛んに行われている。たとえば、これまではキャパシタの絶縁膜として当初誘電率４程度の二酸化シリコン膜が使用されたのに対し、最近では酸化ジルコニウム（ＺｒＯ２）などの誘電体を使用して容量の増大が図られている（非特許文献１および２）。また、容量を確保するために、より一層誘電率の高い材料の開発が加速されており、チタン酸ストロンチウム（ＳｒＴｉＯ３、以下ＳＴＯと記す）のようなペロブスカイト型酸化物も研究されている（非特許文献３）。
　さらに、これらの誘電体材料に組み合わせる電極材料として、従来の多結晶シリコンに代わり、金属が採用されつつある。これは、多結晶シリコン上にＳＴＯなどの金属酸化物を堆積すると、多結晶シリコン表面が酸化されて二酸化シリコン膜が形成され、誘電率が実質的に低下するためである。キャパシタの構造という観点でいうならば、ＭＩＳ型(Metal-Insulator-Silicon)からＭＩＭ型(Metal-Insulator-Metal)に変わりつつある。
特開平０６－２６０６０３号公報 Kyoung-Ryul Yoon, Ki-Vin Im,Jea-Hyun Yeo, Eun-Ae Chung, Young-Sun Kim, Cha-Young Yoo, Sung-Tae Kim, U-InChung and Joo-Tae Moon, Extended Abstracts of the 2005 International Conferenceon Solid State Devices and Matgerials, Kobe, 2005, pp. 188-189. Deok-Sin Kil, Han-Sang Song,Kee-Jeung Lee, Kwon Hong, Jin-Hyock Kim, Ki-Seon Park, Seung-Jin Yeom, Jae-SungRoh, Noh-Jung Kwak, Hyun-Chul Sohn, Jin-Woong Kim and Sung-Wook Park, 2006Symposium on VLSI Technology Digest of Technical Papers, pp. 46-47. K.C. Chiang, C.C. Huang, A. Chin,W.J. Chen, H.L. Kao, M. Hong and J. Kwo, 2006 Symposium on VLSI TechnologyDigest of Technical Papers, pp. 126-127. J. Robertson, Journal of VacuumScience & Technology, B18, pp. 1785-1791 (2000).
　キャパシタにおいて容量と並ぶ重要な性質としてリーク電流がある。単位面積当たりのリーク電流の目標仕様は、一般には、１×１０－８～１×１０－７Ａ／ｃｍ２と言われているが、キャパシタに蓄積した電荷は、キャパシタ自体のリーク、接合リーク、ゲートリーク、トランジスタのオフリークなど各種のリークパスを通じて失われる。また、大気中に存在するアルファ線（α線）が素子に当たるとＳｉ基板中に電子とホールを発生し、それが原因で電荷が失われたりする。
　このうちキャパシタ自体のリークは、図２に示すように、主として、キャリアがバリアを乗り越えることによる電流Ｉ１と、誘電体膜中のトラップ（不純物準位）を介して流れる電流Ｉ２とにより生じる。電流Ｉ１を低減するため、白金（Ｐｔ）やルテニウム（Ｒｕ）など仕事関数の大きな金属により電極を形成し、バリアハイトＨを大きくする試みがなされている（非特許文献３）。また、バリアハイトＨを大きくするため、大きなエネルギーバンドギャップ（Ｅｇ）を有する材料で誘電体膜を形成することも考えられる。しかし、図３および図４から明らかなように、Ｅｇが大きい材料は、小さい誘電率を有する傾向がある。したがって、バリアハイトＨを大きくするためにＥｇの大きい材料で誘電体膜を形成すると容量の確保が難しくなり、容量を確保しようとするとリーク電流が増大するというトレードオフの問題が生じる。
　また、誘電体膜の厚さとリーク電流の間にもトレードオフの関係がある。図５Ａおよび５Ｂに、シリンダー型キャパシタの配置を示す上面図を示す。図５Ａはキャパシタを千鳥状に配置した場合を示し、図５Ｂは最密状に配置した場合を示している。キャパシタの直径５１が３２ｎｍであり、キャパシタ間の距離５２は、図５Ａの場合で約４５ｎｍであり、図５Ｂの場合で約３２ｎｍとなる。図６は、図５Ａに上面配置を示すキャパシタの断面図であるが、ストレージノード６１間の距離６２は、僅か４５ｎｍしかない。この隙間にキャパシタを形成しなければならないため、誘電体膜の厚さは１０ｎｍ程度となることが予想される。また、図７は、ＭＩＭ型キャパシタのミクロな構造を模式的に示した図である。金属は室温で多結晶であるため、各結晶粒が様々の方向で堆積された結果として、電極７４の表面は凹凸になる。この上に形成される誘電体酸化物層７３も多結晶であり、電極７４との界面が凹凸であると、誘電体酸化物層７３には多数の粒界が生じることとなる。粒径は１０ｎｍを超える場合もあり、誘電体膜の厚さが１０ｎｍ程度であれば、誘電体膜を貫く粒界が生じてリーク電流のパスとなる場合がある。したがって、誘電体膜を薄くすれば、式（１）式から分かるように容量は増大するが、リーク電流は増大する方向に作用する。
　さらに、粒界には不純物が蓄積し易いため、Ｅｇ中に不純物によるエネルギー準位が形成されたり、粒界面の欠陥によってもＥｇ中のエネルギー準位が形成されたりするのでリーク電流のパスが形成され易い。また、界面が凹凸である場合、その凸部には電界が集中しやすくリーク電流の増大を促すことにもなる。
　本発明は、以上に述べたリーク電流の要因の少なくとも一つを排除し、リーク電流が極めて小さく、かつ容量の大きなキャパシタ、これを含む半導体装置、およびこれらの作製方法を提供することを目的とする。
　本発明の第１の態様は、２つの電極層と、２つの電極層の間にある結晶質誘電体材料層と、２つの電極層の少なくとも一方と結晶質誘電体材料層との間に介在する非晶質材料層とを備えるキャパシタを提供する。
　本発明の第２の態様は、２つの電極層と、２つの電極層の間にある結晶質誘電体材料層と、２つの電極層の少なくとも一方と結晶質誘電体材料層との間に介在する非晶質材料層と、を備えるキャパシタを形成する方法であって、２つの電極層の一方を形成する工程と、一方の電極層上に非晶質材料層を形成する工程と、非晶質材料層上に結晶質誘電体材料層を形成する工程とを含む、キャパシタの作製方法を提供する。
　本発明の第３の態様は、２つの電極層、２つの電極層の間にある結晶質誘電体材料層、および２つの電極層の少なくとも一方と結晶質誘電体材料層との間に介在する非晶質材料層、を含むキャパシタと、キャパシタと接続される能動素子とを備える半導体装置を提供する。
　本発明の第４の態様は、２つの電極層、２つの電極層の間にある結晶質誘電体材料層、および２つの電極層の少なくとも一方と結晶質誘電体材料層との間に介在する非晶質材料層、を備えるキャパシタと、該キャパシタに接続する能動素子とを含む半導体装置を作製する方法であって、能動素子が形成された基板を用意する工程と、基板上に２つの電極層の一方を形成する工程と、一方の電極層上に非晶質材料層を形成する工程と、非晶質材料層上に結晶質誘電体材料層を形成する工程とを含む、半導体装置の作製方法を提供する。
　上記の第１から第４の態様において、非晶質材料層が、導電性材料で形成される第１の層、および誘電体材料で形成される第２の層の一方または双方を含むと好適である。また、第１の層が、５電子ボルト以上の仕事関数を有する導電性材料で形成されると好ましい。さらに、結晶質誘電体材料層が、ペロブスカイト構造を有する金属酸化物で形成されると有益である。
　本発明によれば、リーク電流が極めて小さく、かつ容量の大きなキャパシタ、これを含む半導体装置、およびこれらの作製方法が提供される。
トレンチ型キャパシタの一例を示す概略断面図である。 スタック型キャパシタの一例を示す概略断面図である。 キャパシタへ電圧を印加したときのエネルギーバンド図である。 Ｓｉのエネルギーバンドに対する各種誘電体材料のエネルギーバンドギャップの関係を示す図である。 誘電率とエネルギーバンドギャップの関係を示す図である。 ＤＲＡＭにおけるキャパシタの配置の一例を示す上面図である。 ＤＲＡＭにおけるキャパシタの配置の他の例を示す上面図である。 図５に示す配置例の断面図である。 スタック型のＭＩＭキャパシタの断面を模式的に示す図である。 本発明の第１の実施形態によるキャパシタの概略断面図である。 図８に示すキャパシタの製造工程を示す図（その１）である。 図８に示すキャパシタの製造工程を示す図（その２）である。 図８に示すキャパシタの製造工程を示す図（その３）である。 図８に示すキャパシタの製造工程を示す図（その４）である。 図８に示すキャパシタの製造工程を示す図（その５）である。 図８に示すキャパシタの製造工程を示す図（その６）である。 図８に示すキャパシタの製造工程を示す図（その７）である。 図８に示すキャパシタの製造工程を示す図（その８）である。 図８に示すキャパシタの製造工程を示す図（その９）である。 本発明の第２の実施形態によるキャパシタの概略断面図である。 本発明の第３の実施形態によるキャパシタの概略断面図である。 本発明の実施形態によるキャパシタの電圧・リーク電流特性を示す図である。 本発明の実施形態によるメモリ素子の概略断面図である。 図１５Ａに示すメモリ素子の等価回路である。 図１５に示すメモリ素子の製造工程を示す図（その１）である。 図１５に示すメモリ素子の製造工程を示す図（その２）である。
符号の説明
　８０，９０，９１　キャパシタ
　８３　下部電極層
　８３ａ　第１の電極層
　８３ｂ　第２の電極層
　８４　誘電体層
　８４ａ　第１の誘電体層
　８４ｂ　第２の誘電体層
　８４ｃ　第３の誘電体層
　８５　上部電極層
　８５ａ　第３の電極層
　８５ｂ　第４の電極層
　１５０　メモリ素子
　１５１　ＦＥＴ
　以下、図面を参照しながら、本発明の好適な実施形態を説明する。 
　添付の全図面中、同一または対応する部材または部品については、同一または対応する参照符号を付し、重複する説明を省略する。また、図面は、部材もしくは部品間または種々の層の厚さの間の相対比を示すことを目的とせず、したがって、具体的な厚さや寸法は、以下の限定的でない実施形態に照らし、当業者により決定されるべきものである。
　＜第１の実施形態＞
　図８は、本発明の第１の実施形態によるキャパシタを示す概略断面図である。図示のとおり、第１の実施形態によるキャパシタ８０は、シリコン基板８１と、基板８１上に形成された絶縁層８２と、絶縁体層８２上に形成された下部電極層８３と、下部電極層８３上に形成された誘電体層８４と、誘電体層８４上に形成された上部電極層８５と、上記の積層構造の側壁を覆うリーク防止層８６と、上部電極層８５の上面の一部とリーク防止層８６を覆う絶縁部８７と、絶縁部８７に形成されたコンタクトホール８７ａに埋め込まれた引き出し電極８８と、を含む。
　絶縁層８２は、本実施形態では、シリコン基板８１の表面を熱酸化することにより形成した酸化シリコン膜であるが、化学気相堆積法で形成してもよい。
　下部電極層８３は、図示のとおり、第１の電極層８３ａと第２の電極層８３ｂとを有する。第１の電極層８３ａは、結晶質の導電性材料により形成され、本実施形態では窒化チタン（ＴｉＮ）で形成されている。第１の電極層８３ａ上の第２の電極層８３ｂは、非晶質の導電性材料により形成され、本実施形態では、窒化珪素チタン（ＴｉＳｉＮ）で形成されている。ＴｉＳｉＮのような非晶質の導電性材料は、後述のとおり、気相堆積法（化学気相堆積（ＣＶＤ）法および物理気相堆積（ＰＶＤ）法）で形成することができ、良好な表面平坦性を有する。したがって、第２の電極層８３ｂは、その上に形成される誘電体層に対して平坦な堆積面を提供することができ、誘電体層８４の平坦化に寄与する。
　なお、第２の電極層８３ｂは、ＴｉＳｉＮの代わりに、これらに限定されないが例えば、ＴｉＯＮ、ＴａＳｉＮ、およびＲｕＭｏＣで形成してよい。また、第２の電極層８３ｂは、金属と非金属による非晶質合金、金属と金属による非晶質合金、および水素混入型の金属などの非晶質の導電性材料で形成してよい。金属と非金属による非晶質合金としては、例えば、Ｐ系のＮｉ－Ｐ，Ｆｅ－Ｐ，Ｃｏ－Ｐ，Ｐｄ－Ｐ、Ｂ系のＮｉ－Ｂ，Ｃｏ－Ｂ、Ｃ系のＣｒ－Ｃ、Ｓ系のＮｉ－Ｓ，Ｃｏ－Ｓ、Ａｓ系のＰｄ－Ａｓなどがある。また、金属と金属による非晶質合金としては、例えば、Ｗ系のＮｉ－Ｗ，Ｃｏ－Ｗ，Ｆｅ－Ｗ，Ｃｒ－Ｗ、Ｍｏ系のＮｉ－Ｍｏ，Ｃｏ－Ｍｏ，Ｆｅ－Ｍｏ，Ｃｒ－Ｍｏや、Ｃｏ－Ｔｉ，Ｆｅ－Ｃｒ，Ｃｏ－Ｒｅなどがある。さらに、水素混入型の金属としては、例えば、Ｃｒ（－Ｈ），Ｎｉ（－Ｈ），Ｐｄ（－Ｈ）などがある。これらは、第２の電極層８３ｂを形成する材料の例示に過ぎず、３元系の金属－非金属非晶質合金であってもよいし、３元系の金属－金属非晶質合金であってもよい。
　また、第２の電極層８３ｂは、第１の電極層８３ａの幅よりも狭い幅を有している。換言すると、第１の電極層８３ａは、引き出し電極８８との電気的な接続のため、第２の電極層８３ｂより広い幅を有している。
　誘電体層８４は、図８を参照すると、第１の誘電体層８４ａ、第２の誘電体層８４ｂ、および第３の誘電体層８４ｃを有している。第１の誘電体層８４ａおよび第３の誘電体層８４ｃは、非晶質の誘電体材料により形成され、本実施形態では窒化シリコン（ＳｉＮ）で形成されている。非晶質の誘電体材料は、非晶質の導電性材料で形成される第２の電極層８３ｂと同様に、気相堆積法で形成され、平坦な表面を提供することができる。
　なお、第１の誘電体層８４ａおよび第３の誘電体層８４ｃは、ＳｉＮの代わりに、これらに限定されないが例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化シリコン（ＳｉＯ２）などの他の非晶質の誘電体材料で形成してもよい。ただし、誘電体層として高い誘電率が必要とされるとの観点からＳｉＮが好ましい。また、本実施形態では第１の誘電体層８４ａと第３の誘電体層８４ｃは、同一の材料で形成されているが、異なる材料で形成されてもよい。同一の材料で形成される利点は、２つの引き出し電極８８のいずれを正極としても同一の特性が発揮される点にある。
　第２の誘電体層８４ｂは、第１の誘電体層８４ａおよび第３の誘電体層８４ｃとは対照的に、結晶質の誘電体材料により形成され、本実施形態ではチタン酸ストロンチウム（ＳｒＴｉＯ３、以下ＳＴＯと記す）で形成されている。ＳＴＯは、１００から１３０といった高い誘電率を有しており、キャパシタ８０の誘電体材料として好適である。また、第２の誘電体層８４ｂは平坦な表面を有する第１の誘電体層８４ａ上に形成されるため、第２の誘電体層８４ｂでは、第１の誘電体層８４ａとの界面に由来する凹凸が低減され、粒界が減少している。したがって、そのような凹凸や粒界によるリーク電流が低減される。
　なお、ＳＴＯは、後述のとおり気相堆積法で堆積され、堆積後（as-deposited）の膜は非晶質であるがアニールによって結晶化し、上記のような高い誘電率を呈する。
　また、第２の誘電体層８４ｂは、ＳＴＯの代わりに、これらに限定されないが例えば、ＢａＳｒＴｉＯ３、ＢａＴｉＯ３、ＰｂＺｒＯ３、Ｂｉ４Ｔｉ３Ｏ１２、ＺｒＳｉＯ４、Ｙ２Ｏ３、ＨｆＯ２、Ｌａ２Ｏ３、ＺｒＯ２／Ａｌ２Ｏ３、Ｔａ２Ｏ５などの他の結晶質の誘電体材料で形成してもよい。
　上部電極層８５は、図８を参照すると、第３の電極層８５ａと第４の電極層８５ｂとを有している。第３の電極層８５ａは、第２の電極層８３ｂと同様、非晶質の導電性材料により形成され、本実施形態では、ＴｉＳｉＮで形成されている。第４の電極層８５ｂは、第１の電極層８３ａと同様、結晶質の導電性材料により形成され、本実施形態では窒化チタン（ＴｉＮ）で形成されている。ただし、第３の電極層８５ａは第２の電極層８３ｂと異なる非晶質の導電性材料により形成されてよく、第４の電極層８５ｂは第１の電極層８３ａと異なる結晶質の導電性材料により形成されてよい。なお、第２の電極層８３ｂおよび第３の電極層８５ａは、５電子エレクトロンボルト以上の仕事関数を有する非晶質の導電性材料で形成されると好ましい。誘電体層８４との間に生じるバリアハイトを大きくすることができ、よって、リーク電流を低減することができる。
　次に、図９Ａから図１１Ｃまでを参照しながら、第１の実施形態によるキャパシタ８０の作製方法について説明する。 
　（絶縁層形成工程）
　まず、Ｐ型のシリコン基板８１を用意し、熱酸化炉を用いて酸素雰囲気中で約９００℃に加熱し、絶縁層（酸化シリコン膜）８２を形成する（図９Ａ）。酸化シリコン膜８２の膜厚は、約１００ｎｍであってよい。ただし、酸化シリコン膜８２は、シリコン基板８１の熱酸化によらず、シリコン基板８１上に気相堆積法によりＳｉＯ２を堆積することにより形成してもよい。
　（下部電極膜形成工程）
　次に、酸化シリコン膜８２が形成されたシリコン基板８１をスパッタ装置に搬入し、約３ｍＴｏｒｒ（０．４Ｐａ）のアルゴンガス雰囲気中でスパッタリングを行って膜厚５０ｎｍ程度のＴｉＮ膜８３０ａを堆積する。
　なお、ＴｉＮ膜８３０ａは、スパッタ法でなく、熱ＣＶＤ法により堆積しても良い。このＣＶＤ法においては、例えば、原料としてＴｉＣｌ４とＮＨ３を使用して良く、堆積温度は約５８０℃であって良い。
　次いで、ＴｉＮ膜８３０ａ上に、Ｓｉを約２０％含有するＴｉＳｉＮターゲットが設置されたスパッタ装置により、ＴｉＳｉＮ膜８３０ｂを堆積する。ＴｉＳｉＮ膜８３０ｂの膜厚は、約５ｎｍであってよい。また、スパッタ装置のチャンバ内にはアルゴン（Ａｒ）ガスと窒素（Ｎ２）ガスの混合ガス（Ａｒ：Ｎ２＝８０％：２０％）を供給し、チャンバ内の圧力を約３ｍＴｏｒｒ（０．４Ｐａ）に設定すると好適である。ＴｉＳｉＮ膜は、Ｓｉを約２０％含有しているため、例えばＸ線回折法により確認できるように、非晶質であり、その表面の平坦性は良好である。また、Ｓｉ含有量を始めとした成膜条件を調整することにより、表面平坦性を最適化してよいことは勿論である。
　なお、ＴｉＳｉＮ膜８３０ｂは、スパッタ法でなく、熱ＣＶＤ法により堆積しても良い。このＣＶＤ法においては、例えば、原料としてＴｉＣｌ４、ＮＨ３、およびＳｉＨ４使用して良く、堆積温度は約５２０℃であって良い。また、ＴｉＳｉＮ膜８３０ｂ中のＳｉ含有量は、原料の供給量を調整することにより、制御できることは言うまでもない。
　以上の手順により、絶縁層８２上に、下部電極層８３となるＴｉＮ膜８３０ａとＴｉＳｉＮ膜８３０ｂとが形成される（図９Ｂ）。
　（誘電体膜形成工程）
　ＴｉＳｉＮ膜８３０ｂの堆積後、基板８１を高周波スパッタ装置に搬入し、ＴｉＳｉＮ膜８３０ｂ上にＳｉＮターゲットを用いたスパッタ法によりＳｉＮ膜８４０ａを堆積する。このスパッタ装置のチャンバ内には、ＡｒガスとＮ２ガスの混合ガス（Ａｒ：Ｎ２＝７０％：３０％）を供給し、チャンバ内の圧力を約３ｍＴｏｒｒ（０．４Ｐａ）に設定すると好適である。堆積するＳｉＮ膜８４０ａの膜厚は、約２ｎｍであってよい。ＳｉＮ膜８４０ａは、非晶質であり、良好な表面平坦性を有している。
　なお、ＳｉＮ膜８４０ａは、スパッタ法でなく、熱ＣＶＤ法により堆積してもよい。このＣＶＤ法においては、例えば、原料としてＳｉＨ２Ｃｌ２とＮＨ３を使用して良く、堆積温度は約６８０℃であって良い。
　次に、ＳＴＯターゲットが設置された高周波スパッタ装置により、ＳｉＮ膜８４０ａ上に、ＳＴＯ膜８４０ｂを堆積する。堆積条件を例示すると、供給ガスがＡｒガスと酸素（Ｏ２）ガスの混合ガス（Ａｒ：Ｏ２＝６０％：４０％）であり、チャンバ圧力が約１０ｍＴｏｒｒ（１．３３Ｐａ）である。堆積するＳＴＯ膜８４０ｂの膜厚は約４ｎｍであってよい。
　なお、ＳＴＯ膜８４０ｂは、スパッタ法でなく、熱ＣＶＤ法により堆積しても良い。このＣＶＤ法においては、例えば、原料としてＳｒ（ＤＰＭ）２とＴｉ（ＯＣ３Ｈ７）を使用して良く、堆積温度は約３００℃であって良い。
　ＳＴＯ膜８４０ｂはas-depositedでは非晶質であるため、続けて、その結晶化のためアニールを行う。アニールは、Ｎ２ガスとＯ２ガスの混合ガス（Ｎ２：Ｏ２＝９５％：５％または９８％：２％）の雰囲気中で、４００℃～６００℃（好ましくは５５０℃）の温度で約１～約３０分間行うと好適である。これにより、ＳＴＯ膜８４０ｂは結晶化し、高い誘電率（約１００から約１３０）を呈する。
　この後、ＳｉＮ膜８４０ａと同じ堆積方法、すなわちスパッタ法または熱ＣＶＤ法によって、ＳＴＯ膜８４０ｂ上にＳｉＮ膜８４０ｃを堆積する。 
　以上の手順により、誘電体層８５となるＳｉＮ膜８４０ａ、ＳＴＯ膜８４０ｂ、およびＳｉＮ膜８４０ｃが得られる（図９Ｃ）。
　なお、ＳＴＯ膜８４０ｂの結晶化のためのアニールは、後述の上部電極膜形成工程の終了後に行ってもよい。また、アニールを電極膜形成前に行うと、ＳＴＯ膜８４０ｂの結晶化によってＳＴＯ膜８４０ｂの表面フォロジーが悪化する場合があるが、電極膜形成後にアニールを行うと、表面モフォロジーの悪化を軽減することができる。なお、ＳＴＯ膜８４０ｂの表面モフォロジーが悪化したとしても、ＳＴＯ膜８４０ｂとその下地層であるＳｉＮ膜８４０ａとの界面における平坦性に変わりない。
　（上部電極膜形成工程）
　続けて、ＴｉＳｉＮ膜８３０ｂと同じ堆積方法、すなわちスパッタ法または熱ＣＶＤ法によって、ＴｉＳｉＮ膜８５０ａを堆積し、ＴｉＮ膜８３０ａと同じ堆積方法によって、ＴｉＮ膜８５０ｂを堆積する。以上の手順により、上部電極層８５となるＴｉＳｉＮ膜８５０ａとＴｉＮ膜８５０ｂが得られる（図１０Ａ）。
　（素子化工程）
　次に、キャパシタ構造にするための微細加工を行う。ＴｉＮ膜８５０ｂ上に、ポジ型レジスト液を用いて約５００μｍ角の矩形のレジスト膜を形成する。次いで、このレジスト膜をマスクとし、塩素（Ｃｌ２）ガスとＡｒガスとの混合ガス（Ｃｌ２：Ａｒ＝８０％：２０％）を用いるドライエッチングによって、膜８３０ａ，８３０ｂ，８４０ａ，８４０ｂ，８４０ｃ，８５０ａ，および８５０ｂをエッチングする。次に、残留しているレジスト膜を酸素プラズマアッシングによって除去し、図１０Ｂに示すメサ部８００を形成する。
　続けて、再びポジ型レジスト液を用いて約２００μｍ角の矩形のレジスト膜をメサ部８００上に形成した後、上記と同様なドライエッチングによって、膜８５０ｂ，８５０ａ，８４０ｃ，８４０ｂ，８４０ａ，および８３０ｂをエッチングし、膜８３０ａを残す。以上の手順により、電極層８３、誘電体層８４、および電極層８５が形成される（図１０Ｃ）。
　この後、電極層８３、誘電体層８４、および電極層８５の端面に沿って生じるリークを防止するために、リーク防止層８６を形成する。具体的には、プラズマＣＶＤ法によって、電極層８３と誘電体層８４と電極層８５とが形成された基板８１上にＳｉＯ２膜を堆積する。この堆積は、通常の平行平板型プラズマＣＶＤ装置で行うことができる。プラズマＣＶＤ装置のチャンバへ供給するガスは、テトラエチルオルソシリケート（ＴＥＯＳ）ガスとＯ２ガスの混合ガスでよい。基板温度は４００℃、圧力は約２００ｍＴｏｒｒ（２６．７Ｐａ）が好適である。また、堆積するＳｉＯ２膜の厚さは約２０ｎｍであってよい。続けて、Ｃ３Ｆ８ガスを用いる反応性イオンエッチングによって、このＳｉＯ２膜をエッチバックし、リーク防止層８６を形成する（図１１Ａ）。
　この後、リーク防止層８６の形成後の基板８１上に、再度プラズマＣＶＤ装置を用いてＳｉＯ２膜８７０を約５００ｎｍの厚さで堆積する（図１１Ｂ）。次に、ＳｉＯ２膜８７０上に、ポジ型レジスト液を用いるリソグラフィによってコンタクトホールパターン形成用のレジストマスクを形成し、Ｃ３Ｆ８ガスを用いる反応性イオンエッチングによって、コンタクトホール８７ａを開口する。以上の手順により、絶縁部８７が形成される（図１１Ｃ）。
　最後に、コンタクトホール８７ａを埋めるように、スパッタ装置を用いてアルミニウム膜を約５００ｎｍの厚さで堆積し、リソグラフィとドライエッチングによって引き出し電極８８を形成すると、図８に示すキャパシタ８０が完成する。なお、プラズマＣＶＤ法やドライエッチングなどに伴うプラズマダメージを除去するために、キャパシタ８０の完成後、Ｎ２ガスと水素（Ｈ２）ガスとの混合ガス（Ｎ２：Ｈ２＝９７％：３％）中で、４５０℃で３０分間程度、熱処理を行ってもよい。
　以上、説明したとおり、本発明の第１の実施形態によるキャパシタ８０は、結晶質の導電性材料で形成された第１の電極層８３ａと、結晶質の誘電体材料で形成される第２の誘電体層８４ｂとの間に、非晶質の導電性材料で形成され表面平坦性に優れた第２の電極層８３ｂと、第２の電極層８３ｂ上に非晶質の誘電体材料で形成され表面平坦性に優れた第１の誘電体層８４ａとが設けられている。このため、第２の誘電体層８４ｂにおいて、その下地層に由来する凹凸が低減され、粒径が微小化されて粒界が減少する。ゆえに、キャパシタ８０においては、結晶質の誘電体材料の高い誘電率による高い容量と、凹凸の低減や粒界の減少とによる低いリーク電流とが実現される。
　また、第１の実施形態によるキャパシタ８０においては、下部電極層８３が第２の電極層８３ｂと別にＴｉＮで形成される第１の電極層８３ａを有し、これが引き出し電極８８と接続しているため、引き出し電極８８との間の接触抵抗を低減することができる。
　＜第２の実施形態＞
　続けて、本発明の第２の実施形態によるキャパシタについて説明する。 
　図１２は、第２の実施形態によるキャパシタを示す概略断面図である。図８と対比すると明らかなように、第２の実施形態によるキャパシタ９０は、第１の実施形態によるキャパシタ８０の第１の誘電体層８４ａおよび第３の誘電体層８４ｃに相当する層を有していない点で、キャパシタ８０と相違し、その他の点で同一である。換言すると、第２の実施形態によるキャパシタ９０においては、誘電体層８４は、非晶質の誘電体材料で形成される第２の誘電体層８４ｂのみを有している。
　このような構成を有するキャパシタ９０は、上記の「誘電体膜形成工程」において、スパッタ装置を用いたＳｉＮ膜８４０ａの堆積を行うことなく、高周波スパッタ装置を用いて、ＳｉＮ膜８４０ａ上にＳＴＯ膜８４０ｂを堆積し、この後、上記の「上部電極膜形成工程」を実施することにより、製造することができる。
　第２の実施形態によるキャパシタ９０においても、誘電体材料であるＳＴＯからなる誘電体層８４（８４ｂ）が、表面平坦性に優れる非晶質の導電材料（ＴｉＳｉＮ）からなる第２の電極層８３ｂ上に形成されるため、誘電体層８４において第２の電極層８３との界面に由来する凹凸が低減され、粒径が微小化されて粒界が減少する。このため、第２の実施形態によるキャパシタ９０においても、結晶質の誘電性材料の高い誘電率による高い容量と、凹凸の低減や粒界の減少とによる低いリーク電流とが実現される。
　＜第３の実施形態＞
　続けて、本発明の第３の実施形態によるキャパシタについて説明する。 
　図１３は、第３の実施形態によるキャパシタを示す概略断面図である。図８と対比すると明らかなように、第３の実施形態によるキャパシタ９１は、第１の実施形態によるキャパシタ８０の第２の電極層８３ｂおよび第３の電極層８５ａに相当する層を有していない点で、キャパシタ８０と相違し、その他の点で同一である。換言すると、第３の実施形態によるキャパシタ９１においては、下部電極層８３は結晶質の導電性材料で形成される第１の電極層８３ａのみを有し、上部電極層８５は結晶質の導電性材料で形成される第４の電極層８５ｂのみを有している。
　このような構成を有するキャパシタ９１は、第１の実施形態によるキャパシタ８０の作製方法において、スパッタ装置を用いたＴｉＳｉＮ膜８３０ｂの堆積と、ＴｉＳｉＮ膜８５０ａの堆積とを省略することにより、作製することができる。
　第３の実施形態によるキャパシタ９１においても、誘電体材料である結晶質ＳＴＯからなる第２の誘電体層８４ｂが、表面平坦性に優れる非晶質の誘電体材料（ＳｉＮ）からなる第１の誘電体層８４ａ上に形成されるため、第２の誘電体層８４ｂにおいて、第１の誘電体層８４ａとの界面に由来する凹凸が低減され、粒径が微小化されて粒界が減少する。このため、第３の実施形態によるキャパシタ９１においても、結晶質の誘電性材料の高い誘電率による高い容量と、凹凸の低減や粒界の減少とによる低いリーク電流とが実現される。
　＜実験結果＞
　第１から第３の実施形態によるキャパシタ８０，９０，９１におけるリーク電流の低減効果を確認するために実験を行った。以下に、その結果について説明する。
　実験に使用したキャパシタ８０，９０，９１は、上述の方法に従って作製した。ただし、比較の目的から、いずれのキャパシタにおいても誘電体層８４の厚さを同一とした。すなわち、第１および第３の誘電体層８４ａ，８４ｃ（非晶質の誘電体材料）を有する第１および第３の実施形態によるキャパシタ８０，９１においては、第２の誘電体層８４ｂ（ＳＴＯ）の厚さを約６ｎｍとするとともに、誘電体層８４の全体の厚さを約１０ｎｍとした。一方、第１および第３の誘電体層８４ａ，８４ｃ（非晶質の誘電体材料）を有していない第２の実施形態によるキャパシタ９０においては、第２の誘電体層８４ｂ（ＳＴＯ）の厚さを約１０ｎｍとした。
　また、比較のため、ＴｉＮ電極層（約５０ｎｍ）／ＳＴＯ誘電体層（約１０ｎｍ）／ＴｉＮ電極層（約５０ｎｍ）といった構造を有するキャパシタを作製し、併せて測定を行った。この比較例のキャパシタは、非晶質の電極層も、非晶質の誘電体層も有していない点で、上記の実施形態によるキャパシタ８０，９０，９１と異なっている。
　図１４は、リーク電流の印加電圧依存性を示すグラフである。比較のためのキャパシタでは、図中に曲線Ｘで示すように、両端子間に１ボルト（Ｖ）の電圧を印加したときに約２×１０－８Ａ／ｃｍ２のリーク電流が流れることが分かる。
　一方、本発明の第３の実施形態によるキャパシタ９１では、図１４に曲線Ｃで示すとおり、測定した電圧の範囲の全体において、比較のためのキャパシタに比べて、リーク電流が低くなっている。これは、非晶質の導電性材料（ＴｉＳｉＮ）で形成した第２の電極層８３ｂにより、第２の電極層８３ｂとこの上に形成された第２の誘電体層８４ｂ（結晶質ＳＴＯ）との間の界面が平坦となって、この界面に由来する凹凸が低減し、粒界が減少したためと考えられる。
　また、第２の実施形態によるキャパシタ９０では、図１４に曲線Ｂで示すとおり、キャパシタ９１よりもリーク電流が低減されている。リーク電流の低減の第１の理由として、第１の誘電体層８４ａ（非晶質ＳｉＮ）が、第２の誘電体層８４ｂ（結晶質ＳＴＯ）に対して平坦な堆積面を提供しているため、この界面に由来する凹凸が低減し、粒界が減少したことが挙げられる。また、リーク電流の低減の第２の理由として、第１の誘電体層８４ａを構成するＳｉＮのエネルギーバンドギャップが約７ｅＶと大きいことが挙げられる。すなわち、大きなエネルギーバンドギャップにより、電極層８３との間に高いバリアハイトが形成され、キャリアがバリアを乗り越えることにより生じるリークが低減されたと考えることができる。
　さらに、第１の実施形態によるキャパシタ８０では、図１４に曲線Ａで示すとおり、キャパシタ９０よりもリーク電流が更に低減されている。キャパシタ８０は、非晶質の導電性材料（ＴｉＳｉＮ）による第２の電極層８３ｂと、非晶質の誘電体材料（ＳｉＮ）による第１の誘電体層８４ａといった２つの非晶質材料層を有し、よって、第２の誘電体層８４ｂ（非晶質ＳＴＯ）に対して、より平坦な堆積面を提供することができる。また、ＳｉＮによる高いバリアハイトから生じる効果もある。このような理由により、第１の実施形態によるキャパシタ８０では、リーク電流がより低くなっていると考えることができる。さらに、結晶質である第２の誘電体層８４ｂについては、絶縁性である第１の誘電体層８４ａと第３の誘電体層８４ｃとを介して電圧が印加されるため、電極層８３からの電界が直接に第２の誘電体層８４ｂに印加されることがないことも、リーク電流の低減の効果と考えられる。
　いずれにしても、本発明の実施形態によるキャパシタ８０，９０，９１のリーク電流低減の効果が確認された。
　なお、本発明の実施形態によるキャパシタ８０，９０，９１においてはリーク電流が低減されるため、第１および第３の誘電体層８４ａ，８４ｃの有無によらず、誘電体層８４の全体の厚さを１０ｎｍ以下とすることにより、容量を増加させることも可能である。
　また、非晶質の導電性材料（ＴｉＳｉＮ）による第２の電極層８３ｂをスパッタ法を利用して形成したキャパシタ８０と、熱ＣＶＤ法を利用して形成したキャパシタ８０とを作製し、リーク電流を測定したが、両堆積方法間にリーク電流に関する有意な差は認められなかった。さらに、第１の電極層８３ａ（ＴｉＮ）をスパッタ法を利用して形成したキャパシタ８０と、熱ＣＶＤ法を利用して形成したキャパシタ８０とについて、リーク電流を比較したが、両堆積方法間にリーク電流に関する有意な差は認められなかった。
　＜第４の実施形態＞
　本発明の第１から第３の実施形態によるキャパシタ８０，９０，９１は、ＤＲＡＭなどのメモリデバイスやアナログデバイスを始めとする種々の半導体装置に好適に利用され得る。以下、そのような半導体装置の一例として、図１５Ａおよび１５Ｂを参照しながら、本発明の第４の実施形態によるメモリ素子を説明する。図１５Ａは、第４の実施形態によるメモリ素子を示す概略断面図であり、図１５Ｂは、第４の実施形態によるメモリ素子の等価回路である。
　図１５Ａを参照すると、メモリ素子１５０は、ゲート電極１５１ａ、ソース領域１５１ｂおよびドレイン領域１５１ｃを有する電界効果トランジスタ（ＦＥＴ）１５１（能動素子）と、ポリシリコンなどで形成されるプラグ１５３を介してドレイン領域１５１ｃと一端で接続するキャパシタ８０１と、プラグ１５６を介してキャパシタ８０の他端と接続する電極１５７と、プラグ１５５を介してゲート電極１５１ａと接続する電極１５８と、を有する。
　キャパシタ８０１は、図示の例では第１の実施形態によるキャパシタ８０であるが、第２または第３の実施形態によるキャパシタ９０，９１であってもよい。
　電極１５７はプレート線に接続され、電極１５８はワード線に接続されている（図１５Ｂ）。また、ソース領域１５１ｂは図示しないプラグと電極とによりビット線に接続されている。
　メモリ素子１５０は、以下のように作製することができる。まず、図１６Ａに示すように、公知のＩＣ製造プロセスのいずれかによってシリコン基板８１にトランジスタ１５１を形成し、その上に酸化膜をＣＶＤ法により堆積して酸化層１５２を形成する。次に、図１５Ｂに示すように、フォトリソグラフィとエッチングによって酸化層１５２にコンタクトホールを形成し、ポリシリコンでコンタクトホールを埋め込んだ後に、化学機械研磨（ＣＭＰ）法によって酸化層１５２の表面に堆積されたポリシリコンを削除することによりプラグ１５３を形成する。この後、先に説明した「下部電極膜形成工程」、「誘電体膜形成工程」および「上部電極膜形成工程」を行って、キャパシタ８０１（８０）を形成するための多層膜を得る。次いで、フォトリソグラフィとエッチングによって所定の寸法を有するキャパシタ８０１を形成し、キャパシタ８０１を覆うように酸化層１５２上にＣＶＤ法により酸化膜を堆積する。以下、この酸化膜にビアを形成して酸化層１５４を得て、ビアを所定の金属で埋め込んでプラグ１５５，１５６を形成し、例えばスパッタ法により金属膜を堆積し、フォトリソグラフィとエッチングによって電極１５７，１５８を形成する。以上により、メモリ素子１５０が完成する。
　本発明の第４の実施形態によるメモリ素子１５０は本発明の実施形態によるキャパシタ８０（９０，９１）を有しており、したがって、高容量と低いリーク電流といった利点を有するメモリ素子が得られる。
　以上、幾つかの実施形態を参照しながら、本発明を説明したが、本発明は上記の実施形態に限定されることなく、種々に変更が可能である。
　例えば、第１の電極層８３ａ（ＴｉＮ（結晶質））／第２の電極層８３ｂ（ＴｉＳｉＮ（非晶質））／第２の誘電体層８４ｂ（ＳＴＯ（結晶質））／第４の電極層８５ａ（ＴｉＮ（結晶質））といった構造のように、結晶質の誘電体材料で形成される第２の誘電体層８４ｂのいずれかの面に非晶質材料で形成される層を有していればよい。そして、その非晶質材料で形成される層は、製造工程中、第２の誘電体層８４ｂに先立って形成される。
　また、上記の実施形態によるキャパシタ８０，９０，９１は、電極８３，８５や誘電体層８４が基板８１に対して平行に形成されるプレーナー型のキャパシタとして形成されたが、これに限らず、例えばトレンチ型のキャパシタやスタック型のキャパシタとして構成されてよいことは言うまでもない。例えば、トレンチ型のキャパシタ８０においては、第１の電極層８３ａがプレート電極に相当してよく、第２の電極層８５ｂが蓄積電極に相当してよい。この場合、例えば、第２の電極層８３ｂは、ＴｉＮ膜８３０ａ上にＴｉＳｉＮ膜８３０ｂを堆積するのではなく、プレート電極（第１の電極層）上にＴｉＳｉＮ膜８３０ｂを堆積することを通して形成することができる。
　また、第１の実施形態によるキャパシタ８０の製造において、電極層８３，８５や誘電体層８４はスパッタ装置を用いて形成したが、これに限らず、化学気相堆積法（ＣＶＤ）により形成してもよい。トレンチ型やスタック型のキャパシタとして第１の実施形態によるキャパシタ８０を製造する場合においては、埋め込み性の点でＣＶＤが有利である。
　さらに、第４の実施形態によるメモリ素子を説明したが、本発明にかかる半導体装置は、アナログデバイスであってよい。この場合、本発明の実施形態による半導体装置の作製方法においては、ＦＥＴだけでなくバイポーラトランジスタやその他の能動素子が形成された基板を用意すればよい。
　本国際出願は２００８年１月１８日に出願された日本国特許出願２００８－００９５４６号に基づく優先権を主張するものであり、２００８－００９５４６号の全内容をここに援用する。

Claims (12)

  1. 　２つの電極層と、
    　前記２つの電極層の間にある結晶質誘電体材料層と、
    　前記２つの電極層の少なくとも一方と前記結晶質誘電体材料層との間に介在する非晶質材料層と、
    　を備えるキャパシタ。
  2. 　前記非晶質材料層が、導電性材料で形成される第１の層、および誘電体材料で形成される第２の層の一方または双方を含む、請求項１に記載のキャパシタ。
  3. 　前記結晶質誘電体材料層が、ペロブスカイト構造を有する金属酸化物で形成される、請求項１または２に記載のキャパシタ。
  4. 　２つの電極層と、前記２つの電極層の間にある結晶質誘電体材料層と、前記２つの電極層の少なくとも一方と前記結晶質誘電体材料層との間に介在する非晶質材料層と、を備えるキャパシタを形成する方法であって、
    　前記２つの電極層の一方を形成する工程と、
    　前記一方の電極層上に前記非晶質材料層を形成する工程と、
    　前記非晶質材料層上に前記結晶質誘電体材料層を形成する工程と、
    　を含む、キャパシタの作製方法。
  5. 　前記非晶質材料層が、導電性材料で形成される第１の層、および誘電体材料で形成される第２の層の一方または双方を含む、請求項４に記載のキャパシタの作製方法。
  6. 　前記結晶質誘電体材料層が、ペロブスカイト構造を有する金属酸化物で形成される、請求項４または５に記載のキャパシタの作製方法。
  7. 　２つの電極層、前記２つの電極層の間にある結晶質誘電体材料層、および前記２つの電極層の少なくとも一方と前記結晶質誘電体材料層との間に介在する非晶質材料層、を含むキャパシタと、
    　前記キャパシタと接続される能動素子と、
    　を備える半導体装置。
  8. 　前記非晶質材料層が、導電性材料で形成される第１の層、および誘電体材料で形成される第２の層の一方または双方を含む、請求項７に記載の半導体装置。
  9. 　前記結晶質誘電体材料層が、ペロブスカイト構造を有する金属酸化物で形成される、請求項７または８に記載の半導体装置。
  10. 　２つの電極層、前記２つの電極層の間にある結晶質誘電体材料層、および前記２つの電極層の少なくとも一方と前記結晶質誘電体材料層との間に介在する非晶質材料層、を備えるキャパシタと、該キャパシタに接続する能動素子とを含む半導体装置を作製する方法であって、
    　前記能動素子が形成された基板を用意する工程と、
    　前記基板上に前記２つの電極層の一方を形成する工程と、
    　前記一方の電極層上に前記非晶質材料層を形成する工程と、
    　前記非晶質材料層上に前記結晶質誘電体材料層を形成する工程と、
    　を含む、半導体装置の作製方法。
  11. 　前記非晶質材料層が、導電性材料で形成される第１の層、および誘電体材料で形成される第２の層の一方または双方を含む、請求項１０に記載の半導体装置の作製方法。
  12. 　前記結晶質誘電体材料層が、ペロブスカイト構造を有する金属酸化物で形成される、請求項１０または１１に記載の半導体装置の作製方法。
PCT/JP2009/050425 2008-01-18 2009-01-15 キャパシタ、半導体装置、およびこれらの作製方法 WO2009090979A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009550031A JPWO2009090979A1 (ja) 2008-01-18 2009-01-15 キャパシタ、半導体装置、およびこれらの作製方法
CN2009801025588A CN101919044A (zh) 2008-01-18 2009-01-15 电容器、半导体装置以及它们的制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-009546 2008-01-18
JP2008009546 2008-01-18

Publications (1)

Publication Number Publication Date
WO2009090979A1 true WO2009090979A1 (ja) 2009-07-23

Family

ID=40885367

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/050425 WO2009090979A1 (ja) 2008-01-18 2009-01-15 キャパシタ、半導体装置、およびこれらの作製方法

Country Status (5)

Country Link
JP (1) JPWO2009090979A1 (ja)
KR (1) KR20100084677A (ja)
CN (1) CN101919044A (ja)
TW (1) TW200947671A (ja)
WO (1) WO2009090979A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011228462A (ja) * 2010-04-19 2011-11-10 Taiyo Yuden Co Ltd 薄膜キャパシタ
US8283227B2 (en) 2010-11-08 2012-10-09 Elpida Memory, Inc. Method for manufacturing semiconductor memory device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8129716B2 (en) * 2010-03-18 2012-03-06 National Tsing Hua University OTFT and MIM capacitor using silk protein as dielectric material and methods for manufacturing the same
CN103745828B (zh) * 2013-11-25 2016-09-28 大连天壹电子有限公司 干式积层陶瓷电容器的漏电流特性改善方法
KR102494126B1 (ko) 2016-04-26 2023-02-02 삼성전자주식회사 커패시터를 포함하는 반도체 소자
US20220181433A1 (en) * 2020-12-09 2022-06-09 Intel Corporation Capacitors with built-in electric fields
CN113410055B (zh) * 2021-05-21 2022-10-25 嘉兴学院 一种低漏导高耐压固态电介质薄膜电容器及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05347391A (ja) * 1992-06-16 1993-12-27 Seiko Epson Corp 強誘電体記憶装置
JPH11509684A (ja) * 1995-05-19 1999-08-24 マイクロン テクノロジー，インク． Ｔａ▲下２▼Ｏ▲下５▼誘電体層の製造方法
JP2003282717A (ja) * 2002-03-25 2003-10-03 Fujitsu Ltd 薄膜キャパシタ及びその製造方法
JP2007305654A (ja) * 2006-05-09 2007-11-22 Nec Corp 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05347391A (ja) * 1992-06-16 1993-12-27 Seiko Epson Corp 強誘電体記憶装置
JPH11509684A (ja) * 1995-05-19 1999-08-24 マイクロン テクノロジー，インク． Ｔａ▲下２▼Ｏ▲下５▼誘電体層の製造方法
JP2003282717A (ja) * 2002-03-25 2003-10-03 Fujitsu Ltd 薄膜キャパシタ及びその製造方法
JP2007305654A (ja) * 2006-05-09 2007-11-22 Nec Corp 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011228462A (ja) * 2010-04-19 2011-11-10 Taiyo Yuden Co Ltd 薄膜キャパシタ
US8283227B2 (en) 2010-11-08 2012-10-09 Elpida Memory, Inc. Method for manufacturing semiconductor memory device

Also Published As

Publication number Publication date
TW200947671A (en) 2009-11-16
JPWO2009090979A1 (ja) 2011-05-26
CN101919044A (zh) 2010-12-15
KR20100084677A (ko) 2010-07-27

Similar Documents

Publication Publication Date Title
JP6287278B2 (ja) 半導体装置及びその製造方法
US9178006B2 (en) Methods to improve electrical performance of ZrO2 based high-K dielectric materials for DRAM applications
JP4046588B2 (ja) キャパシタの製造方法
WO2009090979A1 (ja) キャパシタ、半導体装置、およびこれらの作製方法
US9887083B2 (en) Methods of forming capacitors
US20080160712A1 (en) Multiple-layer dielectric layer and method for fabricating capacitor including the same
JP2009212448A (ja) 半導体記憶装置およびその製造方法
JP2006060230A (ja) ３次元半導体キャパシタおよびその製造方法
US9379178B2 (en) Manufacturing method of semiconductor device comprising a capacitor element
JP2008288408A (ja) 半導体装置及びその製造方法
US8652927B2 (en) Integration of non-noble DRAM electrode
US7754563B2 (en) Nanolaminate-structure dielectric film forming method
JP2002076298A (ja) 半導体記憶装置およびその製造方法
JP2008034539A (ja) 半導体装置とその製造方法
JP4105656B2 (ja) 半導体装置及びその製造方法
WO2010082605A1 (ja) キャパシタ及びキャパシタの製造方法
US20100330758A1 (en) Method of manufacturing semiconductor device
KR100677773B1 (ko) 반도체 소자의 캐패시터 형성방법
US20230223428A1 (en) Semiconductor structure and manufacturing method thereof
JP2011155268A (ja) 半導体装置の製造方法
KR20070093190A (ko) 엠아이엠 커패시터 및 그 제조방법
JP2008091693A (ja) 半導体装置および半導体装置の製造方法
JP2001077326A (ja) 半導体装置およびその製造方法
KR20060098643A (ko) 엠아이엠 캐패시터의 형성방법들
JP2004071759A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980102558.8

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09701551

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2009550031

Country of ref document: JP

ENP Entry into the national phase

Ref document number: 20107011593

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09701551

Country of ref document: EP

Kind code of ref document: A1