JP2009212448A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】強誘電体キャパシタ特性を従来に比して改善した半導体記憶装置を提供する。
【解決手段】半導体基板１上に形成されたＭＩＳＦＥＴ３と、ＭＩＳＦＥＴ３を形成した半導体基板１上に形成される第１の層間絶縁膜２０と、ＭＩＳＦＥＴ３の一方のソース／ドレイン領域１０Ｂ上にコンタクトプラグ２６Ｂを介して接続される下部電極３３、ＰＺＴの組成式を有する強誘電体膜３４および上部電極３５を含む強誘電体キャパシタ３０と、を備え、下部電極３３表面に、高さと面内方向のサイズがともに１〜５０ｎｍである微小構造７５を備え、強誘電体膜３４を構成する下部強誘電体膜３４Ｃは、該下部強誘電体膜３４Ｃ上に形成される上部強誘電体膜３４Ｄに比して組成、結晶方向および結晶粒子の粒径の少なくとも１つを変化させた結晶粒子からなる部分を含む。
【選択図】 図１

Description

本発明は、半導体記憶装置およびその製造方法に関し、特に強誘電体膜を用いたキャパシタを備える半導体記憶装置およびその製造方法に関するものである。

近年、低消費電力化、高集積化、高速動作、高エンデュランス、不揮発性、ランダムアクセス可能などの利点から、強誘電体メモリ（Ferroelectric Random Access Memory：以下、ＦｅＲＡＭという）の開発が進められている。このＦｅＲＡＭの構造として、１つの電界効果型トランジスタ（以下、ＦＥＴという）と、一対の電極間に強誘電体膜が形成された１つの強誘電体キャパシタと、を備え、ＦＥＴのソース領域またはドレイン領域と強誘電体キャパシタの一方の電極とが電気的に接続されるものが知られている。

強誘電体キャパシタのリーク特性やＣ−Ｖ特性、分極特性（分極量、飽和特性など）などの初期特性、インプリント特性（一方向に分極を向け保持した場合にその方向へ分極が向き易くなる現象）、疲労特性（分極反転による分極量の劣化挙動）、リテンション特性（保持された分極量の劣化挙動）などのキャパシタ信頼性は、電極の材料とその結晶構造に密接に関連するので、その材料の選択は重要である。強誘電体膜としては、Ｐｂ（Ｚｒ_x，Ｔｉ_1-x）Ｏ₃（ＰＺＴ）、Ｂｉ₄Ｔｉ₃Ｏ₁₂（ＢＩＴ）、ＳｒＢｉ₂Ｔａ₂Ｏ₉（ＳＢＴ）などのペロブスカイト構造を基本とした結晶構造を有し、残留分極を有する材料が使用される。下部電極としてＩｒ，ＩｒＯ₂，Ｐｔなどが使用され、上部電極としてＰｔ，Ｉｒ，ＩｒＯ₂，Ｒｕ，ＲｕＯ₂，ＳｒＲｕＯ₃（ＳＲＯ），ＬａＮｉＯ₃（ＬＮＯ），（Ｌａ，Ｓｒ）ＣｏＯ₃（ＬＳＣＯ）などの貴金属、貴金属酸化物、ペロブスカイト構造に代表される導電性複合酸化物などが使用される。

近年のキャパシタセル面積の微細化に伴って、ＦｅＲＡＭ用キャパシタ構造として、基板上に形成されたＦＥＴの拡散領域が、その上部に層間絶縁膜を介して形成された強誘電体キャパシタの下部電極と、導電性プラグで直接に接続される構造であるＣＯＰ（Capacitor On Plug）構造が採用されるようになってきている（たとえば、特許文献１参照）。このような構造では、下部電極上に強誘電体膜を形成する際に、強誘電体膜を結晶化するために６００℃以上に加熱されるので、強誘電体膜中あるいは成膜プロセスでの酸素が下部電極を通して導電性プラグへと拡散し、プラグを酸化してコンタクト不良を引き起こしてしまう。そのため、導電性プラグ上に、酸素バリア性のあるバリア膜と、酸素耐性の高い金属の積層構造からなる下部電極構造が形成される。

また、キャパシタセル面積の微細化は、強誘電体キャパシタへのプロセスダメージを大きくするという問題点がある。このプロセスダメージとは、キャパシタ加工用マスク形成時のＣＶＤ（Chemical Vapor Deposition）処理、キャパシタＲＩＥ（Reactive Ion Etching）加工処理、層間絶縁膜形成ＣＶＤ処理などの工程によって形成される水素などが強誘電体膜内部に侵入したり、または強誘電体膜と電極との界面部分にトラップされたり、強誘電体膜構造中の酸素が欠損したり、ハロゲン系ガスが侵入したりすることなどによって、強誘電体膜内に固定電荷を形成し、強誘電体の分極反転を阻害することをいう。特に強誘電体キャパシタサイズが小さくなると、強誘電体キャパシタ周辺部からこれらのプロセスダメージを受ける割合が大きくなり、分極量の劣化を引き起こす。さらに、強誘電体キャパシタの信頼性劣化である疲労劣化、リテンション劣化、インプリント劣化なども引き起こすことになる。

そこで、従来は、上部電極にＩｒＯ_xなどの膜を用いて水素バリア性を持たせたり、Ａｌ₂Ｏ₃やＳｉＮなどの水素バリア膜で強誘電体キャパシタ周辺部を覆ったりしてキャパシタ部への水素拡散を防止し、このようなプロセスダメージを抑制していた（たとえば、特許文献２参照）。

しかしながら、従来のＣＯＰ構造のＦｅＲＡＭでは、プロセスダメージの影響を抑制する構造としたものの、強誘電体膜内の各ドメインにおける外部電界の変化による分極反転のし易さについては考慮されておらず、外部電界の変化に伴ってより容易に分極反転が生じる強誘電体キャパシタの構成が求められていた。

特開２００３−２５８２０１号公報 特開２００３−１７４１４６号公報

本発明は、上記に鑑みてなされたものであって、強誘電体キャパシタ特性を従来に比して改善した半導体記憶装置およびその製造方法を提供することを目的とする。

本発明の一態様によれば、基板上に形成された電界効果型トランジスタと、前記電界効果型トランジスタを形成した前記基板上に形成される層間絶縁膜と、前記電界効果型トランジスタのソース／ドレイン領域の一方の領域上にプラグを介して接続される下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、を備える半導体記憶装置であって、前記下部電極表面に、高さと面内方向のサイズがともに１〜５０ｎｍである微小構造を備え、前記強誘電体膜は、前記下部電極から所定の厚さを有する下部強誘電体膜と、該下部強誘電体膜上に形成され、前記下部強誘電体膜と同じ元素の強誘電体材料からなる上部強誘電体膜と、から構成され、前記下部強誘電体膜は、前記上部強誘電体膜に比して組成、結晶方向および結晶粒子の粒径の少なくとも１つを変化させた結晶粒子からなる部分を含むことを特徴とする半導体記憶装置が提供される。

さらに、本発明の一態様によれば、基板上に形成された電界効果型トランジスタと、前記電界効果型トランジスタを形成した前記基板上に形成される層間絶縁膜と、前記電界効果型トランジスタのソース／ドレイン領域の一方の領域上にプラグを介して接続される下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、を備える半導体記憶装置であって、前記下部電極は、高さと面内方向のサイズがともに１〜５０ｎｍである凹凸形状を表面に有し、前記強誘電体膜は、前記下部電極から所定の厚さを有する下部強誘電体膜と、該下部強誘電体膜上に形成され、前記下部強誘電体膜と同じ元素の強誘電体材料からなる上部強誘電体膜と、から構成され、前記下部強誘電体膜は、前記上部強誘電体膜に比して組成、結晶方向および結晶粒子の粒径の少なくとも１つを変化させた結晶粒子からなる部分を含むことを特徴とする半導体記憶装置が提供される。

さらに、本発明の一態様によれば、基板上に電界効果型トランジスタを形成し、前記電界効果型トランジスタを覆う層間絶縁膜を形成し、前記電界効果型トランジスタのソース／ドレイン領域に連通するコンタクトホールを前記層間絶縁膜に形成して、前記コンタクトホールにコンタクトプラグを形成する工程と、前記コンタクトプラグが形成された前記層間絶縁膜上に導電性材料からなる下部電極を形成する工程と、前記下部電極表面に、高さと電極の面内方向のサイズがともに１〜５０ｎｍである微小構造を形成する工程と、前記微小構造を設けた下部電極上に強誘電体膜をその場で結晶化させて形成する工程と、前記強誘電体膜上に上部電極を形成する工程と、を含むことを特徴とする半導体記憶装置の製造方法が提供される。

さらに、本発明の一態様によれば、基板上に電界効果型トランジスタを形成し、前記電界効果型トランジスタを覆う層間絶縁膜を形成し、前記電界効果型トランジスタのソース／ドレイン領域に連通するコンタクトホールを前記層間絶縁膜に形成して、前記コンタクトホールにコンタクトプラグを形成する工程と、前記コンタクトプラグが形成された前記層間絶縁膜上に、導電性材料からなる下部電極であって、表面に１−５０ｎｍの凹凸を有する下部電極を形成する工程と、前記凹凸を有する下部電極上に強誘電体膜をその場で結晶化させて形成する工程と、前記強誘電体膜上に上部電極を形成する工程と、を含むことを特徴とする半導体記憶装置の製造方法が提供される。

本発明によれば、強誘電体キャパシタ特性を従来に比して改善することができるという効果を奏する。

以下に添付図面を参照して、本発明にかかる半導体記憶装置およびその製造方法の最良な実施の形態を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、実施の形態中に示した層の厚さは一例であり、これに限定されるものではない。

（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる半導体記憶装置の構成の一例を模式的に示す一部断面図である。図１に示すように、Ｐ型シリコン基板などの半導体基板１の上面内には、シリコン酸化膜などからなる素子分離絶縁膜２が形成されている。素子分離絶縁膜２によって規定される素子形成領域内には、金属／絶縁体／半導体接合を持つＭＩＳ（Metal Insulator Semiconductor）型電界効果型トランジスタ（以下、ＭＩＳＦＥＴという）３が形成されている。ＭＩＳＦＥＴ３は、ゲート絶縁膜４、ワード線となるゲート電極５およびゲートキャップ膜６が積層したゲート積層膜７とこのゲート積層膜７の線幅方向両側側面に形成されるゲート側壁膜８とからなるゲート構造９と、ゲート構造９の下方のチャネル領域を挟んで対を成すソース／ドレイン領域１０Ａ，１０Ｂと、を有している。たとえば、ゲート絶縁膜４としては、シリコン酸化膜を用いることができ、ゲート電極５としては、ｎ型多結晶シリコン膜５ＡとＷＳｉ₂膜５Ｂとが積層されたポリサイド構造を用いることができ、ゲートキャップ膜６とゲート側壁膜８としては、シリコン窒化膜を用いることができる。

このようにＭＩＳＦＥＴ３が形成された半導体基板１上には、その表面が平坦化された厚さ１，０５０〜１，３５０ｎｍの第１の層間絶縁膜２０が形成される。ここでは、第１の層間絶縁膜２０は、下側からシリコン酸化膜２１と、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層の積層膜２２とが順に積層された構造からなる。この第１の層間絶縁膜２０のソース／ドレイン領域１０Ａ，１０Ｂに対応する位置に厚さ方向に貫通して形成されたコンタクトホール２３Ａ，２３Ｂ内には、コンタクトプラグ２６Ａ，２６Ｂを構成する金属の第１の層間絶縁膜２０への拡散を防止する厚さ５〜１０ｎｍの拡散防止膜２４Ａ，２４Ｂと、プラグ２５Ａ，２５Ｂとが形成される。ただし、一方のソース／ドレイン領域１０Ｂは、第１の層間絶縁膜２０全体を貫通するようにコンタクトプラグ２６Ｂが形成されているが、他方のソース／ドレイン領域１０Ａは最下層のシリコン酸化膜２１のみを貫通するようにコンタクトプラグ２６Ａが形成される。ここで、拡散防止膜２４Ａ，２４Ｂとしては、ＴｉＮ膜などを用いることができ、プラグ２５Ａ，２５ＢとしてＷやドープされた多結晶シリコンなどを用いることができる。

また、４層構造の第１の層間絶縁膜２０全体を貫通するコンタクトプラグ２６Ｂの上面を含む周辺領域には、接着膜３１およびキャパシタバリア膜３２が順に形成され、さらにその上部に下部電極３３、強誘電体膜３４および上部電極３５が順に積層された強誘電体キャパシタ３０が形成される。

接着膜３１は、第１の層間絶縁膜２０とキャパシタバリア膜３２との間の接着性を高める膜であり、厚さ約５ｎｍのＴｉＡｌなどの導電性を有する膜によって構成される。また、キャパシタバリア膜３２は、強誘電体キャパシタ３０とコンタクトプラグ２６Ｂとの間に形成され、強誘電体膜３４からコンタクトプラグ２６Ｂへの酸素の拡散を抑えるとともに水素に対するバリア性を具備する、厚さ約３０ｎｍの導電性を有する膜によって構成される。このような材料として、たとえばＴｉＡｌＮ、ＴａＳｉＮ，ＴｉＮ，ＴｉＳｉＮなどを挙げることができる。

下部電極３３は、酸化耐性の高い導電性を有する厚さ約１００ｎｍの膜によって構成され、Ｉｒ，Ｐｔ、ＩｒＯ_xなどあるいはそれらの積層膜を用いることができる。ここで、図２に、図１における強誘電体キャパシタ３０の詳細図を示す。図１および図２に示すように、下部電極３３の表面には、高さが１〜５０ｎｍであり、面内方向のサイズが１〜５０ｎｍの微小構造７５が形成される。この微小構造７５は、ペロブスカイト構造を有する導電性酸化物ＬＮＯ（ＬａＮｉＯ_３）またはＳＲＯ（ＳｒＲｕＯ_３）を島状に形成することによって形成される。

そして、この微小構造７５を有する下部電極３３上に、ペロブスカイト構造を基本とした結晶構造を有するＰＺＴ，ＢＩＴ，ＳＢＴなどの強誘電体材料からなる強誘電体膜３４が形成される。強誘電体膜３４は、たとえば厚さ約１００ｎｍの薄膜が用いられる。強誘電体膜３４は、下部電極３３から所定の厚さを有する下部強誘電体膜３４Ｃと、この下部強誘電体膜３４Ｃ上に、下部強誘電体膜３４Ｃと同じ元素の強誘電体材料からなる上部強誘電体膜３４Ｄと、から構成される。

ここで、強誘電体膜３４をＭＯＣＶＤ法やスパッタ法を用いて高温で結晶化しながら成膜する場合、下地形状によって成長挙動が異なる。すなわち、高さおよび面内方向のサイズがともに１〜５０ｎｍである微小構造７５を有する下部電極３３上に強誘電体材料を成膜した場合、微小構造７５表面上で成長する結晶粒子と下部電極３３表面上で成長する結晶粒子とがある。言い換えると、下部電極３３上に成長する強誘電体膜の組成、結晶方向および結晶粒子の粒径は、下地形状である微小構造７５上で成長するか、下部電極３３上で成長するかによって制御される。このため、微小構造７５を有する下部電極３３上に形成される下部強誘電体膜３４Ｃは、この下部強誘電体膜３４Ｃ上に形成される上部強誘電体膜３４Ｄに比して、組成、結晶方向および結晶粒径の少なくとも一つを変化させた結晶粒子からなる部分を含むこととなる。具体的には、下部強誘電体膜３４Ｃは、下部電極３３表面に形成された微小構造７５による構造の微小な違いに起因して、上部強誘電体膜３４Ｄよりも、微細な構造を有する。

この微小構造７５の高さは１〜５０ｎｍであることが望ましい。これは、微小構造７５の高さが１ｎｍ以下であると、微小構造７５と下部電極３３の上面との高さの差が少なくなり、下部強誘電体膜３４Ｃに組成や結晶方向、粒径の異なる結晶粒子が形成され難くなるためである。また、微小構造７５の高さが５０ｎｍ以上であると、微小構造７５と下部電極３３の上面との高さの差が大きくなりすぎて、下部強誘電体膜３４Ｃに組成や結晶方向、粒径の異なる結晶粒子が形成され難くなるためである。さらに、微小構造７５の高さが１〜２０ｎｍの場合には、下部強誘電体膜３４Ｃに組成や結晶方向、粒径の異なる結晶粒子を制御性よく形成することができる。

また、微小構造の面内方向のサイズは、１〜５０ｎｍであることが望ましい。これは、微小構造７５の電極面に平行な方向のサイズが、１ｎｍ以下の場合および５０ｎｍ以上の場合には、下部強誘電体膜３４Ｃに組成や結晶方向、粒径の異なる結晶粒子を制御性よく形成することが困難であるからである。さらに、微小構造７５の電極面に平行な方向のサイズが１〜３０ｎｍの場合に、下部強誘電体膜３４Ｃに組成や結晶方向、粒径の異なる結晶粒子を制御性よく形成することができる。

また、上部電極３５としては、強誘電体キャパシタ特性を著しく劣化させたり、強誘電体キャパシタ３０の信頼性を著しく低下させたりしないような厚さ１００ｎｍ以下の膜が用いられる。このような材料として、Ｉｒ，ＩｒＯ_x，Ｐｔ，Ｒｕ，ＲｕＯ_x、またはＩｒ，Ｐｔ，ＲｕとＩｒＯ_x，ＲｕＯ_xなどの貴金属酸化物、ＳＲＯ，ＬＮＯ，ＬＳＣＯなどの導電性酸化物との積層構造などを例示することができる。導電性酸化物膜は例えばＰＺＴなどの強誘電体膜との電極界面に介在することでＰＺＴとの界面での酸素欠損を補う作用をもち、疲労特性劣化を抑制する効果がある。

そして、第１の層間絶縁膜２０上の強誘電体キャパシタ３０の表面および側面を覆うように、Ａｌ₂Ｏ₃，ＳｉＮなどからなる厚さ約５０ｎｍの水素バリア膜４０が形成され、さらに水素バリア膜４０上には、厚さ２００〜５００ｎｍのシリコン酸化物などからなる第２の層間絶縁膜４１が形成される。なお、第２の層間絶縁膜４１を介して上層配線が形成され、下層の配線や上部電極３５との間でビアホール４２を介して電気的な接続が行われるが、本第１の実施の形態では、強誘電体キャパシタ３０について特徴を有するものであるので、その他の部分についての説明は省略する。

このように、図１に示す半導体記憶装置においては、微小構造７５を有する下部電極３３上に強誘電体膜３４を形成することによって、強誘電体膜３４の下部電極３３との界面付近には、通常の成膜条件に比べて、小さい粒径を有する結晶粒子や、ある方向に配向した結晶粒子、または、組成の異なる結晶粒子からなる下部強誘電体膜３４Ｃを形成して、電極界面にかかる応力を緩和するとともに分極の反転を起こしやすくして、強誘電体キャパシタ特性を改善することができる。

つぎに、図１に示す半導体記憶装置の製造方法について説明する。図３−１〜図３−１０は、この発明の第１の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。なお、ここでは、強誘電体膜３４としてＰＺＴを用いる場合について説明する。

まず、Ｐ型シリコン基板などの半導体基板１の表面に、ＳＴＩ（Shallow Trench Isolation）法などによって所定のパターンの素子分離絶縁膜２を形成する。その後、半導体基板１上の素子分離絶縁膜２で囲まれる領域上にＭＩＳＦＥＴ３を、下記のように形成する（図３−１）。

たとえば、半導体基板１上にシリコン酸化膜などのゲート絶縁膜４、砒素をドープしたｎ型多結晶シリコン膜５Ａ、ＷＳｉ_x膜５Ｂ、および窒化シリコン膜などのゲートキャップ膜６を順に積層させて形成した後、通常のリソグラフィ法とＲＩＥ（Reactive Ion Etching）法によって、所定の形状に加工して、ゲート絶縁膜４とゲート電極５とゲートキャップ膜６からなるゲート積層膜７を形成する。ついで、このゲート積層膜７をマスクとしてイオン注入を行い、熱処理を行って、所定の導電型のソース／ドレイン領域１０Ａ，１０Ｂをゲート積層膜７の線幅方向両側の半導体基板１表面に形成する。その後、シリコン窒化膜などの絶縁膜を、半導体基板１上に形成し、ＲＩＥ法を用いた異方性エッチングによって、半導体基板１表面に堆積した絶縁膜を除去し、ゲート積層膜７の線幅方向側面にのみ絶縁膜を残すように加工して、ゲート側壁膜８を形成する。これによって、半導体基板１上にゲート絶縁膜４、ゲート電極５、ゲートキャップ膜６およびゲート側壁膜８からなるゲート構造９が形成される。そして、素子分離絶縁膜２で囲まれる所定の領域にＭＩＳＦＥＴ３が形成される。

ついで、ＭＩＳＦＥＴ３が形成された半導体基板１上の全面にＣＶＤ法によって厚さ６００〜７００ｎｍのシリコン酸化膜２１を形成した後、ＣＭＰ（Chemical Mechanical Polishing）法によって、その上面を平坦化する。その後、ＭＩＳＦＥＴ３の一方のソース／ドレイン領域１０Ａに連通するコンタクトホール２３Ａをシリコン酸化膜２１に形成し、スパッタ法やＣＶＤ法などによって厚さ５〜１０ｎｍの薄いＴｉ膜をコンタクトホール２３Ａの内壁と側面に形成する。そして、フォーミングガス中で熱処理を行うことによってコンタクトホール２３Ａの内壁と底面を被覆するように拡散防止膜２４ＡとなるＴｉＮ膜を形成する。続いて、ＣＶＤ法によってＷ膜をシリコン酸化膜２１上に形成した後、ＣＭＰ法によってコンタクトホール２３Ａ外の領域からＷを除去し、コンタクトホール２３Ａ内にＷを埋め込んで、プラグ２５Ａを形成する。これによって、コンタクトホール２３Ａ内には、拡散防止膜２４Ａとプラグ２５Ａとからなるコンタクトプラグ２６Ａが形成される。

ついで、コンタクトプラグ２６Ａが形成されたシリコン酸化膜２１上の全面にＣＶＤ法によって厚さ２００〜３００ｎｍのシリコン酸化膜、厚さ約５０ｎｍのシリコン窒化膜および厚さ２００〜３００ｎｍのシリコン酸化膜からなる積層膜２２を堆積し、その上面をＣＭＰ法によって平坦化する。以上のシリコン酸化膜２１、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜２２によって第１の層間絶縁膜２０が形成される。ついで、ＭＩＳＦＥＴ３の他方のソース／ドレイン領域１０Ｂに連通するコンタクトホール２３Ｂを第１の層間絶縁膜２０に形成する。その後、上記で形成したコンタクトプラグ２６Ａと同様の方法で拡散防止膜２４ＢとなるＴｉＮ膜を形成し、プラグ２５ＢとなるＷをコンタクトホール２３Ｂ内に埋め込み、後の工程で形成する強誘電体キャパシタ３０に接続するコンタクトプラグ２６Ｂを形成する（図３−２）。

ついで、コンタクトプラグ２６Ｂを形成した第１の層間絶縁膜２０上に、スパッタ法によって厚さ約５ｎｍのＴｉＡｌなどからなる接着膜３１、厚さ約３０ｎｍのＴｉＡｌＮなどからなるキャパシタバリア膜３２を順に形成する。ＴｉＡｌ膜は、ＴｉＡｌ金属ターゲットを用いて成膜することができ、ＴｉＡｌＮ膜は、ＴｉＡｌ金属ターゲットを用いてＡｒにＮ₂を添加したガス雰囲気中での反応性スパッタ法によって成膜することができる。なお、ＴｉＡｌＮ膜は、高温成膜または熱処理によって結晶性を改善し、ストレスを緩和させてもよい。その後、キャパシタバリア膜３２上にスパッタ法で厚さ約１００ｎｍのＩｒなどからなる下部電極３３を形成する。Ｉｒを用いる場合には、ヒロック形成を防止するために、３００℃以上の高温でスパッタ成膜することが望ましい（図３−３）。

そして、微小構造７５の基となるＬＮＯ膜などの微小構造形成用被膜７５１を形成する（図３−４）。この微小構造形成用被膜７５１は、たとえば１００Å以下の膜厚のアモルファス膜であり、スパッタ法、ＡＬＤ法、ＣＶＤ法または蒸着法などの各種成膜方法で形成される。その後、たとえば６００℃のＲＴＯなどの熱処理を行い、結晶化することによって、下部電極３３表面に島状の微小構造７５を形成することができる（図３−５）。

その後、ＭＯＣＶＤ（Metalorganic Chemical Vapor Deposition）法を用いて、微小構造７５を有する下部電極３３上に、強誘電体膜３４を構成する下部強誘電体膜３４ＣをＩｎ−ｓｉｔｕで形成し（図３−６）、続けて強誘電体膜３４を構成する上部強誘電体膜３４Ｄを形成する（図３−７）。強誘電体膜３４は、たとえば厚さ９５〜１００ｎｍのＰＺＴ膜である。なお、ＭＯＣＶＤ法で形成した膜は、膜内部の欠陥が少なく、電極界面の欠陥も少ないことから、良好な分極特性を有するとともに、疲労特性、インプリント特性、リテンション特性などに対する信頼性もよいので、成膜にＭＯＣＶＤ法を用いることが望ましい。また、ＭＯＣＶＤ法は、電極構造に対してステップカバレッジが良好であること、組成制御性に優れること、均一な高品質膜が大面積で得られること、成膜速度が速いこと、強誘電体膜（ＰＺＴ膜）３４の薄膜化が可能なこと（低電圧動作が可能なこと）などの利点を有することからも、強誘電体膜（ＰＺＴ膜）３４の形成には望ましい。さらに、下部電極３３のＩｒ上ではＰＺＴ膜３４の結晶性を上げることも可能であり、組成の制御も容易となる。ＰＺＴ膜３４を形成する場合には、ソースとして液体原料が用いられるのが一般的であるが、たとえば、ＴＨＦ（Tetrahydrofuran）を溶媒として、Ｐｂ（ｄｐｍ）₂／ＴＨＦ、Ｔｉ（ｉＰｒ）₂（ｄｐｍ）₂／ＴＨＦ、Ｚｒ（ｉＰｒ）₂（ｄｐｍ）₂／ＴＨＦをソース原料として用いて、成膜温度を６００℃以上で、酸素を反応ガスとして成膜を行う。

この下部強誘電体膜３４Ｃおよび上部強誘電体膜３４Ｄの形成時において、下部電極３３表面から所定の厚さの範囲では、微小構造７５の存在によって、通常の成膜条件に比べて小さい粒径を有する結晶粒子や、ある方向には移行した結晶粒子、または、組成の異なる結晶粒子からなる下部強誘電体膜３４Ｃが形成され、それよりも上の領域では、通常の成膜条件で得られる粒径や均一な組成を有する上部強誘電体膜３４Ｄが形成される。なお、下部強誘電体膜３４Ｃと上部強誘電体膜３４Ｄとの間で、結晶成長の条件は特に変える必要はない。また、上部強誘電体膜３４Ｄの配向性は下部強誘電体膜３４Ｃの影響を受けたものとなる。

そして、４００〜６００℃の温度で熱処理を行う（図３−８）。この熱処理によって、ＰＺＴ膜で構成される強誘電体膜３４からカーボンなどの不純物が除去される。その後、強誘電体膜３４上に、厚さ１００ｎｍ以下のＰｔ、Ｉｒなどの貴金属電極膜からなる上部電極３５を形成した後、上部電極３５上にレジスト、またはＳｉ酸化膜からなるハードマスクによって構成される所定の形状のマスク材６１を形成する（図３−９）。その後、マスク材６１をマスクとするエッチングにより、パターニングを行って強誘電体キャパシタ３０を形成する（図３−１０）。具体的には、強誘電体キャパシタ加工パターンに形成されたマスク材６１で、ＲＩＥ法によって強誘電体キャパシタ３０の加工を行う。ＦｅＲＡＭ用キャパシタでは、ＰＺＴ，ＳＢＴなどの強誘電体膜３４に加えて、結晶性酸化物の成膜に耐え得る貴金属電極を加工する必要があるので、場合によっては２００℃以上の高温でハロゲン系ガスのエッチングガスを用いてＲＩＥ加工を行う。このとき、マスク材６１を用いて上部電極３５、ＰＺＴ膜３４、下部電極３３の順にエッチングが行われ、さらに、第１の実施の形態で用いるキャパシタバリア膜３２、接着膜３１を順にエッチングする。このキャパシタバリア膜３２と接着膜３１のエッチングに用いられるエッチングガスは、Ｎ₂，Ｏ₂，ＣＯ，Ｃｌ₂，ＣＦ₄などである。ここでマスク材料はＳｉ酸化膜が典型的であるが、Ａｌ酸化膜、ＴｉＡｌＮなどの導電性窒化膜などあるいはそれらの組み合わせも適用可能である。この工程で加工形成された強誘電体キャパシタ３０はコンタクトプラグ２６Ｂとの接続部の周囲にＡｌ₂Ｏ₃などの水素バリア層を介した構造を有することになる。その後、マスク材６１を除去する。

ついで、４００〜６００℃の温度で酸素を含む雰囲気下で熱処理を行い、加工時に生じたダメージを回復させる。その後、図１に示されるように、エッチング加工した強誘電体キャパシタ３０全体を囲むように厚さ約５０ｎｍの水素バリア膜４０を形成し、さらにこの水素バリア膜４０上に厚さ約２００〜５００ｎｍのシリコン酸化膜からなる第２の層間絶縁膜４１を形成し、隣接する図示しない強誘電体キャパシタ３０の上部電極３５間を接続するためのビアホール４２を形成する。そして、ビアホール４２中に、配線が形成され、図１に示す半導体記憶装置が得られる。

本第１の実施の形態によれば、微小構造７５を有する下部電極３３上に強誘電体膜３４を形成するようにしたので、強誘電体膜３４の下部電極３３との界面付近には、通常の成膜条件に比べて非常に小さい粒径（たとえば数十ｎｍ以下である。）を有する結晶粒子からなる下部強誘電体膜３４Ｃを形成することができる。図４に示すように、微小構造７５上で成長する結晶粒子３４１Ｃと、下部電極３３上で結晶する結晶粒子３４２Ｃとがあることから、下部強誘電体膜３４Ｃを構成する結晶粒子３４１Ｃ，３４２Ｃは、高さおよび面内方向のサイズが１〜５０ｎｍである微小構造７５と同等の粒径となり、通常の成膜条件で形成した上部強誘電体膜３４Ｄを構成する結晶粒子３４１Ｄの粒径よりも小さくなる。この結果、図１に示す半導体記憶装置においては、強誘電体膜３４の下部電極３３との界面付近に位置する下部強誘電体膜３４Ｃの各結晶粒子それぞれが受けるストレスが小さくなるため、外部構造から強誘電体膜／電極界面にかかる応力が緩和されることとなる。したがって、図１に示す半導体記憶装置によれば、強誘電体膜を構成する結晶粒子にかかる応力を低減することができ、強誘電体キャパシタ特性を従来に比して改善することができる。

また、強誘電体膜３４の下部電極３３との界面付近に形成された微小な粒径を有する結晶粒子は、電界の方向を変化させたときに動き易い上に分極反転がし易い。図１に示す半導体記憶装置においては、これらの微小な粒径を有する結晶粒子がある領域がドメイン核として機能するため、分極反転を起こし易くできることから、強誘電体キャパシタ特性を従来に比して改善している。また、図１に示す半導体記憶装置は、強誘電体膜３４の下部電極３３との界面付近を、電界の方向を変化させたときに動き易い上に分極反転がし易い微小な粒径を有する結晶粒子で形成することによって、外部電界の印加の方向を変えた場合でも、強誘電体膜を構成する結晶粒子の逆圧電効果による形状変化を、強誘電体膜を構成する結晶粒子の電極界面に設けた下部強誘電体部分で吸収するようにしたので、結晶粒子の形状変化が容易に起こり、分極の反転を起こし易くなることから、強誘電体キャパシタ特性を従来に比して改善することができる。また、結晶粒子のサイズが小さくなるとキャパシタセルごとの強誘電体キャパシタ特性のばらつきが小さくなる。図１に示す半導体記憶装置は、強誘電体膜３４の下部電極３３との界面付近を微小な粒径を有する結晶粒子で形成しているため、キャパシタセルごとの強誘電体キャパシタのばらつきが小さくなり、均質な強誘電体キャパシタ特性が得られる。また、図１に示す半導体記憶装置は、強誘電体膜と電極との界面が微小な粒径を有した結晶粒子によって密に形成されることとなるため、欠陥の発生を防止することができ、強誘電体膜３４の強誘電体特性を高く維持することが可能になる。

また、本第１の実施の形態においては、強誘電体膜３４と同じペロブスカイト構造を有するとともに強誘電体膜３４との格子整合性が良好であるＬＮＯやＳＲＯなどを材料として形成した微小構造７５上と、金属膜である下部電極３３上とに強誘電体膜３４を成長させるため、図５に例示するように、微小構造７５表面上で成長する結晶粒子３４１Ｃと下部電極３３表面上で成長する結晶粒子３４２Ｃとで配向性を変化させることができる。また、下部強誘電体膜３４Ｃのみ所定の方向に配向した膜とし、上部強誘電体膜３４Ｄはたとえば結晶粒子がランダムな方向に向いた膜とする構造を有する強誘電体膜３４を得ることができる。また、下部電極３３に影響されずに、色々な配向性を有する強誘電体膜３４を得ることもできる。このように強誘電体膜３４の下部電極３３との界面付近の結晶粒子の配向性を変化させた場合も、強誘電体膜３４の下部電極３３との界面付近に位置する強誘電体膜３４の各結晶粒子それぞれが受けるストレスが分散されて小さくなる。この結果、図１に示す半導体記憶装置は、外部構造から強誘電体膜／電極界面にかかる応力が緩和されるので、強誘電体を構成する結晶粒子にかかる応力を低減することができ、強誘電体キャパシタ特性を従来に比して改善することができる。なお、これらの微小構造７５を用いた強誘電体膜３４の作製方法において、結晶成長の不均一性を促進することによって、結晶粒子の大きさを変えることも可能である。

また、本第１の実施の形態においては、微小構造７５表面上で成長する結晶粒子３４１Ｃと下部電極３３表面上で成長する結晶粒子３４２Ｃとで組成を変化させることができる。これは、ＬＮＯやＳＲＯなどを材料として形成した微小構造７５上と、Ｉｒなどの貴金属膜を材料として形成した下部電極７５とでは、Ｐｂ，Ｔｉ，Ｚｒの各元素の付着挙動が異なるためである。ここで、ＴｉリッチであるＰＺＴ膜は低温で析出しやすい。このため、図６−１に示すように、まず、強誘電体膜３４と同じペロブスカイト構造を有するとともに強誘電体膜３４との格子整合性が良好であるＬＮＯやＳＲＯによって形成される微小構造７５上に、ＴｉリッチであるＰＺＴの結晶粒子３４１Ｃが選択的に形成される。その後、図６−２に示すように、下部電極３３上に、通常組成のＰＺＴの結晶粒子３４２Ｃが形成される。このように、図１に示す半導体記憶装置においては、強誘電体膜３４の下部電極３３との界面付近に位置する強誘電体膜３４に、分極反転し易い組成を有する領域を局所的に形成することができる。この結果、図1に示す半導体記憶装置においては、外部の電界の向きを変えたときには、この分極反転し易い組成領域が反転ドメイン核として作用し、反転ドメインの成長が促進されるため、強誘電体キャパシタ特性を従来に比して改善することができる。また、微小構造７５を形成することによって下部電極３３表面形状を凹凸化させた場合、凹凸のうちの凸部分に電界が集中する。このため、図１に示す半導体記憶装置においては、図７の矢印Ｐに示すように、この凸部分上、すなわち微小構造７５上の領域１０１からドメインが伸びていき、分極反転が起こりやすくなる。

なお、図６−１に示すように微小構造７５上にＴｉリッチであるＰＺＴの結晶粒子３４１Ｃが選択的に形成された後に、ＺｒリッチであるＰＺＴが形成される成膜条件に切り替えることによって、図６−２に示す下部電極３３上にＺｒリッチであるＰＺＴの結晶粒子３４２Ｃを選択的に形成するようにしてもよい。図１に示す半導体記憶装置においては、微小構造７５上に形成される結晶粒子と下部電極３３上に形成される結晶粒子との組成を制御することによって、さらに分極反転を起こり易くすることができる。

また、図１の半導体記憶装置においては、下部電極３３の表面領域のうち２０％〜８０％を覆うように微小構造７５を形成することによって、半導体記憶装置における信頼性をさらに高めることができる。実際に導電性酸化物によって形成される微小構造７５の下部電極３３表面に対する被覆率を０％、２０％、４０％、６０％、８０％、１００％として半導体記憶装置を製造し、それぞれの半導体記憶装置におけるインプリント量とともに分極量を取得した。図８は、微小構造７５の下部電極３３表面に対する被覆率と、インプリント量との関係を示す図であり、図９は、微小構造７５の下部電極３３表面に対する被覆率と、分極量との関係を示す図である。

図８に示すように、微小構造７５で下部電極３３表面を覆っていない場合、すなわち被覆量が０％である場合には０．１Ｖものインプリント量が示されるのに対し、微小構造７５で下部電極３３表面を覆った場合には、インプリント量が減少し、特に被覆率が４０％、６０％、８０％である場合には、インプリント量が０．０１〜０．０２Ｖまで低減するという結果が得られた。このように、下部電極３３表面の２０〜８０％を覆うように微小構造７５を形成することによって、インプリント量を低減させて半導体記憶装置の信頼性を高めることができる。また、図９に示すように、微小構造７５の被覆量が０％である場合に４８Ｖ程度であった分極量は、微小構造７５の被覆率を２０％とした場合であってもほとんど変化せず、被覆率を８０％まで高めた場合であっても３９Ｖ程度の低下に留まる。このため、導電性酸化物を用いて微小構造７５を形成した場合であっても、被覆率２０〜８０％であれば、半導体記憶装置の分極量を損なうことなくインプリント量を格段に低減することができる。

また、本第１の実施の形態においては、ＬＮＯまたはＳＲＯを用いて微小構造７５を形成した場合を例に説明したが、もちろんこれに限らず、ＩｒＯ_x、ＴｉＯ_x、ＹＢａ₂Ｃｕ₃Ｏ₇（ＹＢＣＯ）、ＬＳＣＯなどを用いて微小構造７５を形成してもよい。この場合も、強誘電体膜３４の下部電極３３との界面付近に、通常の成膜条件に比べて、小さい粒径を有する結晶粒子や、ある方向に配向した結晶粒子、または、組成の異なる結晶粒子からなる下部強誘電体膜３４Ｃを形成することができる。

また、ＴａやＮｂなどの金属材料を用いて微小構造７５を形成してもよい。この場合、図１０−１に示すように、ＴａまたはＮｂを材料とする１０Å以下の微小構造形成用被膜７５２をスパッタ法などで下部電極３３上に形成する。そして、熱処理を行い凝集化することによって、高さおよび面内方向のサイズが１〜５０ｎｍのＴａまたはＮｂで形成される微小構造７５ａを下部電極３３表面に形成することができる（図１０−２）。そして、図３−６に示す製造工程と同様の工程によって、ＴａまたはＮｂによって形成される微小構造７５ａを有する下部電極３３上に下部強誘電体膜３４Ｃを形成する。この場合も、ＬＲＯまたはＳＲＯを用いて微小構造７５を形成した場合と同様に、強誘電体膜３４の下部電極３３との界面付近に、通常の成膜条件に比べて、小さい粒径を有する結晶粒子や、ある方向に配向した結晶粒子、または、組成の異なる結晶粒子からなる下部強誘電体膜を形成することができる。

さらに、ＴａまたはＮｂを材料として微小構造７５ａを形成した場合には、図１０−３の矢印に示すように、微小構造７５ａのＴａまたはＮｂが取り込まれたＰＺＴの結晶粒子３４３Ｃが形成される。そして、下部電極３３表面上には、通常組成のＰＺＴの結晶粒子３４４Ｃが形成される。このため、ＴａまたはＮｂを用いて微小構造７５ａを形成した場合には、図１０−４に示すように、強誘電体膜３４の下部電極３３との界面付近に、成膜条件に対応したＰＺＴの結晶粒子３４４Ｃと、ＴａまたはＮｂを取り込んだＰＺＴの結晶粒子３４３Ｃとを下部強誘電体膜２３４Ｃとして選択的に成長させることが可能になる。ここで、このＰＺＴにＴａまたはＮｂが取り込まれた場合には、分極量などの強誘電体特性をハード的な方向に変えて特性劣化を防止できることが知られている。したがって、ＴａまたはＮｂを用いて微小構造７５ａを形成した場合には、ＴａまたはＮｂを取り込んだＰＺＴの結晶粒子３４３Ｃを選択的に成長させることができるため、強誘電体膜の強誘電体特性劣化をさらに防止した半導体記憶装置を製造することができる。

また、強誘電体膜３４を構成するＰＺＴを用いて微小構造を形成してもよい。たとえば、図１１−１に示すように、原料供給量を変えることによって、Ｔｉリッチとなる成膜条件で下部電極３３上に島状にＰＺＴを形成する。このように形成された島状のＴｉリッチのＰＺＴ膜が微小構造７５ｂとして機能する。その後、原料供給量を通常条件に切り替えることによって、図１１−２に示すように、下部強誘電体膜３３４Ｃを形成する。この下部強誘電体膜３３４Ｃは、微小構造７５ｂを有する下部電極３３上に形成されるため、小さい粒径を有する結晶粒子や、ある方向に配向した結晶粒子、または、組成の異なる結晶粒子によって構成されることとなり、図１１−１および図１１−２に示す製造工程で製造した場合も同様に、従来よりも改善された強誘電体キャパシタ特性を有する半導体記憶装置を製造することができる。さらに、下部強誘電体膜３３４Ｃを形成する場合には、成膜条件のうち成膜温度を変えることによって、配向性の異なるＰＺＴを順次成膜することも可能である。

（第２の実施の形態）
つぎに、第２の実施の形態にかかる半導体記憶装置およびその製造方法について説明する。第１の実施の形態においては、下部電極３３とは異なる材料を用いて下部電極表面に微小構造を形成した場合について説明したが、第２の実施の形態においては、下部電極の表面形状を加工することによって第１の実施の形態における微小構造と同じ機能を有する凹凸形状を下部電極表面に形成する場合について説明する。

図１２は、本発明の第２の実施の形態にかかる半導体記憶装置の構成の一例を模式的に示す一部断面図である。この図１２では、強誘電体キャパシタ３０の下部電極４３３、強誘電体膜３４および上部電極３５の部分以外は、前述した図１の構造と同様であるので、その図示を省略している。

この第２の実施の形態の半導体記憶装置では、下部電極４３３表面に高さが１〜５０ｎｍ、望ましくは１〜２０ｎｍであり、面方向のサイズが１〜５０ｎｍ、望ましくは１〜３０ｎｍである凸部４７５が形成され、この凸部４７５を表面に有する下部電極３３上に、下部強誘電体膜３４Ｃと上部強誘電体膜３４Ｄとからなる強誘電体膜３４が形成される。下部強誘電体膜３４Ｃは、上部強誘電体膜３４Ｄに比して、微細な構造を有する。図１２に示す半導体記憶装置においては、下部電極４３３表面の凸部４７５が第１の実施の形態における微小構造７５と同様の機能を有することとなり、強誘電体膜３４の下部電極３３との界面付近には、通常の成膜条件に比べて、小さい粒径を有する結晶粒子や、ある方向に配向した結晶粒子、または、組成の異なる結晶粒子からなる下部強誘電体膜３４Ｃが形成される。

つぎに、このような構造を有する半導体記憶装置の製造方法について説明する。図１３−１〜図１３−３は、本発明の第２の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。なお、ここでは、第１の実施の形態と同じ製造工程の説明は省略する。また、第１の実施の形態と同様に、強誘電体膜３４としてＰＺＴを用いた場合について説明する。

第１の実施の形態の図３−１〜図３−２までに示したように、ＭＩＳＦＥＴ３を形成した半導体基板１上に第１の層間絶縁膜２０を形成し、第１の層間絶縁膜２０にＭＩＳＦＥＴ３のソース／ドレイン領域１０Ａ，１０Ｂに連通するコンタクトプラグ２６Ａ，２６Ｂを形成した後、第１の層間絶縁膜２０上に、ＴｉＡｌなどからなる接着膜３１、ＴｉＡｌＮなどからなるキャパシタバリア膜３２を形成する。ついで、たとえばＩｒからなる下部電極製造用被膜４３３１を形成する（図１３−１）。

つぎに、反応性ガスによるＲＩＥ、ＣＤＥなどのドライエッチング処理、あるいはある種の雰囲気中での熱処理、薬液による処理など（さらにはこれらのプロセスの組み合わせ）を行うことによって、下部電極製造用被膜４３３１表面に凸部４７５を形成する（図１３−２）。スパッタ成膜したＩｒ膜は面内では方向性がランダムであることから、各面方位に対するエッチングレートが異なることを利用して、エッチングレートの低い面のみが膜表面に残存する条件でＲＩＥ処理を行い、エッチングレートの低い面が凸部４７５を構成するようにする。または、スパッタ成膜したＩｒ膜に７００℃以上の熱処理を行い、膜表面のＩｒを再結晶化させることによって下部電極４３３表面に凸部４７５を形成する。

そして、図３−６および図３−７に示す製造工程と同様の工程で、ＭＯＣＶＤ（Metalorganic Chemical Vapor Deposition）法を用いて、凸部４７５を有する下部電極４３３上に、強誘電体膜３４を構成する下部強誘電体膜３４ＣをＩｎ−ｓｉｔｕで形成し、続けて強誘電体膜３４を構成する上部強誘電体膜３４Ｄを形成する（図１３−３）。その後は、第１の実施の形態の図３−８以下に示される工程を行なうことによって、半導体記憶装置が製造される。

本第２の実施の形態においても第１の実施の形態と同様に、下部電極４３３表面の凸部４７５によって、強誘電体膜３４の下部電極３３との界面付近に、通常の成膜条件に比べて小さい粒径を有する結晶粒子や、ある方向に配向した結晶粒子、または、組成の異なる結晶粒子からなる下部強誘電体膜３４Ｃを形成できるため、電極界面にかかる応力を緩和するとともに分極の反転を起こしやすくして、強誘電体キャパシタ特性を改善するという第１の実施の形態と同様の効果を奏する。

なお、本第２の実施の形態においては、下部電極を構成する貴金属にＴａまたはＮｂを加えることによって、合金組成とすることが可能である。この場合には、ターゲット組成を調整することによって、または、熱処理を加えることによって、図１４−１のように、表面に局部的にＴａまたはＮｂを析出させることができる。この結果、下部電極４３３ａ表面にはＴａまたはＮｂによって形成された凸部４７５ａが形成される。そして、図３−６に示す製造工程と同様の工程によって、ＴａまたはＮｂによって形成される凸部が表面に設けられた下部電極４３３ａ上に下部強誘電体膜３４Ｃを形成する。この場合、図１４−２の矢印に示すように、凸部４７５ａのＴａまたはＮｂが取り込まれたＰＺＴの結晶粒子３４３Ｃが形成される。そして、図１４-３に示すように、下部電極４３３ｂ表面上には、ＰＺＴの結晶粒子３４４Ｃが形成される。ＴａまたはＮｂを析出させて凸部４７５ａを形成した場合には、図１４−３に示すように、強誘電体膜３４の下部電極４３３ａとの界面付近に、成膜条件に対応したＰＺＴの結晶粒子３４４Ｃと、ＴａまたはＮｂを取り込んだＰＺＴの結晶粒子３４３Ｃとを下部強誘電体膜２３４Ｃとして選択的に成長させることが可能になるため、分極量などの強誘電体特性をハード的な方向に変えて特性劣化を防止できる。

また、下部電極３３，４３３，４３３ａと下部強誘電体膜３４Ｃ，２３４Ｃとの間、または、下部電極３３，４３３，４３３ａとキャパシタバリア膜３２との間に、ＩｒＯ_ｘ膜、ＲｕＯ_ｘ膜などで形成される緩衝層を設けて、応力緩和の促進を図り、分極量などの特性を向上させてもよい。

また、下部強誘電体膜３４Ｃ，２３４Ｃを組成の異なる複数の層で形成することによって、ドメインを反転し易くし、強誘電体キャパシタ特性を改善してもよい。たとえば、下部強誘電体膜３４Ｃ，２３４Ｃを構成する複数の膜のいずれかを、ドメインが反転し易くなる性質を有するＺｒリッチのＰＺＴで形成することによって、このＺｒリッチのＰＺＴが形成された領域を反転ドメイン核として作用させて、強誘電体キャパシタ特性を改善する。

また、下部電極３３，４３３，４３３ａとしてＰｔを用いる場合には、強誘電体膜３４として用いるＰＺＴとの界面で、分極反転の繰り返しによって分極量が低下する疲労劣化が発生することを抑制するために、図示しないＳＲＯ膜をＰｔ上に形成することもある。特に、ＰＺＴ膜をスパッタで形成する場合には、界面欠陥が多くなるので、ＳＲＯ膜を導入することが望ましい。なお、このＳＲＯ膜を熱処理またはエッチング処理を行なうことによって、微小構造７５として機能させることももちろん可能である。また、上部電極３５側にＳＲＯ膜を形成する場合には、強誘電体キャパシタ３０の構造の対称性の面から下部電極３３，４３３，４３３ａの種類にかかわらず下部電極３３，４３３，４３３ａと強誘電体膜３４との間にＳＲＯ膜を形成する場合もある。さらに、キャパシタバリア膜３２は、強誘電体膜３４を低温で成長する場合には、設けなくてもよい。

また、強誘電体膜の下部電極界面付近に強誘電体膜の構成元素の一部を置換元素膜中の金属元素で置換した欠陥抑制領域を形成することも可能である。たとえば、強誘電体膜３４がＰＺＴで構成されている場合に、ペロブスカイト構造中のＡサイトを占めるＰｂ²⁺は揮発し易く、それに応じてＯ^2-も抜けてしまう。ＰＺＴなどのペロブスカイト構造において酸素イオンは最密充填構造をとっているために動きやすく、酸素欠損を生じて空間電荷、欠陥双極子などを形成し、分極統制へと悪影響を及してしまう。そこで、Ａサイトの一部を固体中から揮発し難いＬａ³⁺やＮｂ⁵⁺で置換することで、Ｏ^2-も抜け難くして、酸素欠損を生じ難くしている。また、Ｂサイトを占めるＺｒ⁴⁺，Ｔｉ⁴⁺の一部をＭｎで置換することによって、ＡサイトのＰｂ²⁺が抜けた状態となっていても、Ｂサイトを占めるＭｎイオンのプラスの電荷によって、Ｏ^2-が引き止められ、抜け難くなり、それによっても酸素欠損が生じ難くなる。つまり、強誘電体膜３４がＰＺＴの場合には、下部電極３３側界面付近を構成する下部強誘電体膜３４Ｃ，２３４ＣにＬａやＮｂ，Ｍｎなどの元素を添加した欠陥抑制領域を設ける。これによって、強誘電体膜の下部電極界面付近での酸素欠損や格子欠陥などを抑制した半導体記憶装置を製造することができる。この場合、界面部分はドーピングされたＰＺＴとバルク層のＰＺＴとの特徴を持ち合わせることになり、界面起因のストレス、結晶配向性、グレインサイズによる劣化を抑制するように制御することが可能となる。また、これらの組成の異なる欠陥抑制領域を島状に形成することで微小構造として機能させてることももちろん可能である。

そして、ＰＺＴの格子定数を下部電極３３，４３３，４３３ａにマッチングさせるようにするためには、下部強誘電体膜３４Ｃ，２３４ＣのＰＺＴのＡサイトの一部を、Ｂａ，Ｓｒ，Ｃａ，Ｌａなどの金属からなる群から選択される少なくとも１種の元素で置換し、および／またはＢサイトの一部をＣｏ，Ｎｉ，Ｗ，Ｆｅ，Ｈｆ，Ｓｎ，Ｚｎ，Ｔａ，Ｍｇ，Ｍｎ，Ｎｂなどの金属からなる群から選択される少なくとも１種の元素で置換すればよい。

さらに、強誘電体膜３４の下部電極３３界面付近にドーパントを導入することによって、酸素欠損や格子欠陥などの欠陥を生じにくくして、強誘電体膜３４の下部電極３３界面付近の欠陥密度を低減させるようにしたが、下部電極３３，４３３，４３３ａにドーパントを導入して、下部電極３３，４３３，４３３ａの格子定数を強誘電体膜３４の格子定数に近づけるようにしてもよい。下部電極３３，４３３，４３３ａの格子定数を強誘電体膜３４の格子定数に近づけることによって、たとえ成膜される強誘電体膜３４が多結晶膜であったとしても、下地である下部電極３３，４３３，４３３ａの結晶構造からの影響を受けて成長するので、強誘電体膜３４の下部電極３３界面付近の結晶欠陥の密度を低減することが可能となる。この場合、下部電極３３，４３３，４３３ａとしては、Ｉｒを用いることができるが、このＩｒにＲｕ，Ｔｉ，Ｐｄ，Ｐｔなどの金属をドープすることによって、Ｉｒの格子定数をＰＺＴ膜などの強誘電体膜３４の格子定数に近づけることが可能となる。また、Ｉｒにこれらの金属を固溶させることで、界面応力を抑制することも可能となる。

また、上記した成膜同時結晶化工程ではなくアモルファス膜からＰＺＴ結晶膜を形成する場合でも、たとえばＴｉＯ_x膜をアモルファス膜中に部分的に形成しておくことで、結晶化熱処理の際にＴｉＯ_xとＰＺＴとが反応し、ＴｉリッチなＰＺＴ膜を部分的に形成することができる。このＴｉリッチなＰＺＴ膜は分極量が大きいがスイッチングがし難いなどの特徴を有するために、ＰＺＴ膜内の部分的な電気特性を変えることもできる。

本発明の第１の実施の形態にかかる半導体記憶装置の構成の一例を模式的に示す一部断面図である。 図１に示す半導体記憶装置の強誘電体キャパシタ部分の構成の一例を模式的に示す一部断面図である。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図（その１）である。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図（その２）である。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図（その３）である。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図（その４）である。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図（その５）である。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図（その６）である。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図（その７）である。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図（その８）である。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図（その９）である。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図（その１０）である。 図１に示す強誘電体膜の下部電極界面付近の結晶粒子の形成状態を説明する図である。 図１に示す強誘電体膜の下部電極界面付近の結晶粒子の形成状態を説明する図である。 図１に示す強誘電体膜の下部電極界面付近の結晶粒子の形成過程を説明する図（その１）である。 図１に示す強誘電体膜の下部電極界面付近の結晶粒子の形成過程を説明する図（その２）である。 図１に示す強誘電体膜におけるドメイン反転の一例を模式的に示す図である。 図１における微小構造の下部電極表面に対する被覆率とインプリント量との関係を示す図である。 図１における微小構造の下部電極表面に対する被覆率と分極量との関係を示す図である。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の他の例を模式的に示す断面図（その１）である。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の他の例を模式的に示す断面図（その２）である。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の他の例を模式的に示す断面図（その３）である。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の他の例を模式的に示す断面図（その４）である。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の他の例を模式的に示す断面図（その１）である。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の他の例を模式的に示す断面図（その２）である。 第２の実施の形態にかかる半導体記憶装置の構成の一例を模式的に示す一部断面図である。 第２の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図（その１）である。 第２の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図（その２）である。 第２の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図（その３）である。 第２の実施の形態にかかる半導体記憶装置の製造方法の手順の他の例を模式的に示す断面図（その１）である。 第２の実施の形態にかかる半導体記憶装置の製造方法の手順の他の例を模式的に示す断面図（その２）である。 第２の実施の形態にかかる半導体記憶装置の製造方法の手順の他の例を模式的に示す断面図（その３）である。

符号の説明

１ 半導体基板
３ ＭＩＳ型電界効果型トランジスタ（ＭＩＳＦＥＴ）
２０ 第１の層間絶縁膜
２６Ａ，２６Ｂ コンタクトプラグ
３０ 強誘電体キャパシタ
３３，４３３，４３３ａ 下部電極
３４ 強誘電体膜、ＰＺＴ膜
３４Ｃ，２３４Ｃ 下部強誘電体膜
３４Ｄ 上部強誘電体膜
３５ 上部電極
４０ 水素バリア膜
７５ 微小構造

Claims (5)

1. 基板上に形成された電界効果型トランジスタと、
   前記電界効果型トランジスタを形成した前記基板上に形成される層間絶縁膜と、
   前記電界効果型トランジスタのソース／ドレイン領域の一方の領域上にプラグを介して接続される下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、
   を備える半導体記憶装置であって、
   前記下部電極表面に、高さと面内方向のサイズがともに１〜５０ｎｍである微小構造を備え、
   前記強誘電体膜は、前記下部電極から所定の厚さを有する下部強誘電体膜と、該下部強誘電体膜上に形成され、前記下部強誘電体膜と同じ元素の強誘電体材料からなる上部強誘電体膜と、から構成され、
   前記下部強誘電体膜は、前記上部強誘電体膜に比して組成、結晶方向および結晶粒子の粒径の少なくとも１つを変化させた結晶粒子からなる部分を含むことを特徴とする半導体記憶装置。
2. 前記微小構造は、導電性酸化物によって形成されるとともに、前記下部電極の表面領域のうち２０％から８０％を覆うことを特徴とする請求項１に記載の半導体記憶装置。
3. 基板上に形成された電界効果型トランジスタと、
   前記電界効果型トランジスタを形成した前記基板上に形成される層間絶縁膜と、
   前記電界効果型トランジスタのソース／ドレイン領域の一方の領域上にプラグを介して接続される下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、
   を備える半導体記憶装置であって、
   前記下部電極は、高さと面内方向のサイズがともに１〜５０ｎｍである凹凸形状を表面に有し、
   前記強誘電体膜は、前記下部電極から所定の厚さを有する下部強誘電体膜と、該下部強誘電体膜上に形成され、前記下部強誘電体膜と同じ元素の強誘電体材料からなる上部強誘電体膜と、から構成され、
   前記下部強誘電体膜は、前記上部強誘電体膜に比して組成、結晶方向および結晶粒子の粒径の少なくとも１つを変化させた結晶粒子からなる部分を含むことを特徴とする半導体記憶装置。
4. 基板上に電界効果型トランジスタを形成し、前記電界効果型トランジスタを覆う層間絶縁膜を形成し、前記電界効果型トランジスタのソース／ドレイン領域に連通するコンタクトホールを前記層間絶縁膜に形成して、前記コンタクトホールにコンタクトプラグを形成する工程と、
   前記コンタクトプラグが形成された前記層間絶縁膜上に導電性材料からなる下部電極を形成する工程と、
   前記下部電極表面に、高さと電極の面内方向のサイズがともに１〜５０ｎｍである微小構造を形成する工程と、
   前記微小構造を設けた下部電極上に強誘電体膜をその場で結晶化させて形成する工程と、
   前記強誘電体膜上に上部電極を形成する工程と、
   を含むことを特徴とする半導体記憶装置の製造方法。
5. 基板上に電界効果型トランジスタを形成し、前記電界効果型トランジスタを覆う層間絶縁膜を形成し、前記電界効果型トランジスタのソース／ドレイン領域に連通するコンタクトホールを前記層間絶縁膜に形成して、前記コンタクトホールにコンタクトプラグを形成する工程と、
   前記コンタクトプラグが形成された前記層間絶縁膜上に、導電性材料からなる下部電極であって、表面に１−５０ｎｍの凹凸を有する下部電極を形成する工程と、
   前記凹凸を有する下部電極上に強誘電体膜をその場で結晶化させて形成する工程と、
   前記強誘電体膜上に上部電極を形成する工程と、
   を含むことを特徴とする半導体記憶装置の製造方法。

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