JPH10189909A - 誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法 - Google Patents
誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法Info
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- JPH10189909A JPH10189909A JP8358134A JP35813496A JPH10189909A JP H10189909 A JPH10189909 A JP H10189909A JP 8358134 A JP8358134 A JP 8358134A JP 35813496 A JP35813496 A JP 35813496A JP H10189909 A JPH10189909 A JP H10189909A
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
Abstract
(57)【要約】
【課題】 Ｐｔ下部電極の表面の凹凸を平坦化し、リー
ク電流を発生させない高性能な誘電体キャパシタ及び誘
電体メモリ装置と、これらの製造方法を提供すること。 【解決手段】 Ｐｔ下部電極３８の表面の尖った凸部３
８ａを電解研磨によって研磨して曲率半径の拡大した曲
面３８ａ’に平坦化させる。これにより、凸部３８ａが
球面状の曲面３８ａ’に形成され、電界集中による電流
のリークが大幅に減少する。
ク電流を発生させない高性能な誘電体キャパシタ及び誘
電体メモリ装置と、これらの製造方法を提供すること。 【解決手段】 Ｐｔ下部電極３８の表面の尖った凸部３
８ａを電解研磨によって研磨して曲率半径の拡大した曲
面３８ａ’に平坦化させる。これにより、凸部３８ａが
球面状の曲面３８ａ’に形成され、電界集中による電流
のリークが大幅に減少する。
Description
【０００１】
【発明の属する技術分野】本発明は、誘電体キャパシタ
（特に、高誘電体キャパシタ又は強誘電体キャパシタ）
及び誘電体メモリ装置（特に、高誘電体キャパシタ又は
強誘電体キャパシタを用いた半導体メモリ）と、これら
の製造方法に関するものである。
（特に、高誘電体キャパシタ又は強誘電体キャパシタ）
及び誘電体メモリ装置（特に、高誘電体キャパシタ又は
強誘電体キャパシタを用いた半導体メモリ）と、これら
の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体メモリとして、高誘電体キ
ャパシタ又は強誘電体キャパシタを有する高誘電体メモ
リ装置又は強誘電体メモリ装置の需要が伸びてきてい
る。
ャパシタ又は強誘電体キャパシタを有する高誘電体メモ
リ装置又は強誘電体メモリ装置の需要が伸びてきてい
る。
【０００３】高誘電体キャパシタはＢＳＴＯ（Ｂａ，Ｓ
ｒ）ＴｉＯ3 ）の如き高誘電体物質を誘電体膜に用いた
ものであって、ＤＲＡＭ（Dynamic Random Access Memo
ry）のメモリセルのセル容量を形成している。
ｒ）ＴｉＯ3 ）の如き高誘電体物質を誘電体膜に用いた
ものであって、ＤＲＡＭ（Dynamic Random Access Memo
ry）のメモリセルのセル容量を形成している。
【０００４】また、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）
の如き強誘電体物質を誘電体膜に用いてセルキャパシタ
を形成することにより、その残留分極特性を用いた不揮
発性記憶素子であるＦＲＡＭ（Ferroelectric Random A
ccess Memory）のメモリセルを構成している。
の如き強誘電体物質を誘電体膜に用いてセルキャパシタ
を形成することにより、その残留分極特性を用いた不揮
発性記憶素子であるＦＲＡＭ（Ferroelectric Random A
ccess Memory）のメモリセルを構成している。
【０００５】しかし、例えばＤＲＡＭにおいて、その高
集積化が進むに伴って、メモリセルのキャパシタ面積の
確保が困難を極めつつある。この課題を克服するために
は、キャパシタ構造を３次元化したり、或いは誘電率の
高い物質を誘電体膜に用いることなどが検討されてい
る。
集積化が進むに伴って、メモリセルのキャパシタ面積の
確保が困難を極めつつある。この課題を克服するために
は、キャパシタ構造を３次元化したり、或いは誘電率の
高い物質を誘電体膜に用いることなどが検討されてい
る。
【０００６】メモリセルに用いられている高誘電体キャ
パシタは、例えば図６に示すように、電極構成成分の拡
散防止用としてＴｉ接着剤層及びＴｉＮ層からなるバリ
アメタル層３９上にＰｔ又はＩｒからなる下部電極３８
が積層されたＰｔ／ＴｉＮ／Ｔｉ又はＩｒ／ＴｉＮ／Ｔ
ｉ構造が用いられており、この積層体上にスパッタリン
グ法又は電子線加熱方式の蒸着法によってＢＳＴＯ等の
高誘電体薄膜４０が形成され、更にこれとほぼ同一パタ
ーンにＰｔ又はＩｒからなる上部電極３７が形成されて
いる。
パシタは、例えば図６に示すように、電極構成成分の拡
散防止用としてＴｉ接着剤層及びＴｉＮ層からなるバリ
アメタル層３９上にＰｔ又はＩｒからなる下部電極３８
が積層されたＰｔ／ＴｉＮ／Ｔｉ又はＩｒ／ＴｉＮ／Ｔ
ｉ構造が用いられており、この積層体上にスパッタリン
グ法又は電子線加熱方式の蒸着法によってＢＳＴＯ等の
高誘電体薄膜４０が形成され、更にこれとほぼ同一パタ
ーンにＰｔ又はＩｒからなる上部電極３７が形成されて
いる。
【０００７】このような図６に示した誘電体キャパシタ
Ｃａｐ及びメモリセルＭ−Ｃｅｌにおいて、キャパシタ
の電極は、誘電体膜１２にＢＳＴＯを用いる場合、主に
白金（Ｐｔ）のスパッタリング又は蒸着によって形成さ
れる。
Ｃａｐ及びメモリセルＭ−Ｃｅｌにおいて、キャパシタ
の電極は、誘電体膜１２にＢＳＴＯを用いる場合、主に
白金（Ｐｔ）のスパッタリング又は蒸着によって形成さ
れる。
【０００８】しかし、本発明者が、そうした白金電極に
ついて検討を加えた結果、特にそのＰｔ下部電極３８の
表面が、図１４に示す如く尖った凸部３８ａが島状に多
数存在した粗面を呈することが判明した。これは、Ｐｔ
の粒子がスパッタリング又は蒸着によって円錐状に付着
するからである。
ついて検討を加えた結果、特にそのＰｔ下部電極３８の
表面が、図１４に示す如く尖った凸部３８ａが島状に多
数存在した粗面を呈することが判明した。これは、Ｐｔ
の粒子がスパッタリング又は蒸着によって円錐状に付着
するからである。
【０００９】誘電体キャパシタにおいて、絶縁性は重要
な性能の一つであるが、上記の如き構造においてはリー
ク電流が大きく、誘電体メモリ装置の性能を左右する重
大な欠陥となることが分かった。リーク電流が増加すれ
ば、誘電体メモリ装置の電荷蓄積状態が変動し、メモリ
機能が誤動作あるいは破壊されることがある。
な性能の一つであるが、上記の如き構造においてはリー
ク電流が大きく、誘電体メモリ装置の性能を左右する重
大な欠陥となることが分かった。リーク電流が増加すれ
ば、誘電体メモリ装置の電荷蓄積状態が変動し、メモリ
機能が誤動作あるいは破壊されることがある。
【００１０】
【発明が解決しようとする課題】本発明の目的は、リー
ク電流が大幅に減少し或いは発生しない高性能な誘電体
キャパシタ及び誘電体メモリ装置と、これらを再現性良
く製造できる方法を提供することにある。
ク電流が大幅に減少し或いは発生しない高性能な誘電体
キャパシタ及び誘電体メモリ装置と、これらを再現性良
く製造できる方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明者は、上記の目的
を達成するために鋭意検討した結果、上述した下部電極
と誘電体膜との界面のショットキー電子放出機構によっ
てリーク電流が律速されることに着目した。即ち、リー
ク電流（電子放出）が前記界面での前記凸部の曲率半径
に強く依存し、下部電極の表面の凸部尖端での電界集中
に起因するものであることをつき止め、誘電体膜を積層
する下部電極の表面を平坦化することが極めて重要であ
るとの認識に基づいて、リーク電流を大きく減少させる
ことのできる効果的な方法を見出し、本発明に到達した
ものである。
を達成するために鋭意検討した結果、上述した下部電極
と誘電体膜との界面のショットキー電子放出機構によっ
てリーク電流が律速されることに着目した。即ち、リー
ク電流（電子放出）が前記界面での前記凸部の曲率半径
に強く依存し、下部電極の表面の凸部尖端での電界集中
に起因するものであることをつき止め、誘電体膜を積層
する下部電極の表面を平坦化することが極めて重要であ
るとの認識に基づいて、リーク電流を大きく減少させる
ことのできる効果的な方法を見出し、本発明に到達した
ものである。
【００１２】即ち、本発明は、第１の電極（例えばＰｔ
電極：以下、同様）上に誘電体膜（例えばＢＳＴＯ膜：
以下、同様）及び第２の電極（例えばＰｔ電極：以下、
同様）が順次積層され、前記誘電体膜側の前記第１の電
極の表面が電解研磨されている誘電体キャパシタ、及び
この誘電体キャパシタをメモリセルに有する誘電体メモ
リ装置に係るものである。
電極：以下、同様）上に誘電体膜（例えばＢＳＴＯ膜：
以下、同様）及び第２の電極（例えばＰｔ電極：以下、
同様）が順次積層され、前記誘電体膜側の前記第１の電
極の表面が電解研磨されている誘電体キャパシタ、及び
この誘電体キャパシタをメモリセルに有する誘電体メモ
リ装置に係るものである。
【００１３】また、本発明は、第１の電極上に誘電体膜
及び第２の電極が順次積層された誘電体キャパシタを製
造するに際し、前記第１の電極を形成する工程と、前記
第１の電極を電解液に浸漬する工程と、前記電解液中の
前記第１の電極を正極とし、対極との間に電圧を印加し
て前記第１の電極の表面を電解研磨する工程とを行う、
誘電体キャパシタの製造方法、及びこの製造方法によっ
て誘電体キャパシタをメモリセルに作製する、誘電体メ
モリ装置の製造方法に係るものである。
及び第２の電極が順次積層された誘電体キャパシタを製
造するに際し、前記第１の電極を形成する工程と、前記
第１の電極を電解液に浸漬する工程と、前記電解液中の
前記第１の電極を正極とし、対極との間に電圧を印加し
て前記第１の電極の表面を電解研磨する工程とを行う、
誘電体キャパシタの製造方法、及びこの製造方法によっ
て誘電体キャパシタをメモリセルに作製する、誘電体メ
モリ装置の製造方法に係るものである。
【００１４】本発明によれば、Ｐｔ等からなる前記第１
の電極の表面に存在していた凸部の尖端が、電解研磨に
よってオングストロームレベルで超微細に均一に研磨さ
れて電解液中に溶解され、徐々に球面状の曲面に変化
し、更にこの曲面の曲率半径が増加することにより平坦
度も増すことになる。この結果、第１の電極の表面が効
果的かつ十分に平坦化されるため、動作時の電界集中が
回避され、リーク電流が大幅に減少する。
の電極の表面に存在していた凸部の尖端が、電解研磨に
よってオングストロームレベルで超微細に均一に研磨さ
れて電解液中に溶解され、徐々に球面状の曲面に変化
し、更にこの曲面の曲率半径が増加することにより平坦
度も増すことになる。この結果、第１の電極の表面が効
果的かつ十分に平坦化されるため、動作時の電界集中が
回避され、リーク電流が大幅に減少する。
【００１５】
【発明の実施の形態】本発明の誘電体キャパシタ及び誘
電体メモリ装置と、これらの製造方法においては、スパ
ッタリング法、電子線加熱方式の蒸着法の如き物理的堆
積法によって前記第１の電極として形成された薄膜の表
面が、電解研磨によって平坦化されることが望ましい。
電体メモリ装置と、これらの製造方法においては、スパ
ッタリング法、電子線加熱方式の蒸着法の如き物理的堆
積法によって前記第１の電極として形成された薄膜の表
面が、電解研磨によって平坦化されることが望ましい。
【００１６】この場合、前記第１の電極及び前記第２の
電極が例えばＰｔ薄膜である。また、前記誘電体膜がＢ
ＳＴＯ等の高誘電体膜又はＰＺＴ等の強誘電体膜で形成
されることが望ましい。
電極が例えばＰｔ薄膜である。また、前記誘電体膜がＢ
ＳＴＯ等の高誘電体膜又はＰＺＴ等の強誘電体膜で形成
されることが望ましい。
【００１７】そして、前記第１の電極の電解研磨面上に
前記誘電体膜を形成し、更にこの誘電体膜上にＰｔ等か
らなる前記第２の電極を形成することが望ましい。
前記誘電体膜を形成し、更にこの誘電体膜上にＰｔ等か
らなる前記第２の電極を形成することが望ましい。
【００１８】また、前記電解研磨時において第１の電極
に対向する前記対極の対向先端部の曲率半径を１〜５０
ｍｍとし、前記対極と前記第１の電極との間隔を５〜１
００ｍｍとすることが望ましい。
に対向する前記対極の対向先端部の曲率半径を１〜５０
ｍｍとし、前記対極と前記第１の電極との間隔を５〜１
００ｍｍとすることが望ましい。
【００１９】更に、前記正極の近傍に高濃度イオン領域
が形成されるように、前記電解液の温度と印加電圧とを
調整することが望ましい。
が形成されるように、前記電解液の温度と印加電圧とを
調整することが望ましい。
【００２０】その上で、前記対極と前記第１の電極との
距離を所定範囲内に保ち、これらの間に所定電圧を印加
しつつ、前記対極を走査させることが望ましい。
距離を所定範囲内に保ち、これらの間に所定電圧を印加
しつつ、前記対極を走査させることが望ましい。
【００２１】
【実施例】以下、本発明を実施例について説明する。
【００２２】図１は、本発明に基づいて、下部電極の形
成から上部電極の形成に至るまでの工程の一例を要部に
ついて示す概略断面図である。
成から上部電極の形成に至るまでの工程の一例を要部に
ついて示す概略断面図である。
【００２３】即ち、図１（ａ）は、前述した如くにして
Ｔｉ接着剤層及びＴｉＮ層からなるバリアメタル層３９
上に真空蒸着法（又はスパッタリング法）によりＰｔ等
からなる下部電極３８を例えば約１，０００Åの厚さに
形成した状態を示し、前述したものと同様に、下部電極
３８の表面には尖った（曲率半径の非常に小さい）凸部
３８ａと凹部３８ｂとが例えば断面鋸刃状に存在してい
る。
Ｔｉ接着剤層及びＴｉＮ層からなるバリアメタル層３９
上に真空蒸着法（又はスパッタリング法）によりＰｔ等
からなる下部電極３８を例えば約１，０００Åの厚さに
形成した状態を示し、前述したものと同様に、下部電極
３８の表面には尖った（曲率半径の非常に小さい）凸部
３８ａと凹部３８ｂとが例えば断面鋸刃状に存在してい
る。
【００２４】そして、後記の条件で下部電極３８を電解
研磨することにより、図１（ｂ）の如く、表面の凸部３
８ａの尖端部分が研磨され、曲率半径が拡大された球面
状の曲面に平坦化された凸部３８ａ’となり、これに伴
って凸部間の凹部３８ｂ’は浅くなる。本実施例では、
Ｐｔ下部電極３８の表面はオングストロームレベルのサ
イズで平坦化されるものである。
研磨することにより、図１（ｂ）の如く、表面の凸部３
８ａの尖端部分が研磨され、曲率半径が拡大された球面
状の曲面に平坦化された凸部３８ａ’となり、これに伴
って凸部間の凹部３８ｂ’は浅くなる。本実施例では、
Ｐｔ下部電極３８の表面はオングストロームレベルのサ
イズで平坦化されるものである。
【００２５】このように平坦化された下部電極３８上に
は、図１（ｃ）の如くにＢＳＴＯ等の高誘電体膜４０を
スパッタリング法等によって積層し、更に、その上に図
１（ｄ）の如くにＰｔ等からなる上部電極１３を真空蒸
着法（又はスパッタリング法）によって形成し、高誘電
体キャパシタＣａｐを作製する。
は、図１（ｃ）の如くにＢＳＴＯ等の高誘電体膜４０を
スパッタリング法等によって積層し、更に、その上に図
１（ｄ）の如くにＰｔ等からなる上部電極１３を真空蒸
着法（又はスパッタリング法）によって形成し、高誘電
体キャパシタＣａｐを作製する。
【００２６】図２は、下部電極３８を上記の如く形成す
るための実験例を示す概略断面図である。
るための実験例を示す概略断面図である。
【００２７】この実験に際しては、熱酸化法によりＳｉ
Ｏ2 層１９を形成したシリコンウエハからなる基板１８
上に、電子線加熱方式の蒸着法によって約１，０００Å
の厚みにＰｔ層３８を堆積させ、図１（ａ）と同様の積
層体を作製した。
Ｏ2 層１９を形成したシリコンウエハからなる基板１８
上に、電子線加熱方式の蒸着法によって約１，０００Å
の厚みにＰｔ層３８を堆積させ、図１（ａ）と同様の積
層体を作製した。
【００２８】そして、これを図２（ａ）の如く、適度に
（好ましくは約３０〜７０℃に）加熱した王水（混合比
が濃塩酸：濃硝酸：水＝３：１：４）からなる電解液１
６を入れた電解液槽１５の中に浸漬し、基板１８上のＰ
ｔ層３８を直流電源１０の正極に接続してアノードと
し、また対極としての陰極１７には、先端（下端）の曲
率半径が１ｍｍ〜５０ｍｍ程度となるように加工した白
金ロッド（但し、図２（ｂ）では理解容易のためにロッ
ド径を細く示している。）を用い、この両電極３８−１
７間の距離は５ｍｍ〜１００ｍｍとして、電解研磨によ
る微細加工性を向上させた。陰極１７の先端の曲率半径
又は電極間距離は、上記範囲より小さいと、電解研磨の
加工性が低下し易く、また大きいと、電流分布が不均一
となり、電解研磨の加工性も低下し易い。上記範囲のロ
ッド曲率半径によって、十分な電流密度が得られる。そ
して、王水１６の積極的な攪拌は行わなかった。
（好ましくは約３０〜７０℃に）加熱した王水（混合比
が濃塩酸：濃硝酸：水＝３：１：４）からなる電解液１
６を入れた電解液槽１５の中に浸漬し、基板１８上のＰ
ｔ層３８を直流電源１０の正極に接続してアノードと
し、また対極としての陰極１７には、先端（下端）の曲
率半径が１ｍｍ〜５０ｍｍ程度となるように加工した白
金ロッド（但し、図２（ｂ）では理解容易のためにロッ
ド径を細く示している。）を用い、この両電極３８−１
７間の距離は５ｍｍ〜１００ｍｍとして、電解研磨によ
る微細加工性を向上させた。陰極１７の先端の曲率半径
又は電極間距離は、上記範囲より小さいと、電解研磨の
加工性が低下し易く、また大きいと、電流分布が不均一
となり、電解研磨の加工性も低下し易い。上記範囲のロ
ッド曲率半径によって、十分な電流密度が得られる。そ
して、王水１６の積極的な攪拌は行わなかった。
【００２９】上記の白金ロッド１７は、Ｐｔ層３８と所
定間隔を保ち、電流を局所的に集中させつつ高速度で図
２（ａ）に矢印で示すように走査させた。この走査パタ
ーンは例えば蛇行状であってよく、また複数本のロッド
１７を同時に走査してもよい。
定間隔を保ち、電流を局所的に集中させつつ高速度で図
２（ａ）に矢印で示すように走査させた。この走査パタ
ーンは例えば蛇行状であってよく、また複数本のロッド
１７を同時に走査してもよい。
【００３０】図２（ｂ）は、図２（ａ）のｂ部の拡大図
であって、電解研磨のメカニズムを示すものである。即
ち、図２（ｂ）の状態でＰｔ層３８（アノード）に電圧
を印加すると、Ｐｔ層３８の凸部３８ａの尖端部のＰｔ
原子が電離してイオン（Ｐｔ2+）となり、電解液１６中
に放出されて白金ロッド１７（カソード）において還元
され、金属Ｐｔとして析出（電析）する。そして、後述
の如く、Ｐｔ層３８の凸部３８ａ間の凹部３８ｂ内にＰ
ｔ2+が蓄積されてＰｔイオン濃度領域が形成されるよう
に電圧を印加して、凸部３８ａにおいてのみＰｔをイオ
ン化させ、溶解させるように操作する。
であって、電解研磨のメカニズムを示すものである。即
ち、図２（ｂ）の状態でＰｔ層３８（アノード）に電圧
を印加すると、Ｐｔ層３８の凸部３８ａの尖端部のＰｔ
原子が電離してイオン（Ｐｔ2+）となり、電解液１６中
に放出されて白金ロッド１７（カソード）において還元
され、金属Ｐｔとして析出（電析）する。そして、後述
の如く、Ｐｔ層３８の凸部３８ａ間の凹部３８ｂ内にＰ
ｔ2+が蓄積されてＰｔイオン濃度領域が形成されるよう
に電圧を印加して、凸部３８ａにおいてのみＰｔをイオ
ン化させ、溶解させるように操作する。
【００３１】このような現象が、白金ロッド１７の矢印
方向への操作中に生じ、各凸部３８ａにおいて繰り返さ
れることにより、各凸部３８ａの尖端部が電解研磨され
ることになり、徐々に削り取られて曲率半径が拡大した
球面状の断面形状に変化する（この場合、凹部３８ｂ近
傍は蓄積されたＰｔイオンの高濃度領域に形成される
が、付着することはない）。このような現象は、図３に
示す如く、アノード電圧（Ｐｔ層３８の電圧）の変化に
対する電流の変化を表した電流−電圧曲線により確認す
ることができる。
方向への操作中に生じ、各凸部３８ａにおいて繰り返さ
れることにより、各凸部３８ａの尖端部が電解研磨され
ることになり、徐々に削り取られて曲率半径が拡大した
球面状の断面形状に変化する（この場合、凹部３８ｂ近
傍は蓄積されたＰｔイオンの高濃度領域に形成される
が、付着することはない）。このような現象は、図３に
示す如く、アノード電圧（Ｐｔ層３８の電圧）の変化に
対する電流の変化を表した電流−電圧曲線により確認す
ることができる。
【００３２】即ち、図３に示す電流−電圧曲線２０のＡ
−Ｂ領域においては、図２（ｂ）における凸部３８ａの
結晶粒界などの比較的弱い部分からＰｔ原子が激しく溶
けだしている状態を示している。そして、さらに電圧を
上昇させると、Ｂ−Ｃ領域では、電圧を増しても、これ
らに伴っては電流がそれ程増加しない。つまり、この領
域では、Ｐｔ層３８（アノード）の溶解に対して、金属
イオン（Ｐｔ2+）の拡散が遅れるために、Ｐｔ層３８の
近傍にイオンが蓄積し、図２（ｂ）に示したように、Ｐ
ｔ層３８の表面の微視的な凸部３８ａの尖端部において
もっぱら溶解が進行するものと見られる。
−Ｂ領域においては、図２（ｂ）における凸部３８ａの
結晶粒界などの比較的弱い部分からＰｔ原子が激しく溶
けだしている状態を示している。そして、さらに電圧を
上昇させると、Ｂ−Ｃ領域では、電圧を増しても、これ
らに伴っては電流がそれ程増加しない。つまり、この領
域では、Ｐｔ層３８（アノード）の溶解に対して、金属
イオン（Ｐｔ2+）の拡散が遅れるために、Ｐｔ層３８の
近傍にイオンが蓄積し、図２（ｂ）に示したように、Ｐ
ｔ層３８の表面の微視的な凸部３８ａの尖端部において
もっぱら溶解が進行するものと見られる。
【００３３】そして、さらに電圧を上げてＰｔ層３８の
電位を高めていくと、Ｃ−Ｄ領域に示されるように、Ｐ
ｔ層３８の溶解と酸素の発生とが同時に起こるために著
しい電流の増加が見られる。
電位を高めていくと、Ｃ−Ｄ領域に示されるように、Ｐ
ｔ層３８の溶解と酸素の発生とが同時に起こるために著
しい電流の増加が見られる。
【００３４】上記したことから、Ｂ−Ｃ領域における電
圧印加条件が電解研磨によるＰｔ層３８の表面の平坦化
（即ち、凸部３８ａの研磨）に効果があることが分か
る。
圧印加条件が電解研磨によるＰｔ層３８の表面の平坦化
（即ち、凸部３８ａの研磨）に効果があることが分か
る。
【００３５】Ｐｔ表面を電解研磨で平坦化する上で、硫
酸などの一般的な酸性溶液やシアン系溶液などを用いた
電解ではＰｔは全く溶解しないが、王水（混合比が濃塩
酸：濃硝酸：水＝３：１：４）１６にＰｔを浸漬し、こ
の王水１６の浴温を５０℃以上に加熱すると、Ｐｔの溶
解速度が大きくなる。これは、Ｐｔの電解研磨にとって
有利な条件である。
酸などの一般的な酸性溶液やシアン系溶液などを用いた
電解ではＰｔは全く溶解しないが、王水（混合比が濃塩
酸：濃硝酸：水＝３：１：４）１６にＰｔを浸漬し、こ
の王水１６の浴温を５０℃以上に加熱すると、Ｐｔの溶
解速度が大きくなる。これは、Ｐｔの電解研磨にとって
有利な条件である。
【００３６】上記の如くＰｔ層３８の表面の凸部３８ａ
を電解研磨して球面状の曲面を形成するためには、Ｐｔ
層３８の近傍に上記した高濃度イオン領域を形成させる
ことが重要である。このためには、凸部３８ａの先端か
ら溶解を進行させるべく、王水１６の温度を５０〜６０
℃に設定し、さらに図３におけるＢ−Ｃ領域に相当する
電圧を印加することによって、電解研磨条件を有利に設
定することができる。
を電解研磨して球面状の曲面を形成するためには、Ｐｔ
層３８の近傍に上記した高濃度イオン領域を形成させる
ことが重要である。このためには、凸部３８ａの先端か
ら溶解を進行させるべく、王水１６の温度を５０〜６０
℃に設定し、さらに図３におけるＢ−Ｃ領域に相当する
電圧を印加することによって、電解研磨条件を有利に設
定することができる。
【００３７】一般的には、化学的に物質を溶解するため
には７０℃以上の加熱が必要であるが、本実施例は上記
の如く、溶解速度が極めて遅い温度条件において電解研
磨処理することが大きな特徴である。また、電流密度を
上げるために、先端に曲率をもたせたロッド１７を使用
することも特徴的である。
には７０℃以上の加熱が必要であるが、本実施例は上記
の如く、溶解速度が極めて遅い温度条件において電解研
磨処理することが大きな特徴である。また、電流密度を
上げるために、先端に曲率をもたせたロッド１７を使用
することも特徴的である。
【００３８】本実施例によれば、上記の電解研磨時に、
Ｐｔ層３８表面のＰｔ粒子の凸部３８ａの先端近傍から
溶解が始まり、しかも凹部３８ｂ近傍にＰｔイオンが高
濃度に蓄積することにより、凹部３８ｂ内では溶解が進
みにくく、凸部３８ａが球面状の曲面に形成され易くな
る。また、白金ロッド１７の先端が曲面に形成されてい
るので、電流を局所的に集中させることができ、この白
金ロッド１７をＰｔ層面を走査させることにより、Ｐｔ
層の全面を均等に研磨することができ、しかも電力消費
も少なくてすむ。
Ｐｔ層３８表面のＰｔ粒子の凸部３８ａの先端近傍から
溶解が始まり、しかも凹部３８ｂ近傍にＰｔイオンが高
濃度に蓄積することにより、凹部３８ｂ内では溶解が進
みにくく、凸部３８ａが球面状の曲面に形成され易くな
る。また、白金ロッド１７の先端が曲面に形成されてい
るので、電流を局所的に集中させることができ、この白
金ロッド１７をＰｔ層面を走査させることにより、Ｐｔ
層の全面を均等に研磨することができ、しかも電力消費
も少なくてすむ。
【００３９】電子線蒸着法により形成した膜厚１００ｎ
ｍのＰｔ層３８の表面をＡＦＭ（原子間顕微鏡）で観察
すると、粒径２００Å程度のＰｔ粒子が一面に敷き詰め
られた状態が観察できる。この粒子面内密度Ｎは２，５
００個／μｍ2 と見積もられる。ここで、このＰｔ粒子
は、先端が曲率ｒを持った先端角度θが６０度の円錐形
をなすものと近似する。
ｍのＰｔ層３８の表面をＡＦＭ（原子間顕微鏡）で観察
すると、粒径２００Å程度のＰｔ粒子が一面に敷き詰め
られた状態が観察できる。この粒子面内密度Ｎは２，５
００個／μｍ2 と見積もられる。ここで、このＰｔ粒子
は、先端が曲率ｒを持った先端角度θが６０度の円錐形
をなすものと近似する。
【００４０】図４（Ａ）は、先端角度が６０度である円
錐形のＰｔ粒子（上記の凸部３８ａを形成するもの）を
モデルとして上記した電解研磨のメカニズムを理論的に
示すものである。
錐形のＰｔ粒子（上記の凸部３８ａを形成するもの）を
モデルとして上記した電解研磨のメカニズムを理論的に
示すものである。
【００４１】図４（Ａ）において、Ｙ1 は円錐の斜面
（ＡＯ又はＢＯ）であり、 Ｙ1 ＝（１／√３）Ｘ で表される。また、Ｙ2 は、電解研磨後の凸部表面の曲
面（ＡＣＢ）であり、 Ｙ2 ＝√（ｒ2 −（Ｘ2 −２ｒ）2 ） で表される。そして、Ｖ（ｒ）は電解研磨によって除去
されるＡＯＢＣで囲まれた部分の体積であり、
（ＡＯ又はＢＯ）であり、 Ｙ1 ＝（１／√３）Ｘ で表される。また、Ｙ2 は、電解研磨後の凸部表面の曲
面（ＡＣＢ）であり、 Ｙ2 ＝√（ｒ2 −（Ｘ2 −２ｒ）2 ） で表される。そして、Ｖ（ｒ）は電解研磨によって除去
されるＡＯＢＣで囲まれた部分の体積であり、
【数１】 で表される。
【００４２】従って、電解研磨によってＰｔ粒子の先端
曲率がｒ1 からｒ2 まで変化すると、粒子１つに対して
溶解されるＰｔ重量は次の式（１）で示される。 Δｍ1 ＝２１．４５×１／６×π×（ｒ2 3−ｒ1 3）・・・（１）
曲率がｒ1 からｒ2 まで変化すると、粒子１つに対して
溶解されるＰｔ重量は次の式（１）で示される。 Δｍ1 ＝２１．４５×１／６×π×（ｒ2 3−ｒ1 3）・・・（１）
【００４３】また、金属の電析量（又は電解量）Δｍ2
は、次のファラデーの式（２）で表される。 Δｍ2 ＝（Ｍ×Ｉ×ｔ）／（ｎ×Ｎ×ｅ）・・・（２） ｛Ｍ：金属の原子量（Ｐｔは１９５．０９） Ｉ：電流値 ｔ：時間 Ｎ：アボガドロ数（６．０２×１０23） ｎ：金属の価数（Ｐｔは２） ｅ：素電荷（１．６×１０-19 Ｃ）｝
は、次のファラデーの式（２）で表される。 Δｍ2 ＝（Ｍ×Ｉ×ｔ）／（ｎ×Ｎ×ｅ）・・・（２） ｛Ｍ：金属の原子量（Ｐｔは１９５．０９） Ｉ：電流値 ｔ：時間 Ｎ：アボガドロ数（６．０２×１０23） ｎ：金属の価数（Ｐｔは２） ｅ：素電荷（１．６×１０-19 Ｃ）｝
【００４４】従って、電解によってイオン化するＰｔ重
量は次の式（３）で示される。 Δｍ2 ＝｛１９５．０９／（ｅ×２×６．０２×１０23）｝×Ｉ×ｔ ・・・（３）
量は次の式（３）で示される。 Δｍ2 ＝｛１９５．０９／（ｅ×２×６．０２×１０23）｝×Ｉ×ｔ ・・・（３）
【００４５】上記式（１）において、 ｒ1 ＝２０Å、 ｒ2 ＝６０Å、 Δｍ1 ×Ｌ×１０8 ＝Δｍ2 （但し、Ｌは粒子の面内密度であり、約２５００個／μ
ｍ2 である。）とおいて、式（３）のＩ×ｔについて解
くと、 Ｉ×ｔ＝３．５×１０-12 （Ｃ／ｃｍ2 ） となり、極めて小さな電気量で電解研磨が可能であるこ
とが容易に推定できる。
ｍ2 である。）とおいて、式（３）のＩ×ｔについて解
くと、 Ｉ×ｔ＝３．５×１０-12 （Ｃ／ｃｍ2 ） となり、極めて小さな電気量で電解研磨が可能であるこ
とが容易に推定できる。
【００４６】上記の如くに電解研磨されて平坦化処理さ
れたＰｔ電極上に、ＢＳＴＯ薄膜を堆積させて形成した
キャパシタの導電機構（リーク電流Ｊ）は、次の式
（４）に示されるようにショットキー電子放出によって
律速される。これは、Jpn. J. Appl. Phy., Vol.33(199
4) pp5255 −5258の記載に基づくものである。 Ｊ＝Ａ・Ｔ2 ｅｘｐ〔−ｑ（ΦB −√（ｑＥ／４πεｉ））／ｋＴ〕 ・・・（４） ｛√（ｑＥ／４πεｉ）：ショットキー効果によるバリ
ヤー高さの減少分を示す項 Ｅ：平均的な電界強度 Ａ：リチャードソン常数 Ｔ：温度｝
れたＰｔ電極上に、ＢＳＴＯ薄膜を堆積させて形成した
キャパシタの導電機構（リーク電流Ｊ）は、次の式
（４）に示されるようにショットキー電子放出によって
律速される。これは、Jpn. J. Appl. Phy., Vol.33(199
4) pp5255 −5258の記載に基づくものである。 Ｊ＝Ａ・Ｔ2 ｅｘｐ〔−ｑ（ΦB −√（ｑＥ／４πεｉ））／ｋＴ〕 ・・・（４） ｛√（ｑＥ／４πεｉ）：ショットキー効果によるバリ
ヤー高さの減少分を示す項 Ｅ：平均的な電界強度 Ａ：リチャードソン常数 Ｔ：温度｝
【００４７】式（４）において、Ｅは平均的な電界強度
を示しているが、誘電体膜とＰｔ電極との界面に着目す
ると、Ｐｔ粒子の先端の曲率に依存した局所電場を無視
することができない。従って、Ｐｔ粒子先端の曲率半径
をｒ、誘電体膜の厚みをｄ、印加電圧をＶとすると、局
所電界Ｅ’は図４（Ｂ）及び下記の計算から、 Ｅ’＝｛（ｒ＋ｄ）／ｒ｝（Ｖ／ｄ）・・・（５） である。ここで、Ｖとｄが一定とすれば、曲率半径ｒが
大きいほどＥ’が小さくなる。従って、式（４）に示さ
れるΦB −√（ｑＥ／４πεｉ）が大きくなり、リーク
電流Ｊが減少することがわかる。
を示しているが、誘電体膜とＰｔ電極との界面に着目す
ると、Ｐｔ粒子の先端の曲率に依存した局所電場を無視
することができない。従って、Ｐｔ粒子先端の曲率半径
をｒ、誘電体膜の厚みをｄ、印加電圧をＶとすると、局
所電界Ｅ’は図４（Ｂ）及び下記の計算から、 Ｅ’＝｛（ｒ＋ｄ）／ｒ｝（Ｖ／ｄ）・・・（５） である。ここで、Ｖとｄが一定とすれば、曲率半径ｒが
大きいほどＥ’が小さくなる。従って、式（４）に示さ
れるΦB −√（ｑＥ／４πεｉ）が大きくなり、リーク
電流Ｊが減少することがわかる。
【００４８】式（５）を説明すると、図４（Ｂ）におい
て局所電界について、球状コンデンサーを考える。Ａ球
に電荷＋ＱとＢ球に−Ｑが蓄積されているとする。
て局所電界について、球状コンデンサーを考える。Ａ球
に電荷＋ＱとＢ球に−Ｑが蓄積されているとする。
【００４９】このときの電界は、Ｅ＝（Ｑ／４πε）・
（１／ｒ2 ）である。
（１／ｒ2 ）である。
【数２】 ＝（Ｑ／４πε）｛（１／ｒ）−１／（ｒ＋ｄ）｝ ＝（Ｑ／４πε）・｛ｄ／ｒ（ｒ＋ｄ）｝ ・・・（６） で表される。
【００５０】電荷密度をδとすると、Ｑ＝δ×４π（ｒ
＋ｄ）2 を（６）に代入して、 ＶS ＝｛δ×４π（ｒ＋ｄ）2 ／４πε｝・ｄ／ｒ（ｒ＋ｄ） ＝（δ／ε）・｛（ｒ＋ｄ）／ｒ｝・ｄ ・・・（７） となる。
＋ｄ）2 を（６）に代入して、 ＶS ＝｛δ×４π（ｒ＋ｄ）2 ／４πε｝・ｄ／ｒ（ｒ＋ｄ） ＝（δ／ε）・｛（ｒ＋ｄ）／ｒ｝・ｄ ・・・（７） となる。
【００５１】電荷密度δの平行平板の電圧ＶP は、 ＶP ＝（δ／ε）・ｄ ・・・（８） となる。
【００５２】（７）と（８）から、球面表面では、平板
に対して、（ｒ＋ｄ）／ｒ倍の電圧になる。従って、球
面Ａの表面電圧ＶS は、印加電圧Ｖに対して、 Ｖs ＝｛（ｒ＋ｄ）／ｒ｝・Ｖ ・・・（９） ∴Ｅ＝ＶS ／ｄ＝｛（ｒ＋ｄ）／ｒ｝・（Ｖ／ｄ） ・・・（５） となる。
に対して、（ｒ＋ｄ）／ｒ倍の電圧になる。従って、球
面Ａの表面電圧ＶS は、印加電圧Ｖに対して、 Ｖs ＝｛（ｒ＋ｄ）／ｒ｝・Ｖ ・・・（９） ∴Ｅ＝ＶS ／ｄ＝｛（ｒ＋ｄ）／ｒ｝・（Ｖ／ｄ） ・・・（５） となる。
【００５３】図５は、計算によって求めたキャパシタの
電流−電圧特性の界面曲率依存性を示すグラフである。
電流−電圧特性の界面曲率依存性を示すグラフである。
【００５４】図５における曲率半径ｒ＝５Å、２０Å及
び６０Åに対応する各特性曲線は、上記した式（４）及
び式（５）から計算によって求めた電流−電圧曲線を示
している。ここでは、誘電体膜厚をｔ＝２５ｎｍ（２５
０Å）、温度は室温（Ｔ＝２９８Ｋ）、リチャードソン
常数Ａ＝１２０ａｍｐ／ｃｍ2 ／Ｋ2 として算出したも
のである。
び６０Åに対応する各特性曲線は、上記した式（４）及
び式（５）から計算によって求めた電流−電圧曲線を示
している。ここでは、誘電体膜厚をｔ＝２５ｎｍ（２５
０Å）、温度は室温（Ｔ＝２９８Ｋ）、リチャードソン
常数Ａ＝１２０ａｍｐ／ｃｍ2 ／Ｋ2 として算出したも
のである。
【００５５】このように、図５の結果からも、曲率半径
の増加（電界研磨時間の増大）に伴ってリーク電流Ｊが
著しく減少することが分かる。従って、電界研磨法によ
りＰｔ粒子の先端の曲率半径を増加させることによっ
て、キャパシタのリーク電流を大幅に減少させることが
可能である。
の増加（電界研磨時間の増大）に伴ってリーク電流Ｊが
著しく減少することが分かる。従って、電界研磨法によ
りＰｔ粒子の先端の曲率半径を増加させることによっ
て、キャパシタのリーク電流を大幅に減少させることが
可能である。
【００５６】上記したことから、例えばＰｔ／ＢＳＴＯ
／Ｐｔ構造の高誘電体キャパシタのリーク電流はＢＳＴ
Ｏ／Ｐｔ界面のショットキー電子放出機構によって律速
されるため、界面におけるＰｔ層の凸部の曲率半径に強
く依存していることは明らかである。従って、リーク電
流を低減するためには、本実施例による電解研磨法によ
り、スパッタリング法や電子線加熱方式の蒸着法により
形成したＰｔ層表面の凹凸を平坦化することが効果的で
あり、これを図１に示したように適用することにより、
低リーク電流で高性能な高誘電体キャパシタを再現性良
く製造することができる。
／Ｐｔ構造の高誘電体キャパシタのリーク電流はＢＳＴ
Ｏ／Ｐｔ界面のショットキー電子放出機構によって律速
されるため、界面におけるＰｔ層の凸部の曲率半径に強
く依存していることは明らかである。従って、リーク電
流を低減するためには、本実施例による電解研磨法によ
り、スパッタリング法や電子線加熱方式の蒸着法により
形成したＰｔ層表面の凹凸を平坦化することが効果的で
あり、これを図１に示したように適用することにより、
低リーク電流で高性能な高誘電体キャパシタを再現性良
く製造することができる。
【００５７】次に、上記した方法を適用したメモリセル
Ｍ−Ｃｅｌにおいて、キャパシタの下部電極３８は以下
に述べるような作製プロセスを図６〜図１３について説
明する。ここでは、ＣＵＢ（Cell Under Bitline）タイ
プのものによって説明する。
Ｍ−Ｃｅｌにおいて、キャパシタの下部電極３８は以下
に述べるような作製プロセスを図６〜図１３について説
明する。ここでは、ＣＵＢ（Cell Under Bitline）タイ
プのものによって説明する。
【００５８】まず、図７に示すように、Ｐ- 型シリコン
基板（ウエハ）１上に選択酸化法によりフィールド酸化
膜２を形成し、熱酸化法によるゲート酸化膜５及び化学
的気相成長法によるポリシリコンワードライン６（Ｗ
Ｌ）をそれぞれ形成し、そしてこれらをパターニングし
た後、更にＡｓ等のＮ型不純物の熱拡散でＮ+ 型ドレイ
ン領域３及びソース領域４をそれぞれ形成する。
基板（ウエハ）１上に選択酸化法によりフィールド酸化
膜２を形成し、熱酸化法によるゲート酸化膜５及び化学
的気相成長法によるポリシリコンワードライン６（Ｗ
Ｌ）をそれぞれ形成し、そしてこれらをパターニングし
た後、更にＡｓ等のＮ型不純物の熱拡散でＮ+ 型ドレイ
ン領域３及びソース領域４をそれぞれ形成する。
【００５９】次いで、図８に示すように、全面に化学的
気相成長法でＳｉＯ2 絶縁層７を堆積した後、フォトレ
ジストマスク（図示せず）を用いて絶縁層７をエッチン
グし、図９に示すように、ソース領域４上にコンタクト
ホール１４を所定形状に形成する。そして、ソース領域
４に接触するように、コンタクトホール１４を含む全面
にポリシリコン層８を化学的気相成長法で被着する。
気相成長法でＳｉＯ2 絶縁層７を堆積した後、フォトレ
ジストマスク（図示せず）を用いて絶縁層７をエッチン
グし、図９に示すように、ソース領域４上にコンタクト
ホール１４を所定形状に形成する。そして、ソース領域
４に接触するように、コンタクトホール１４を含む全面
にポリシリコン層８を化学的気相成長法で被着する。
【００６０】次いで、図１０のように、ストレージノー
ドとしてのポリシリコン層８、更にはＳｉＯ2 層７を化
学機械的研磨加工（ＣＭＰ：Chemical Mechanical Poli
shing/Planarization)又はプラズマエッチングによるエ
ッチバックによって、表面を平坦化する。
ドとしてのポリシリコン層８、更にはＳｉＯ2 層７を化
学機械的研磨加工（ＣＭＰ：Chemical Mechanical Poli
shing/Planarization)又はプラズマエッチングによるエ
ッチバックによって、表面を平坦化する。
【００６１】ここで、上記の平坦化処理を行わないと、
つまり、段差のあるまま上層を積層すると、上層の被覆
性が劣化し、リーク電流や膜剥がれの原因となる。
つまり、段差のあるまま上層を積層すると、上層の被覆
性が劣化し、リーク電流や膜剥がれの原因となる。
【００６２】次いで、この平坦化した表面上に、図１１
に示すように、Ｔｉ接着剤層及びＴｉＮ層からなるバリ
アメタル層用材料３９Ａをスパッタ又は蒸着後、図１２
に示すように、Ｐｔからなる下部電極材料層３８Ａをス
パッタ又は蒸着する。
に示すように、Ｔｉ接着剤層及びＴｉＮ層からなるバリ
アメタル層用材料３９Ａをスパッタ又は蒸着後、図１２
に示すように、Ｐｔからなる下部電極材料層３８Ａをス
パッタ又は蒸着する。
【００６３】次いで、図１３に示すように、フォトレジ
ストマスク（図示せず）を用いて、下部電極３８及びバ
リアメタル層３９をほぼ同一のパターンにエッチング加
工して下部電極３８が形成される。
ストマスク（図示せず）を用いて、下部電極３８及びバ
リアメタル層３９をほぼ同一のパターンにエッチング加
工して下部電極３８が形成される。
【００６４】次いで、図６に示すように、下部電極３８
上にスパッタリング法又は電子線加熱方式の蒸着法によ
ってＢＳＴＯ等の高誘電体薄膜４０を形成し、更にこれ
とほぼ同一パターンにＰｔ又はＩｒからなる上部電極３
７を形成する。そして、全面に被着した絶縁層１９及び
絶縁層７を通してコンタクトホール２１を形成し、ここ
にビットライン２４を被着し、メモリセルＭ−Ｃｅｌを
完成させる。
上にスパッタリング法又は電子線加熱方式の蒸着法によ
ってＢＳＴＯ等の高誘電体薄膜４０を形成し、更にこれ
とほぼ同一パターンにＰｔ又はＩｒからなる上部電極３
７を形成する。そして、全面に被着した絶縁層１９及び
絶縁層７を通してコンタクトホール２１を形成し、ここ
にビットライン２４を被着し、メモリセルＭ−Ｃｅｌを
完成させる。
【００６５】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基づいて更に変形が可
能である。
の実施例は本発明の技術的思想に基づいて更に変形が可
能である。
【００６６】例えば、上述の電極ロッド１７は形状を変
えてもよく、或いは１本のみでもよいが、同時に複数本
を用いることもできる。そして、印加電圧についても時
間的な変動成分を含む電圧印加も可能である。
えてもよく、或いは１本のみでもよいが、同時に複数本
を用いることもできる。そして、印加電圧についても時
間的な変動成分を含む電圧印加も可能である。
【００６７】また、上述の電解研磨方法は、例えば、硫
酸、硝酸などの無機系酸性溶液を電解液として用いて、
タングステン、アルミニウムなどの電極の表面の平坦化
にも適用可能である。
酸、硝酸などの無機系酸性溶液を電解液として用いて、
タングステン、アルミニウムなどの電極の表面の平坦化
にも適用可能である。
【００６８】また、電極を堆積させる方法としては、ス
パッタリング法、真空蒸着法以外にも、ＣＶＤ等の他の
方法を用いることも可能である。
パッタリング法、真空蒸着法以外にも、ＣＶＤ等の他の
方法を用いることも可能である。
【００６９】また、上述の誘電体膜４０の材料として
は、ＢＳＴＯ以外にも、チタン酸ストロンチウム、チタ
ン酸ジルコン酸鉛（ＰＺＴ）、酸化タンタルなどの誘電
体を使用することも可能である。
は、ＢＳＴＯ以外にも、チタン酸ストロンチウム、チタ
ン酸ジルコン酸鉛（ＰＺＴ）、酸化タンタルなどの誘電
体を使用することも可能である。
【００７０】また、電極３８、３７としては、Ｐｔ以外
にも、Ｉｒ等の貴金属が使用可能であり、バリアメタル
としてＴａＮやＴａＳｉＮ、ＴｉＡｌＮの使用も可能で
ある。
にも、Ｉｒ等の貴金属が使用可能であり、バリアメタル
としてＴａＮやＴａＳｉＮ、ＴｉＡｌＮの使用も可能で
ある。
【００７１】更に、本発明は、上述したＤＲＡＭ、ＦＲ
ＡＭをはじめ、これら以外のデバイスにも勿論適用可能
である。
ＡＭをはじめ、これら以外のデバイスにも勿論適用可能
である。
【００７２】
【発明の作用効果】本発明は上述した如く、第１の電極
の表面が電解研磨され、この上に誘電体膜及び第２の電
極が順次積層されているので、第１の電極の表面に存在
していた凸部尖端が電解研磨によって溶解して超微細に
均一に研磨され、曲率半径を拡大した球面状の曲面に形
成され、第１の電極の表面が平坦化されたものとなって
いる。従って、第１の電極と誘電体膜との界面における
動作時の電解集中を防止し、リーク電流を大幅に減少さ
せることができる。
の表面が電解研磨され、この上に誘電体膜及び第２の電
極が順次積層されているので、第１の電極の表面に存在
していた凸部尖端が電解研磨によって溶解して超微細に
均一に研磨され、曲率半径を拡大した球面状の曲面に形
成され、第１の電極の表面が平坦化されたものとなって
いる。従って、第１の電極と誘電体膜との界面における
動作時の電解集中を防止し、リーク電流を大幅に減少さ
せることができる。
【図１】本発明の実施例による高誘電体キャパシタの製
造工程を順次示す概略断面図である。
造工程を順次示す概略断面図である。
【図２】同、下部電極の電解研磨の方法を示す概略断面
図である。
図である。
【図３】同、電解に伴う電流−電圧曲線を示すグラフで
ある。
ある。
【図４】同、電解研磨の理論的説明図と局所電界の説明
図である。
図である。
【図５】同、電流−電圧特性の界面曲率依存性を示すグ
ラフである。
ラフである。
【図６】高誘電体キャパシタを組み込んだ高誘電体メモ
リセルの要部の断面図である。
リセルの要部の断面図である。
【図７】同、メモリセルの一製造工程段階を示す要部の
断面図である。
断面図である。
【図８】同、メモリセルの他の一製造工程段階を示す要
部の断面図である。
部の断面図である。
【図９】同、メモリセルの他の一製造工程段階を示す要
部の断面図である。
部の断面図である。
【図１０】同、メモリセルの他の一製造工程段階を示す
要部の断面図である。
要部の断面図である。
【図１１】同、メモリセルの他の一製造工程段階を示す
要部の断面図である。
要部の断面図である。
【図１２】同、メモリセルの他の一製造工程段階を示す
要部の断面図である。
要部の断面図である。
【図１３】同、メモリセルの更に他の一製造工程段階を
示す要部の断面図である。
示す要部の断面図である。
【図１４】従来例による高誘電体キャパシタの要部を示
す概略断面図である。
す概略断面図である。
６・・・ワード線 ８・・・ポリシリコン層 １６・・・王水 １７・・・白金ロッド １８・・・基板 １９・・・絶縁層 ２４・・・ビット線 ３７・・・上部電極 ３８・・・下部電極 ３８ａ、３８ａ’・・・凸部 ３８ｂ・・・凹部 ３９・・・バリアメタル層 ４０・・・高誘電体膜 Ｃａｐ・・・高誘電体キャパシタ Ｍ−Ｃｅｌ・・・メモリセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沼田 乾 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 奥野 泰利 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 西村 明俊 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内
Claims (14)
- 【請求項１】 第１の電極上に誘電体膜及び第２の電極
が順次積層され、前記誘電体膜側の前記第１の電極の表
面が電解研磨されている誘電体キャパシタ。 - 【請求項２】 物理的堆積法によって前記第１の電極と
して形成された薄膜の表面が、電解研磨によって平坦化
されている、請求項１に記載した誘電体キャパシタ。 - 【請求項３】 前記第１の電極及び前記第２の電極が白
金薄膜からなっている、請求項１に記載した誘電体キャ
パシタ。 - 【請求項４】 前記誘電体膜が高誘電体膜又は強誘電体
膜からなっている、請求項１に記載した誘電体キャパシ
タ。 - 【請求項５】 請求項１〜４のいずれか１項に記載した
誘電体キャパシタをメモリセルに有する誘電体メモリ装
置。 - 【請求項６】 第１の電極上に誘電体膜及び第２の電極
が順次積層された誘電体キャパシタを製造するに際し、 前記第１の電極を形成する工程と、 前記第１の電極を電解液に浸漬する工程と、 前記電解液中の前記第１の電極を正極とし、対極との間
に電圧を印加して前記第１の電極の表面を電解研磨する
工程とを行う、誘電体キャパシタの製造方法。 - 【請求項７】 前記第１の電極を物理的堆積法によって
形成する、請求項６に記載した方法。 - 【請求項８】 前記第１の電極の電解研磨面上に前記誘
電体膜を形成し、更にこの誘電体膜上に前記第２の電極
を形成する、請求項６に記載した方法。 - 【請求項９】 前記第１の電極及び前記第２の電極を白
金薄膜で形成する、請求項６に記載した方法。 - 【請求項１０】 前記誘電体膜を高誘電体又は強誘電体
で形成する、請求項６に記載した方法。 - 【請求項１１】 前記正極に対する前記対極の対向先端
部の曲率半径を１〜５０ｍｍとし、前記対極と前記正極
との間隔を５〜１００ｍｍとする、請求項６に記載した
方法。 - 【請求項１２】 前記正極の近傍に高濃度イオン領域が
形成されるように、前記電解液の温度と印加電圧とを調
整する、請求項６に記載した方法。 - 【請求項１３】 前記対極と前記正極との距離を所定範
囲内に保ち、これらの間に所定電圧を印加しつつ、前記
対極を走査させる、請求項６〜１２のいずれか１項に記
載した方法。 - 【請求項１４】 請求項６〜１３のいずれか１項に記載
した方法によって誘電体キャパシタをメモリセルに作製
する、誘電体メモリ装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8358134A JPH10189909A (ja) | 1996-12-27 | 1996-12-27 | 誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法 |
| US08/991,132 US6033953A (en) | 1996-12-27 | 1997-12-16 | Method for manufacturing dielectric capacitor, dielectric memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8358134A JPH10189909A (ja) | 1996-12-27 | 1996-12-27 | 誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189909A true JPH10189909A (ja) | 1998-07-21 |
Family
ID=18457725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8358134A Withdrawn JPH10189909A (ja) | 1996-12-27 | 1996-12-27 | 誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6033953A (ja) |
| JP (1) | JPH10189909A (ja) |
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| US7112121B2 (en) | 2000-08-30 | 2006-09-26 | Micron Technology, Inc. | Methods and apparatus for electrical, mechanical and/or chemical removal of conductive material from a microelectronic substrate |
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| US6033953A (en) | 2000-03-07 |
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