JP4184452B2 - 半導体集積回路構造を形成する方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は全体的にキャパシタの様な集積装置を構成するのに、誘電率の高い材料を使う改良された構造及び方法に関する。更に具体的に云うと、この発明は、キャパシタの下側電極の上に勾配つき側面を形成することに関する。好ましい実施例はダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術および課題】
この発明の範囲を制限するつもりはないが、この発明の背景を半導体集積回路の上の誘電率の高い材料に対する電気接続部を形成する現在の方法に関連して説明する。
【０００３】
ＤＲＡＭは多くのディジタル電子装置に使われており、コンピュータ・メモリに最も普通に使われる。コンピュータには多くのメモリを絶えず必要としている為に、高密度のＤＲＡＭに対する需要が生じている。一般的にＤＲＡＭはキャパシタをデータ記憶装置として使うが、貴重な回路面積の最大の使い手になりつつあるのがこう云う装置のキャパシタである。一層高い密度のキャパシタ回路を達成するには、集積回路の所定面積に対して一層大きい記憶静電容量を必要とする。一般的に、全体的な記憶静電容量は、キャパシタ誘電体と接触している電極の表面積、及び電極の間にある材料の誘電率に関係する。半導体集積回路の面積当たり一層高い静電容量を達成する為に一般的に利用されている現在の方法は、ＳｉＯ2又はＳｉＯ2／Ｓｉ3Ｎ4を誘電体として使って、トレンチ及び積重ねキャパシタ等の形状を高めることにより、単位面積当たりのキャパシタの表面積を増加することである。この方式は、２５６メガビット及び１ギガビットのＤＡＲＭと云う様な装置の製造可能性の点で非常に困難になる。
【０００４】
別の方式は、キャパシタ誘電体に、一層誘電率の高い材料を使い、回路面積をそれに対応して増加せずに、全体の記憶静電容量を増加する様にすることである。キャパシタを含む集積回路は、一層高い密度を達成する為には、高性能な誘電体を持つこう云う材料を必要とする。この明細書で云う「高性能な誘電体」と云う言葉は、装置の動作温度で、約５０より大きい誘電率を持つ材料を意味する。（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳＴ）の様な多くの材料は高性能な誘電率を持ち、それは一般的に標準的な半導体集積回路装置に使われている誘電体材料よりもずっと高い。種々の金属及び金属化合物、典形的にはＰｔの様な貴金属並びにＲｕＯ2の様な導電酸化物が、こう云う高性能な誘電体材料に対する電極として提案されている。然し、電子装置で役に立つ為には、こう云う誘電率の高い材料の有利な性質を減じない様な信頼性のある電極構造及び方法を工夫しなければならない。
【０００５】
【課題を解決する為の手段及び作用】
この発明では、高密度の集積回路キャパシタの上に勾配つき側壁を持つ下側電極を構成する改良された方法を提供する。更にこの方法は、一層大きな接触面積を与えながら、そして上側の角に於ける高性能な誘電体のひび割れを防止する為に滑らかな上面を保ちながら、前に堆積された下側にある材料又は層に悪影響なしに、下側電極の上に高性能な誘電体又は高−ｋ材料を堆積することができる様にする。
【０００６】
この発明は、乾式エッチ過程を用いて、経済的に勾配つき側壁を達成する方法を提供する。乾式エッチ過程は、湿式エッチング過程に比べて利点が得られる様にする為に、半導体産業で最初に開発された。乾式エッチの１つの利点は、湿式エッチングよりもより精密に制御することができることである。乾式エッチの別の重要な利点は異方性エッチができることである。これは、エッチ・パターンの段が略９０°、又はエッチの進行方向が主に垂直方向又は基板の表面に対して法線方向である場合である。大抵の今日のエッチ過程及び装置は、全体的な異方性エッチングを達成しようとしている。これは、等方性エッチングによって生ずるアンダーカットが重要な因子ではない時、より精密な集積回路構造が可能である為に望ましいことである。これと対照的に、この発明は、水平方向、即ち基板の表面と平行にも進行するエッチ・パターンを達成する様に構成された高密度プラズマ反応器を使うことを考えている。こうすると、この方法は部分的に従来の湿式エッチング過程の様な等方性エッチに似ているが、乾式プラズマ・エッチングの利点を有する。
【０００７】
大抵の集積回路エッチング技術が、選ばれた領域で材料を除去することを必要とする。これが、面全体を耐食性フォトレジストで被覆し、選択的にフォトレジストを除いて、エッチングすべきでない区域を残し、その後、面をエッチ過程にかけることによって行なわれる。通常、フォトレジストは、目標材料に所望のパターンをエッチングする前に、それが実質的に侵食されない様に選ばれ且つ十分な厚さにパターンぎめされる。フォトレジストのエッチング速度に対する目標材料のエッチング速度の比がこのエッチの選択度である。普通は、アンダーカットを防止すると共に一層広いプロセスの窓が得られる様にする為に、約８又は１０より大きい高い選択度が望ましい。これと対照的にこの発明は、ＤＲＡＭの下側電極の上に勾配つき側壁を得る為に、選択度の低いエッチ組成又はフォトレジストを用いる。この発明は、キャパシタの下側電極の上に、略垂直な側壁ではなく、勾配つき側壁をエッチする為にプラズマ処理技術を最適にした点では、最初であると思われる。
【０００８】
キャパシタの下側電極の上に勾配つき側壁を必要とすることは、下側電極の上に高性能な誘電体材料を堆積することと関係がある。高性能な誘電体材料の堆積は酸素含有雰囲気内で高い温度（一般的に約５００℃より高く、典形的には６００℃より高い）で行なわれるのが普通である。多くの電極材料は、こう云う環境では、酸化して、絶縁性になったり又はその他の形で劣化する。高性能な誘電体材料の堆積より前に形成された初期電極構造は、この堆積の間もその後も安定であるべきであり、これに対してこの堆積の後に形成された後続の電極構造は、この堆積の後でだけ安定であればよい。この明細書で、高性能な誘電体材料に接触する材料に関連して、「非反応性」と云う言葉を使う時、それは処理の間並びにその後、高性能な誘電体材料に対して安定な導電界面を作る材料を意味する。
【０００９】
高性能な誘電体材料に対する電極として使われる特定の材料に関係なく、特に半導体プロセスの集積の分野では、ある問題が一般的に全てに共通である。特に、高性能な誘電体材料の堆積又はアニールの間（又はその後）、下側電極の下側並びに／又は上側の角で高性能な誘電体材料にひび割れの形成が起こり得ることが分かった。このひび割れの形成は、下側電極の比較的尖った角の縁に於ける高性能な誘電体材料の応力集中によるものであるかもしれないと考えられる。こう云うひび割れは高性能な誘電体材料の層の上面から下側電極にまで達することがあり、悪い結果をもたらす。例えば、キャパシタに対する上側電極の様な導電層を高性能な誘電体層の上に堆積した場合、キャパシタが実質的な漏れを持つことがあり、或いは２つの電極の間で短絡さえすることがある。
【００１０】
継続中の米国特許出願番号第０８／２８３，８７１号、西岡、パク、バタチャリヤ、サマーフェルトらによる『側壁スペーサを有する高誘電率材料の電極』には、その上に高性能な誘電体材料を堆積しても実質的にひび割れを生じない様な、角を丸くした上面を形成する為の側壁スペーサを持つ下側電極が記載されている。この側壁スペーサは、下側電極と高性能な誘電体材料の層の間の電気的な接触表面積を減らさない様にも設計されている。
【００１１】
全般的に云うと、この発明は側壁スペーサと同じ利点を持ちながら、側壁スペーサを形成する為の余分の工程を使わないで、下側電極を製造する方法を利用する。この発明は、側壁スペーサと同じ様に、高性能な誘電体層のひび割れを防止する為に角を丸くする。構造の物理的な寸法について使うときの「縦横比」と云う言葉は、構造の高さと幅との比を意味する。縦横比が高いことは、高性能な誘電体材料と接触する表面積を大きくすることができる様にして、所定の大きさの半導体面積及び所定の勾配に対し、静電容量を最大にする。然し、電極の表面積と勾配との間には兼ね合いがある。勾配を一層小さい角度に減少すると、電極表面積もそれに対応して減少する。
【００１２】
勾配つき側壁構造が、節の頂部及び側面の厚さ及び組成の一様性を一層よくする。この発明の方法によって作られた非反応性の層の滑らかな移り変わりは、高性能な誘電体材料の適用を一様な厚さにすることができる様にする。節の静電容量が高性能な誘電体の厚さに反比例するから、勾配つき側壁構造を形成する為のこの発明の方法を用いると、静電容量をより厳密に予測し、且つ制御することができる。
この発明は、従来のエッチング方法、又は前に述べた別個の側壁スペーサによってこれまでに可能であったよりも、一層小さい角度の側面の勾配ができる様にする。基板の水平面から約７５°未満の角度を持つ一層勾配の小さい壁は、ＢＳＴ層を適用するのに、同形ＣＶＤではなく、スパッタリング方法を使うことができる様にする。側面の角度が一層大きいときには、高い同形性、又はＢＳＴ層の一様な厚さでのカバーを達成する為に、一般的には同形被覆、例えばＣＶＤが好ましい。側面の角度が一層小さいとき、普通のスパッタリング過程によって、緩やかな角度の上に十分な同形性を達成することができる為、スパッタリングが使える様になる。スパッタリングは、プロセス制御が一層容易である為に一層大きなプロセスの窓が使え、汚染に伴う問題が一層少なく、それ程複雑でなく、その為にかかるコストが少なくなり、再現性が一層良くなるので、ある用途ではＣＶＤより好ましい。
【００１３】
この発明の実施例はＣｌ2 ／Ａｒ雰囲気（５０％，５０％）を持つ電子サイクロトロン共鳴（ＥＣＲ）プラズマ・エッチング反応器を用いる。基板の温度ＴS を、冷却チャックを用いて０及び５０℃の間に制御することが好ましい。こうすると、フォトレジストの過熱が防止され、白金、ＳｉＯ2 及びフォトレジストの間のエッチ選択度が制御される。目標基板は、プラズマ速度を高める為に、プラズマの流れの電位から２００乃至３００ Ｖにバイアスする。この実施例のプラズマ密度は１０11イオン／cm3 である。反応器が、プラズマを局限する為の下側多極磁気閉込め構造を含む。この閉込めによってプラズマの密度が増加し、それがプラズマ・エネルギ及びエッチ選択度と組合さって、図３に示す様に、白金及びフォトレジストのより水平なエッチをもたらす。白金／フォトレジストの選択度は１／１及び１／４の間であり、好ましい実施例の勾配、即ち約６０°を達成する為に約１／２であることが好ましい。この方法によると、従来の乾式又は湿式エッチング過程を用いる場合よりも、一層角度が小さい勾配が可能である。
【００１４】
この発明の実施例は、主面を持つ支持層を形成し、次に支持層の主面の上に下側電極をデポジットしてエッチングし、その後、下側電極の上面の上に誘電率の高い材料の層を堆積することを含む。下側電極のエッチングには、１０11イオン／cm3程度の稠密な乾式プラズマ・エッチングを用いて、非反応性の層の上に勾配つきの側面を形成する。このエッチにすると、下側電極の側面から上面までの緩やかな丸くした移り変わりが得られる。勾配つきの側面により、高性能な誘電体による一様な段のカバーが得られ、上面の丸くした角は、誘電率の高い材料の層に於けるひび割れの形成を最小限に抑える。
【００１５】
これが、高性能な誘電体材料の堆積をやりやすくする為に、乾式プラズマ・エッチング技術を用いて勾配つきの電極が製造された最初の半導体集積回路構造であると思われる。こう云う半導体集積回路構造は多層キャパシタ及びピロ電気（pyroelectric）装置（例えば無冷却の赤外線検出器）及び永久分極性を利用した不揮発性強電性ＲＡＭの様なその他の薄膜装置にも使うことができる。
【００１６】
この発明に特有と考えられる新規な特徴は特許請求の範囲に記載してあるが、この発明自体並びにその他の特徴及び利点は、以下図面について詳しく説明する所から最もよく理解されよう。
【００１７】
【実施例】
この発明の好ましい実施例は、図面の図１−９を参照すれば最もよく理解されよう。図面全体に亘り、同様な部分には同じ参照数字を用いている。
【００１８】
図１について説明すると、この発明の一実施例の完成された構造が示されている。下側電極構造４２は角を丸くした勾配つき側壁４１を持ち、この上に高性能な誘電体材料４４を実質的なひび割れなしに堆積することができる。この発明は、乾式エッチ過程を用いて、経済的に勾配つき側壁を達成する方法を提供する。乾式エッチ過程はエッチング過程を精密に制御する為、並びに異方性エッチができる様にする為に開発されたものであり、エッチ・パターンの段は略９０°である。これと対照的に、この発明は水平方向のエッチングを得る為にも使うことができる新たに開発された乾式過程を用いる。この発明は、キャパシタの下側電極の上に、略垂直な側壁ではなく、勾配つき側壁を形成する為に、このエッチ過程を最適にして用いた最初であると考えられる。この過程によると、従来の方法では、異方性技術を用いて側壁を形成する為に必要であった余計な工程なしに、勾配つき側壁を達成することができる。更に、勾配の角度は、従来方法で得られたよりも一層小さくすることができる。
【００１９】
図２−８について説明すると、図１の完成された構造に示されるこの発明の実施例を形成する方法が示されている。図２はシリコン半導体基板３０の上に重なるＳｉＯ2 層３２内に形成されたポリ−Ｓｉプラグ３４を示す。ＴｉＳｉ2 ／ポリ−Ｓｉプラグ３４に重なる１００nmのＴｉＮ層３６が、下側電極の拡散障壁層を構成し、標準的なスパッタリング及びエッチング方法によって形成されている。ＴｉＮ層は高さｄ1 を幅ｄ2 で除した縦横比を有する。この実施例は１より小さい縦横比を示している。
【００２０】
この後、基板の温度を３２５℃に保ち、Ｐｔターゲットを使って、５ mTorr のＡｒ雰囲気内で２００nmのＰｔ層４２が図３に示す様にＤＣスパッタリングによって堆積される。Ｐｔ層４２を適用した後、フォトレジスト５２が適用され、図３に示す様なマスクを形成する様にエッチされる。Ｐｔ層４２は、電子ビーム蒸着、ＣＶＤ又は金属有機ＣＶＤ（ＭＯＣＶＤ）を使っても堆積することができる。Ｐｔ層４２の高さは、高性能な誘電体材料の所望の静電容量密度、所望の合計静電容量及び装置の世代によって変わり得る。例えば、１ギガビットのＤＲＡＭの様な将来の装置は、２５６ＭのＤＲＡＭ装置に比べてより多くの電極表面積を持つ様に、一般的には一層背の高いキャパシタを必要とすることがある。これは、１ギガビットのＤＲＡＭは、一般的に、２５ fF／セルの電荷記憶条件を満たすことが必要になるからである。層４２内での層３６の高さを増加して、この構造に使われる白金の量を減らすことができる。白金を減らすことは、少なくとも２つの理由で望ましい。第１に、ＰｔはＰｔ原子の総数の小さな百分率を構成する放射性同位元素Ｐｔ−１９０を持っている。Ｐｔを減少すると、装置のソフト・エラーを招く惧れのある放出されるα粒子の数が減少する。第２に、Ｐｔは非常に値段が高く、一層薄い層にすれば、使われる材料の分量が減少する。
【００２１】
図４は、エッチ過程の間に変化する時の白金層４２及びフォトレジスト層５２の形と考えられるものを示している。この過程は、Ｃｌ 2 ／Ａｒ雰囲気（５０％，５０％）を持つ電子サイクロトロン共鳴（ＥＣＲ）プラズマ・エッチング反応器を使うことを含む。基板の温度ＴSが、Ｈｅ冷却のチャックを用いて、５０℃より低く制御される。基板は、装置の電位から２００乃至３００ Ｖ負にバイアスされる。この実施例のプラズマ密度は１０11／イオンcm3乃至１０12／イオンcm3の範囲内である。ＥＣＲ反応器が、プラズマを局限する為の下側多極磁気閉込め構造を含む。プラズマ・エネルギ並びにフォトレジストの選択度と組合せて、この様にプラズマを閉込めた結果、図４に示す様に白金及びフォトレジストのより多くの水平方向のエッチが起こり、一層角度の小さい側壁の勾配が得られる。
【００２２】
図５は、エッチ過程が完了した後、そしてフォトレジストを除去する前のこの発明によって作られた白金層の勾配つき側壁を示す。図６は、フォトレジストを除去した後のこの発明によって作られた白金層の勾配つき側壁を示す。この発明のエッチ過程が、約８５乃至３０°の勾配角度４３を作ることができる。この角度は、絶縁体の表面３２と、図６に示す様に、大体勾配の中点に於ける白金層の接線との間の鋭角であり、側壁の頂部の丸みを含まないが、側壁の全体的な角度を表わす。
【００２３】
障壁層３６の酸化速度は、一般的に高性能な誘電体堆積過程の初めには後よりもずっと急速であるから、一般的には、高性能な誘電体の堆積の前のそれ程困難でない酸化条件に構造を反応させる為に、部分的な酸化を行なうのが有利である。例えば、高性能な誘電体材料の金属−有機化学反応気相成長（ＭＯＣＶＤ）が１トルのＯ2内で３分間６５０℃で行なわれる場合、構造は、高性能な誘電体の堆積の前に、１トルのＯ2内で約２０分間６００℃でアニールすることができる。一般的にこの温度が低いことは、それが酸化速度を下げ、一杯の堆積温度で酸化を行なった場合よりも、Ｐｔ層４２が弛緩する時間が余計得られる点で、或る利点がある。この酸化アニール過程の別の利点は、Ｐｔ層４２が、エッチされた後の角があれば、それを更に丸くする様に再配置することができることである。
【００２４】
前に述べた様に、ＢＳＴ層４４をＭＯＣＶＤ法によって堆積して、図７に示す構造を形成することができる。この堆積は、イオン、フォトン、電子又はプラズマ強化を使うことができる。これは、ＣＶＤ、スパッタリング又は回転被覆方法によっても形成することができる。図７の構造では、Ｐｔ層４２の勾配つき側壁が、Ｐｔ層４２とＢＳＴ層４４の間の表面積に亘って完全な電気的な接触を保ちながら、角を丸くした電極を形成する。Ｐｔ層４２から基板３０への電気的な接触はＴｉＮ層３６を介して行なわれる。図８に示す上側電極４６が、ＣＶＤ又はスパッタリングの様な標準的な方法を用いて適用される。
【００２５】
別の実施例として、図９は、縦横比が高く、Ｐｔの上側電極層４６を追加したキャパシタを示す。ＴｉＮ層３６は、その幅に比べて高さを一層高くして、縦横比を１より大きくしている。この実施例は、下側電極のうち、ＢＳＴ層４４と接触している側壁を導電状態に保つ利点を例示している。これは、こうすると、高性能な誘電体を使うことによる静電容量の増加の他に、電極の表面積が増加したことによって、基板の所定の表面積内で一層大きな静電容量が得られるからである。
【００２６】
図１０は、非反応性の層４２ではなく、障壁層３６をエッチする為にこの発明の方法を用いた別の実施例を示す。この時、非反応性の層はＣＶＤ又はスパッタリング方法によって適用することができる。更に別の案として、図１０の構造を使うが、層３６に（障壁層材料の代わりに）絶縁材料を使い、下にあるプラグに対する埋込み接点又は接続部を用いる。
【００２７】
下記の表に、幾つかの実施例及び図面のまとめを示した。
【００２８】
【表１】
【００２９】
【表２】
【００３０】
図４に示すエッチ輪郭はこの発明のエッチ過程から生ずる。勾配を制御する重要なパラメータは、エッチの水平成分である。水平成分は、選択度と、イオン濃度及びイオン・エネルギの様なＥＣＲ反応器のパラメータとを使って、異方性エッチに近いものから等方性エッチに近いものまで変えることができる。エッチ過程の水平成分を増加することにより、側壁の勾配は一層低くなる筈である。
【００３１】
この発明のエッチ過程の別の重要なパラメータは、エッチの選択度、並びにフォトレジストと白金の間の選択度に影響するプロセス・パラメータと組合わせて使われるフォトレジストの厚さである。通常、保護されていない区域のエッチが完了する前に、全面的な侵食が起るのを防ぐ為に、フォトレジストは十分厚手に作る。レジストは、エッチングしようとする材料のエッチ速度がレジストのそれよりも高くなる様な選択度を持つものを選ぶ。然し、選ばれた厚さ及び選択度によって、フォトレジストがエッチングされてなくなった場合、下側電極が、エッチ過程の終了前に、水平並びに垂直エッチにさらされ、側壁の角度は一層低くなる。
【００３２】
ＳｉＯ2 層３２は、白金に対する接着力を一層よくする為に、ＴｉＯ2 ，Ｔｉ，Ｚｒ，ＴｉＮ又はＺｒＯ2 の様な接着層並びに側方酸素拡散障壁をキャップとして設けても設けなくてもよい。更に、ＴｉＳｉ2 層をＴｉＮ ３６及びポリ−Ｓｉプラグ３４の間の面間領域に形成し、急速熱窒化過程を使うことによって余分のＮをＴｉＮに導入し、こうしてＴｉＮに一層よい酸化抵抗を持たせると共に、ＴｉＳｉ2 からポリ−Ｓｉへの一層よい導電をもたらしてもよい。
上に述べた各々の実施例で、障壁層３６は、絶縁層３２の表面より下方に、ポリ−Ｓｉプラグ３４が占めるチャンネル区域にまで延びていてよい。この発明で予想される別の変更としては、ポリ−Ｓｉプラグ３２が占めるチャンネル区域に障壁層３４の全体を形成することが含まれる。引込んでいても又は平面状であってもよいが、このプラグは、エッチバック又は化学−機械的な研摩（ＣＭＰ方法）の何れかによって達成することができる。
【００３３】
上に述べた様に、縦横比を一層大きくすると、高性能な誘電材料と接触する表面積を一層大きくすることができ、所定量の半導体面積に対する静電容量が最大になる。他方、勾配つき側壁により、電極の角を丸めて、高性能な誘電体のひび割れを防止することができる。勿論、高い縦横比と勾配との間には兼合いがある。勾配を一層小さい角度に下げると、一定の基板面積に対しては、縦横比もそれに対応して減少する。この発明の実施例に対する好ましい角度は、８０°未満で３０°より大きく、更に好ましくは、７５°以下で５０°より大きく、最も好ましくは７５°乃至６０°である。
【００３４】
この発明を実施例について説明したが、この説明はこの発明を制約するものと解してはならない。以上の説明から、当業者には、ここに示した実施例の種々の変更並びに組合せ及びこの発明のその他の実施例が容易に考えられよう。従って、特許請求の範囲はこの様な全ての変更又は実施例を包括するものであることを承知されたい。
【００３５】
さらに以下の項目を開示する。
【００３６】
（１） 半導体集積回路基板の主面の上に、側面及び上面を持っていて、角の縁を形成する導電障壁層を形成し、該障壁層の上に非反応性の層を形成し、該非反応性の層の上にフォトレジストをパターンぎめし、少なくとも部分的な水平方向のエッチングを伴う乾式プラズマ・エッチによって前記非反応性の層をエッチングして、前記障壁層の角の縁に重なる勾配つき側面を前記非反応性の層に形成し、前記非反応性の層の上に誘電率の高い材料の層を堆積する工程を含む半導体集積回路構造を形成する方法。
【００３７】
（２） 請求項１記載の方法に於て、前記勾配つき側面が基板の面から８０°未満の角度である方法。
【００３８】
（３） 請求項１記載の方法に於て、前記勾配つき側面が基板の面から７５°未満で４０°より大きい角度である方法。
【００３９】
（４） 請求項１記載の方法に於て、前記乾式プラズマ過程が電子サイクロトロン共鳴プラズマ・エッチ過程である方法。
【００４０】
（５） 請求項１記載の方法に於て、前記障壁層が、導電金属、導電金属窒化物、導電金属酸化物、導電金属珪化物、導電金属炭化物、導電金属硼化物、三元非晶質窒化物、窒化チタン・アルミニウム、Ｚｒ窒化物、Ｈｆ窒化物、Ｙ窒化物、Ｓｃ窒化物、Ｌａ窒化物、Ｎ欠乏Ａｌ窒化物、ドープされたＡｌ窒化物、Ｍｇ窒化物、Ｃａ窒化物、Ｓｒ窒化物、Ｂａ窒化物、ＴａＳｉ窒化物、ＴｉＳｉ窒化物、及びその組合せからなる群から選ばれた材料である方法。
【００４１】
（６） 請求項１記載の方法に於て、前記非反応性の層が、白金、パラジウム、イリジウム、レニウム、ロジウム、金、銀、酸化ルテニウム、酸化錫、一酸化チタン、酸化インジウム、酸化レニウム、酸化オスミウム、酸化ロジウム、酸化イリジウム、ドープされた酸化錫、ドープされた酸化インジウム、ドープされた酸化亜鉛、窒化ルテニウム、窒化錫、窒化チタン、窒化ジルコニウム、ＹＢａ2 Ｃｕ3 Ｏ7-X ，（Ｌａ，Ｓｒ）ＣｏＯ3 ，ＳｒＲｕＯ3 及びその組合せからなる群から選ばれる方法。
【００４２】
（７） 請求項１記載の方法に於て、前記誘電率の高い材料の層が、チタン酸バリウム・ストロンチウム、ジルコン酸チタン酸鉛、チタン酸鉛ランタン、ジルコン酸チタン酸鉛ランタン、チタン酸ビスマス、タンタル酸カリウム、タンタル酸鉛スカンジウム、ニオブ酸鉛、ニオブ酸鉛亜鉛、ニオブ酸カリウム、ニオブ酸鉛マグネシウム及びその組合せからなる群から選ばれた方法。
【００４３】
（８） 請求項１記載の方法に於て、更に、前記誘電率の高い材料の層の上に上側電極を形成する工程を含む方法。
【００４４】
（９） 請求項８記載の方法に於て、前記上側電極が白金で構成される方法。
（１０） 半導体集積回路基板の主面の上に、側面及び上面で構成されていて、角の隅を形成する導電障壁層を形成し、該障壁層の上に、白金で構成された非反応性の層を形成し、前記非反応性の層の上にフォトレジストをパターンぎめし、少なくとも部分的な水平方向のエッチングを伴う乾式プラズマ・エッチによって前記非反応性の層をエッチングして、前記障壁層の角の縁に重なって、前記非反応性の層の上に７５°未満の角度を持つ勾配つきの側面を形成し、前記非反応性の層の上に誘電率の高い材料の層を堆積する工程を含む半導体集積回路構造を形成する方法。
【００４５】
（１１） 請求項１０記載の方法に於て、前記障壁層が、窒化チタン・アルミニウム、Ｚｒ窒化物、Ｈｆ窒化物、Ｙ窒化物、Ｓｃ窒化物、Ｌａ窒化物、Ｎ欠乏Ａｌ窒化物、ドープされたＡｌ窒化物、Ｍｇ窒化物、Ｃａ窒化物、Ｓｒ窒化物、Ｂａ窒化物、ＴａＳｉ窒化物、ＴｉＳｉ窒化物、及びその組合せからなる群から選ばれた材料で作られる方法。
【００４６】
（１２） 請求項１０記載の方法に於て、前記非反応性の層が、白金、パラジウム、イリジウム、レニウム、ロジウム、金、銀、酸化ルテニウム、酸化錫、一酸化チタン、酸化インジウム、酸化レニウム、酸化オスミウム、酸化ロジウム、酸化イリジウム、ドープされた酸化錫、ドープされた酸化インジウム、ドープされた酸化亜鉛、窒化ルテニウム、窒化錫、窒化チタン、窒化ジルコニウム、ＹＢａ2 Ｃｕ3 Ｏ7-X ，（Ｌａ，Ｓｒ）ＣｏＯ3 ，ＳｒＲｕＯ3 及びその組合せからなる群から選ばれた材料で作られている方法。
【００４７】
（１３） 請求項１０記載の方法に於て、誘電率の高い材料の層が、チタン酸バリウム・ストロンチウム、ジルコン酸チタン酸鉛、チタン酸鉛ランタン、ジルコン酸チタン酸鉛ランタン、チタン酸ビスマス、タンタル酸カリウム、タンタル酸鉛スカンジウム、ニオブ酸鉛、ニオブ酸鉛亜鉛、ニオブ酸カリウム、ニオブ酸鉛マグネシウム及びその組合せからなる群から選ばれている方法。
【００４８】
（１４） 請求項１０記載の方法に於て、更に、前記誘電率の高い材料の層の上に上側電極を形成する工程を含む方法。
【００４９】
（１５） 請求項１０記載の方法に於て、更に、非反応性の層を１より大きい縦横比で形成する工程を含む方法。
【００５０】
（１６） 半導体集積回路基板の主面の上に、側面及び上面を持っていて、角の縁を形成する導電障壁層を形成し、該障壁層の上に、フォトレジストをパターンぎめし、少なくとも部分的な水平方向のエッチングを伴うＥＣＲプラズマ・エッチによって前記障壁層をエッチングして、前記障壁層の角の縁に重なって、７５°未満の角度の勾配つきの側面を、前記非反応性の層の上に形成し、前記障壁層の上に非反応性の層を形成し、該非反応性の層の上に誘電率の高い材料の層を堆積する工程を含む半導体集積回路構造を形成する方法。
【００５１】
（１７） 請求項１６記載の方法に於て、前記障壁層が、窒化チタン・アルミニウム、Ｚｒ窒化物、Ｈｆ窒化物、Ｙ窒化物、Ｓｃ窒化物、Ｌａ窒化物、Ｎ欠乏Ａｌ窒化物、ドープされたＡｌ窒化物、Ｍｇ窒化物、Ｃａ窒化物、Ｓｒ窒化物、Ｂａ窒化物、ＴａＳｉ窒化物、ＴｉＳｉ窒化物、及びその組合せからなる群から選ばれた材料で作られている方法。
【００５２】
（１８） 請求項１６記載の方法に於て、前記非反応性の層が、白金、パラジウム、イリジウム、レニウム、ロジウム、金、銀、酸化ルテニウム、酸化錫、一酸化チタン、酸化インジウム、酸化レニウム、酸化オスミウム、酸化ロジウム、酸化イリジウム、ドープされた酸化錫、ドープされた酸化インジウム、ドープされた酸化亜鉛、窒化ルテニウム、窒化錫、窒化チタン、窒化ジルコニウム、ＹＢａ2 Ｃｕ3 Ｏ7-X ，（Ｌａ，Ｓｒ）ＣｏＯ3 ，ＳｒＲｕＯ3 及びその組合せからなる群から選ばれている方法。
【００５３】
（１９） 請求項１６記載の方法に於て、前記誘電率の高い材料の層が、チタン酸バリウム・ストロンチウム、ジルコン酸チタン酸鉛、チタン酸鉛ランタン、ジルコン酸チタン酸鉛ランタン、チタン酸ビスマス、タンタル酸カリウム、タンタル酸鉛スカンジウム、ニオブ酸鉛、ニオブ酸鉛亜鉛、ニオブ酸カリウム、ニオブ酸鉛マグネシウム及びその組合せからなる群から選ばれている方法。
【００５４】
（２０） 請求項１６記載の方法に於て、更に、前記誘電率の高い材料の層の上に白金の上側電極を形成する工程を含む方法。
【００５５】
（２１） 全般的に云うと、この発明は電子サイクロトロン共鳴（ＥＣＲ）の様な乾式プラズマ・エッチング方法を利用して、ＤＲＡＭ記憶セルに勾配つき側壁を作る。この方法によって作られた下側電極の丸くした角により、高性能な誘電体材料を実質的なひび割れなしに堆積することができ、更に、この高性能な誘電体層を作る時の一様性により、静電容量を厳密に予測し、且つ制御することができる。この発明の一実施例は、主面を持つ支持層（例えばＳｉ基板３０）と、支持層の主面に重なる下側電極と、下側電極の上面に重なる誘電率の高い材料の層（例えばＢＳＴ ４４）とを有する半導体集積回路構造を作る方法である。下側電極が障壁層（例えばＴｉＮ ３６）及び非反応性の層（例えばＰｔ ４２）を有する。
【図面の簡単な説明】
【図１】 この発明の方法を用いて完成された構造の図。
【図２】 半導体集積回路構造の断面図で、この発明を用いて勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次の工程を示す。
【図３】 半導体集積回路構造の断面図で、この発明を用いて勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次の工程を示す。
【図４】 半導体集積回路構造の断面図で、この発明を用いて勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次の工程を示す。
【図５】 半導体集積回路構造の断面図で、この発明を用いて勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次の工程を示す。
【図６】 半導体集積回路構造の断面図で、この発明を用いて勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次の工程を示す。
【図７】 半導体集積回路構造の断面図で、この発明を用いて勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次の工程を示す。
【図８】 半導体集積回路構造の断面図で、この発明を用いて勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次の工程を示す。
【図９】 一層大きい縦横比を例示する別の実施例の方法の図。
【図１０】 勾配つき障壁層を示す別の実施例の方法の図。
【符号の説明】
３０ 基板
３６ 障壁層
４２ 非反応性の層
４３ 側壁の角度
４４ 誘電率の高い材料の層
【産業上の利用分野】
この発明は全体的にキャパシタの様な集積装置を構成するのに、誘電率の高い材料を使う改良された構造及び方法に関する。更に具体的に云うと、この発明は、キャパシタの下側電極の上に勾配つき側面を形成することに関する。好ましい実施例はダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術および課題】
この発明の範囲を制限するつもりはないが、この発明の背景を半導体集積回路の上の誘電率の高い材料に対する電気接続部を形成する現在の方法に関連して説明する。
【０００３】
ＤＲＡＭは多くのディジタル電子装置に使われており、コンピュータ・メモリに最も普通に使われる。コンピュータには多くのメモリを絶えず必要としている為に、高密度のＤＲＡＭに対する需要が生じている。一般的にＤＲＡＭはキャパシタをデータ記憶装置として使うが、貴重な回路面積の最大の使い手になりつつあるのがこう云う装置のキャパシタである。一層高い密度のキャパシタ回路を達成するには、集積回路の所定面積に対して一層大きい記憶静電容量を必要とする。一般的に、全体的な記憶静電容量は、キャパシタ誘電体と接触している電極の表面積、及び電極の間にある材料の誘電率に関係する。半導体集積回路の面積当たり一層高い静電容量を達成する為に一般的に利用されている現在の方法は、ＳｉＯ2又はＳｉＯ2／Ｓｉ3Ｎ4を誘電体として使って、トレンチ及び積重ねキャパシタ等の形状を高めることにより、単位面積当たりのキャパシタの表面積を増加することである。この方式は、２５６メガビット及び１ギガビットのＤＡＲＭと云う様な装置の製造可能性の点で非常に困難になる。
【０００４】
別の方式は、キャパシタ誘電体に、一層誘電率の高い材料を使い、回路面積をそれに対応して増加せずに、全体の記憶静電容量を増加する様にすることである。キャパシタを含む集積回路は、一層高い密度を達成する為には、高性能な誘電体を持つこう云う材料を必要とする。この明細書で云う「高性能な誘電体」と云う言葉は、装置の動作温度で、約５０より大きい誘電率を持つ材料を意味する。（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳＴ）の様な多くの材料は高性能な誘電率を持ち、それは一般的に標準的な半導体集積回路装置に使われている誘電体材料よりもずっと高い。種々の金属及び金属化合物、典形的にはＰｔの様な貴金属並びにＲｕＯ2の様な導電酸化物が、こう云う高性能な誘電体材料に対する電極として提案されている。然し、電子装置で役に立つ為には、こう云う誘電率の高い材料の有利な性質を減じない様な信頼性のある電極構造及び方法を工夫しなければならない。
【０００５】
【課題を解決する為の手段及び作用】
この発明では、高密度の集積回路キャパシタの上に勾配つき側壁を持つ下側電極を構成する改良された方法を提供する。更にこの方法は、一層大きな接触面積を与えながら、そして上側の角に於ける高性能な誘電体のひび割れを防止する為に滑らかな上面を保ちながら、前に堆積された下側にある材料又は層に悪影響なしに、下側電極の上に高性能な誘電体又は高−ｋ材料を堆積することができる様にする。
【０００６】
この発明は、乾式エッチ過程を用いて、経済的に勾配つき側壁を達成する方法を提供する。乾式エッチ過程は、湿式エッチング過程に比べて利点が得られる様にする為に、半導体産業で最初に開発された。乾式エッチの１つの利点は、湿式エッチングよりもより精密に制御することができることである。乾式エッチの別の重要な利点は異方性エッチができることである。これは、エッチ・パターンの段が略９０°、又はエッチの進行方向が主に垂直方向又は基板の表面に対して法線方向である場合である。大抵の今日のエッチ過程及び装置は、全体的な異方性エッチングを達成しようとしている。これは、等方性エッチングによって生ずるアンダーカットが重要な因子ではない時、より精密な集積回路構造が可能である為に望ましいことである。これと対照的に、この発明は、水平方向、即ち基板の表面と平行にも進行するエッチ・パターンを達成する様に構成された高密度プラズマ反応器を使うことを考えている。こうすると、この方法は部分的に従来の湿式エッチング過程の様な等方性エッチに似ているが、乾式プラズマ・エッチングの利点を有する。
【０００７】
大抵の集積回路エッチング技術が、選ばれた領域で材料を除去することを必要とする。これが、面全体を耐食性フォトレジストで被覆し、選択的にフォトレジストを除いて、エッチングすべきでない区域を残し、その後、面をエッチ過程にかけることによって行なわれる。通常、フォトレジストは、目標材料に所望のパターンをエッチングする前に、それが実質的に侵食されない様に選ばれ且つ十分な厚さにパターンぎめされる。フォトレジストのエッチング速度に対する目標材料のエッチング速度の比がこのエッチの選択度である。普通は、アンダーカットを防止すると共に一層広いプロセスの窓が得られる様にする為に、約８又は１０より大きい高い選択度が望ましい。これと対照的にこの発明は、ＤＲＡＭの下側電極の上に勾配つき側壁を得る為に、選択度の低いエッチ組成又はフォトレジストを用いる。この発明は、キャパシタの下側電極の上に、略垂直な側壁ではなく、勾配つき側壁をエッチする為にプラズマ処理技術を最適にした点では、最初であると思われる。
【０００８】
キャパシタの下側電極の上に勾配つき側壁を必要とすることは、下側電極の上に高性能な誘電体材料を堆積することと関係がある。高性能な誘電体材料の堆積は酸素含有雰囲気内で高い温度（一般的に約５００℃より高く、典形的には６００℃より高い）で行なわれるのが普通である。多くの電極材料は、こう云う環境では、酸化して、絶縁性になったり又はその他の形で劣化する。高性能な誘電体材料の堆積より前に形成された初期電極構造は、この堆積の間もその後も安定であるべきであり、これに対してこの堆積の後に形成された後続の電極構造は、この堆積の後でだけ安定であればよい。この明細書で、高性能な誘電体材料に接触する材料に関連して、「非反応性」と云う言葉を使う時、それは処理の間並びにその後、高性能な誘電体材料に対して安定な導電界面を作る材料を意味する。
【０００９】
高性能な誘電体材料に対する電極として使われる特定の材料に関係なく、特に半導体プロセスの集積の分野では、ある問題が一般的に全てに共通である。特に、高性能な誘電体材料の堆積又はアニールの間（又はその後）、下側電極の下側並びに／又は上側の角で高性能な誘電体材料にひび割れの形成が起こり得ることが分かった。このひび割れの形成は、下側電極の比較的尖った角の縁に於ける高性能な誘電体材料の応力集中によるものであるかもしれないと考えられる。こう云うひび割れは高性能な誘電体材料の層の上面から下側電極にまで達することがあり、悪い結果をもたらす。例えば、キャパシタに対する上側電極の様な導電層を高性能な誘電体層の上に堆積した場合、キャパシタが実質的な漏れを持つことがあり、或いは２つの電極の間で短絡さえすることがある。
【００１０】
継続中の米国特許出願番号第０８／２８３，８７１号、西岡、パク、バタチャリヤ、サマーフェルトらによる『側壁スペーサを有する高誘電率材料の電極』には、その上に高性能な誘電体材料を堆積しても実質的にひび割れを生じない様な、角を丸くした上面を形成する為の側壁スペーサを持つ下側電極が記載されている。この側壁スペーサは、下側電極と高性能な誘電体材料の層の間の電気的な接触表面積を減らさない様にも設計されている。
【００１１】
全般的に云うと、この発明は側壁スペーサと同じ利点を持ちながら、側壁スペーサを形成する為の余分の工程を使わないで、下側電極を製造する方法を利用する。この発明は、側壁スペーサと同じ様に、高性能な誘電体層のひび割れを防止する為に角を丸くする。構造の物理的な寸法について使うときの「縦横比」と云う言葉は、構造の高さと幅との比を意味する。縦横比が高いことは、高性能な誘電体材料と接触する表面積を大きくすることができる様にして、所定の大きさの半導体面積及び所定の勾配に対し、静電容量を最大にする。然し、電極の表面積と勾配との間には兼ね合いがある。勾配を一層小さい角度に減少すると、電極表面積もそれに対応して減少する。
【００１２】
勾配つき側壁構造が、節の頂部及び側面の厚さ及び組成の一様性を一層よくする。この発明の方法によって作られた非反応性の層の滑らかな移り変わりは、高性能な誘電体材料の適用を一様な厚さにすることができる様にする。節の静電容量が高性能な誘電体の厚さに反比例するから、勾配つき側壁構造を形成する為のこの発明の方法を用いると、静電容量をより厳密に予測し、且つ制御することができる。
この発明は、従来のエッチング方法、又は前に述べた別個の側壁スペーサによってこれまでに可能であったよりも、一層小さい角度の側面の勾配ができる様にする。基板の水平面から約７５°未満の角度を持つ一層勾配の小さい壁は、ＢＳＴ層を適用するのに、同形ＣＶＤではなく、スパッタリング方法を使うことができる様にする。側面の角度が一層大きいときには、高い同形性、又はＢＳＴ層の一様な厚さでのカバーを達成する為に、一般的には同形被覆、例えばＣＶＤが好ましい。側面の角度が一層小さいとき、普通のスパッタリング過程によって、緩やかな角度の上に十分な同形性を達成することができる為、スパッタリングが使える様になる。スパッタリングは、プロセス制御が一層容易である為に一層大きなプロセスの窓が使え、汚染に伴う問題が一層少なく、それ程複雑でなく、その為にかかるコストが少なくなり、再現性が一層良くなるので、ある用途ではＣＶＤより好ましい。
【００１３】
この発明の実施例はＣｌ2 ／Ａｒ雰囲気（５０％，５０％）を持つ電子サイクロトロン共鳴（ＥＣＲ）プラズマ・エッチング反応器を用いる。基板の温度ＴS を、冷却チャックを用いて０及び５０℃の間に制御することが好ましい。こうすると、フォトレジストの過熱が防止され、白金、ＳｉＯ2 及びフォトレジストの間のエッチ選択度が制御される。目標基板は、プラズマ速度を高める為に、プラズマの流れの電位から２００乃至３００ Ｖにバイアスする。この実施例のプラズマ密度は１０11イオン／cm3 である。反応器が、プラズマを局限する為の下側多極磁気閉込め構造を含む。この閉込めによってプラズマの密度が増加し、それがプラズマ・エネルギ及びエッチ選択度と組合さって、図３に示す様に、白金及びフォトレジストのより水平なエッチをもたらす。白金／フォトレジストの選択度は１／１及び１／４の間であり、好ましい実施例の勾配、即ち約６０°を達成する為に約１／２であることが好ましい。この方法によると、従来の乾式又は湿式エッチング過程を用いる場合よりも、一層角度が小さい勾配が可能である。
【００１４】
この発明の実施例は、主面を持つ支持層を形成し、次に支持層の主面の上に下側電極をデポジットしてエッチングし、その後、下側電極の上面の上に誘電率の高い材料の層を堆積することを含む。下側電極のエッチングには、１０11イオン／cm3程度の稠密な乾式プラズマ・エッチングを用いて、非反応性の層の上に勾配つきの側面を形成する。このエッチにすると、下側電極の側面から上面までの緩やかな丸くした移り変わりが得られる。勾配つきの側面により、高性能な誘電体による一様な段のカバーが得られ、上面の丸くした角は、誘電率の高い材料の層に於けるひび割れの形成を最小限に抑える。
【００１５】
これが、高性能な誘電体材料の堆積をやりやすくする為に、乾式プラズマ・エッチング技術を用いて勾配つきの電極が製造された最初の半導体集積回路構造であると思われる。こう云う半導体集積回路構造は多層キャパシタ及びピロ電気（pyroelectric）装置（例えば無冷却の赤外線検出器）及び永久分極性を利用した不揮発性強電性ＲＡＭの様なその他の薄膜装置にも使うことができる。
【００１６】
この発明に特有と考えられる新規な特徴は特許請求の範囲に記載してあるが、この発明自体並びにその他の特徴及び利点は、以下図面について詳しく説明する所から最もよく理解されよう。
【００１７】
【実施例】
この発明の好ましい実施例は、図面の図１−９を参照すれば最もよく理解されよう。図面全体に亘り、同様な部分には同じ参照数字を用いている。
【００１８】
図１について説明すると、この発明の一実施例の完成された構造が示されている。下側電極構造４２は角を丸くした勾配つき側壁４１を持ち、この上に高性能な誘電体材料４４を実質的なひび割れなしに堆積することができる。この発明は、乾式エッチ過程を用いて、経済的に勾配つき側壁を達成する方法を提供する。乾式エッチ過程はエッチング過程を精密に制御する為、並びに異方性エッチができる様にする為に開発されたものであり、エッチ・パターンの段は略９０°である。これと対照的に、この発明は水平方向のエッチングを得る為にも使うことができる新たに開発された乾式過程を用いる。この発明は、キャパシタの下側電極の上に、略垂直な側壁ではなく、勾配つき側壁を形成する為に、このエッチ過程を最適にして用いた最初であると考えられる。この過程によると、従来の方法では、異方性技術を用いて側壁を形成する為に必要であった余計な工程なしに、勾配つき側壁を達成することができる。更に、勾配の角度は、従来方法で得られたよりも一層小さくすることができる。
【００１９】
図２−８について説明すると、図１の完成された構造に示されるこの発明の実施例を形成する方法が示されている。図２はシリコン半導体基板３０の上に重なるＳｉＯ2 層３２内に形成されたポリ−Ｓｉプラグ３４を示す。ＴｉＳｉ2 ／ポリ−Ｓｉプラグ３４に重なる１００nmのＴｉＮ層３６が、下側電極の拡散障壁層を構成し、標準的なスパッタリング及びエッチング方法によって形成されている。ＴｉＮ層は高さｄ1 を幅ｄ2 で除した縦横比を有する。この実施例は１より小さい縦横比を示している。
【００２０】
この後、基板の温度を３２５℃に保ち、Ｐｔターゲットを使って、５ mTorr のＡｒ雰囲気内で２００nmのＰｔ層４２が図３に示す様にＤＣスパッタリングによって堆積される。Ｐｔ層４２を適用した後、フォトレジスト５２が適用され、図３に示す様なマスクを形成する様にエッチされる。Ｐｔ層４２は、電子ビーム蒸着、ＣＶＤ又は金属有機ＣＶＤ（ＭＯＣＶＤ）を使っても堆積することができる。Ｐｔ層４２の高さは、高性能な誘電体材料の所望の静電容量密度、所望の合計静電容量及び装置の世代によって変わり得る。例えば、１ギガビットのＤＲＡＭの様な将来の装置は、２５６ＭのＤＲＡＭ装置に比べてより多くの電極表面積を持つ様に、一般的には一層背の高いキャパシタを必要とすることがある。これは、１ギガビットのＤＲＡＭは、一般的に、２５ fF／セルの電荷記憶条件を満たすことが必要になるからである。層４２内での層３６の高さを増加して、この構造に使われる白金の量を減らすことができる。白金を減らすことは、少なくとも２つの理由で望ましい。第１に、ＰｔはＰｔ原子の総数の小さな百分率を構成する放射性同位元素Ｐｔ−１９０を持っている。Ｐｔを減少すると、装置のソフト・エラーを招く惧れのある放出されるα粒子の数が減少する。第２に、Ｐｔは非常に値段が高く、一層薄い層にすれば、使われる材料の分量が減少する。
【００２１】
図４は、エッチ過程の間に変化する時の白金層４２及びフォトレジスト層５２の形と考えられるものを示している。この過程は、Ｃｌ 2 ／Ａｒ雰囲気（５０％，５０％）を持つ電子サイクロトロン共鳴（ＥＣＲ）プラズマ・エッチング反応器を使うことを含む。基板の温度ＴSが、Ｈｅ冷却のチャックを用いて、５０℃より低く制御される。基板は、装置の電位から２００乃至３００ Ｖ負にバイアスされる。この実施例のプラズマ密度は１０11／イオンcm3乃至１０12／イオンcm3の範囲内である。ＥＣＲ反応器が、プラズマを局限する為の下側多極磁気閉込め構造を含む。プラズマ・エネルギ並びにフォトレジストの選択度と組合せて、この様にプラズマを閉込めた結果、図４に示す様に白金及びフォトレジストのより多くの水平方向のエッチが起こり、一層角度の小さい側壁の勾配が得られる。
【００２２】
図５は、エッチ過程が完了した後、そしてフォトレジストを除去する前のこの発明によって作られた白金層の勾配つき側壁を示す。図６は、フォトレジストを除去した後のこの発明によって作られた白金層の勾配つき側壁を示す。この発明のエッチ過程が、約８５乃至３０°の勾配角度４３を作ることができる。この角度は、絶縁体の表面３２と、図６に示す様に、大体勾配の中点に於ける白金層の接線との間の鋭角であり、側壁の頂部の丸みを含まないが、側壁の全体的な角度を表わす。
【００２３】
障壁層３６の酸化速度は、一般的に高性能な誘電体堆積過程の初めには後よりもずっと急速であるから、一般的には、高性能な誘電体の堆積の前のそれ程困難でない酸化条件に構造を反応させる為に、部分的な酸化を行なうのが有利である。例えば、高性能な誘電体材料の金属−有機化学反応気相成長（ＭＯＣＶＤ）が１トルのＯ2内で３分間６５０℃で行なわれる場合、構造は、高性能な誘電体の堆積の前に、１トルのＯ2内で約２０分間６００℃でアニールすることができる。一般的にこの温度が低いことは、それが酸化速度を下げ、一杯の堆積温度で酸化を行なった場合よりも、Ｐｔ層４２が弛緩する時間が余計得られる点で、或る利点がある。この酸化アニール過程の別の利点は、Ｐｔ層４２が、エッチされた後の角があれば、それを更に丸くする様に再配置することができることである。
【００２４】
前に述べた様に、ＢＳＴ層４４をＭＯＣＶＤ法によって堆積して、図７に示す構造を形成することができる。この堆積は、イオン、フォトン、電子又はプラズマ強化を使うことができる。これは、ＣＶＤ、スパッタリング又は回転被覆方法によっても形成することができる。図７の構造では、Ｐｔ層４２の勾配つき側壁が、Ｐｔ層４２とＢＳＴ層４４の間の表面積に亘って完全な電気的な接触を保ちながら、角を丸くした電極を形成する。Ｐｔ層４２から基板３０への電気的な接触はＴｉＮ層３６を介して行なわれる。図８に示す上側電極４６が、ＣＶＤ又はスパッタリングの様な標準的な方法を用いて適用される。
【００２５】
別の実施例として、図９は、縦横比が高く、Ｐｔの上側電極層４６を追加したキャパシタを示す。ＴｉＮ層３６は、その幅に比べて高さを一層高くして、縦横比を１より大きくしている。この実施例は、下側電極のうち、ＢＳＴ層４４と接触している側壁を導電状態に保つ利点を例示している。これは、こうすると、高性能な誘電体を使うことによる静電容量の増加の他に、電極の表面積が増加したことによって、基板の所定の表面積内で一層大きな静電容量が得られるからである。
【００２６】
図１０は、非反応性の層４２ではなく、障壁層３６をエッチする為にこの発明の方法を用いた別の実施例を示す。この時、非反応性の層はＣＶＤ又はスパッタリング方法によって適用することができる。更に別の案として、図１０の構造を使うが、層３６に（障壁層材料の代わりに）絶縁材料を使い、下にあるプラグに対する埋込み接点又は接続部を用いる。
【００２７】
下記の表に、幾つかの実施例及び図面のまとめを示した。
【００２８】
【表１】
【表２】
図４に示すエッチ輪郭はこの発明のエッチ過程から生ずる。勾配を制御する重要なパラメータは、エッチの水平成分である。水平成分は、選択度と、イオン濃度及びイオン・エネルギの様なＥＣＲ反応器のパラメータとを使って、異方性エッチに近いものから等方性エッチに近いものまで変えることができる。エッチ過程の水平成分を増加することにより、側壁の勾配は一層低くなる筈である。
【００３１】
この発明のエッチ過程の別の重要なパラメータは、エッチの選択度、並びにフォトレジストと白金の間の選択度に影響するプロセス・パラメータと組合わせて使われるフォトレジストの厚さである。通常、保護されていない区域のエッチが完了する前に、全面的な侵食が起るのを防ぐ為に、フォトレジストは十分厚手に作る。レジストは、エッチングしようとする材料のエッチ速度がレジストのそれよりも高くなる様な選択度を持つものを選ぶ。然し、選ばれた厚さ及び選択度によって、フォトレジストがエッチングされてなくなった場合、下側電極が、エッチ過程の終了前に、水平並びに垂直エッチにさらされ、側壁の角度は一層低くなる。
【００３２】
ＳｉＯ2 層３２は、白金に対する接着力を一層よくする為に、ＴｉＯ2 ，Ｔｉ，Ｚｒ，ＴｉＮ又はＺｒＯ2 の様な接着層並びに側方酸素拡散障壁をキャップとして設けても設けなくてもよい。更に、ＴｉＳｉ2 層をＴｉＮ ３６及びポリ−Ｓｉプラグ３４の間の面間領域に形成し、急速熱窒化過程を使うことによって余分のＮをＴｉＮに導入し、こうしてＴｉＮに一層よい酸化抵抗を持たせると共に、ＴｉＳｉ2 からポリ−Ｓｉへの一層よい導電をもたらしてもよい。
上に述べた各々の実施例で、障壁層３６は、絶縁層３２の表面より下方に、ポリ−Ｓｉプラグ３４が占めるチャンネル区域にまで延びていてよい。この発明で予想される別の変更としては、ポリ−Ｓｉプラグ３２が占めるチャンネル区域に障壁層３４の全体を形成することが含まれる。引込んでいても又は平面状であってもよいが、このプラグは、エッチバック又は化学−機械的な研摩（ＣＭＰ方法）の何れかによって達成することができる。
【００３３】
上に述べた様に、縦横比を一層大きくすると、高性能な誘電材料と接触する表面積を一層大きくすることができ、所定量の半導体面積に対する静電容量が最大になる。他方、勾配つき側壁により、電極の角を丸めて、高性能な誘電体のひび割れを防止することができる。勿論、高い縦横比と勾配との間には兼合いがある。勾配を一層小さい角度に下げると、一定の基板面積に対しては、縦横比もそれに対応して減少する。この発明の実施例に対する好ましい角度は、８０°未満で３０°より大きく、更に好ましくは、７５°以下で５０°より大きく、最も好ましくは７５°乃至６０°である。
【００３４】
この発明を実施例について説明したが、この説明はこの発明を制約するものと解してはならない。以上の説明から、当業者には、ここに示した実施例の種々の変更並びに組合せ及びこの発明のその他の実施例が容易に考えられよう。従って、特許請求の範囲はこの様な全ての変更又は実施例を包括するものであることを承知されたい。
【００３５】
さらに以下の項目を開示する。
【００３６】
（１） 半導体集積回路基板の主面の上に、側面及び上面を持っていて、角の縁を形成する導電障壁層を形成し、該障壁層の上に非反応性の層を形成し、該非反応性の層の上にフォトレジストをパターンぎめし、少なくとも部分的な水平方向のエッチングを伴う乾式プラズマ・エッチによって前記非反応性の層をエッチングして、前記障壁層の角の縁に重なる勾配つき側面を前記非反応性の層に形成し、前記非反応性の層の上に誘電率の高い材料の層を堆積する工程を含む半導体集積回路構造を形成する方法。
【００３７】
（２） 請求項１記載の方法に於て、前記勾配つき側面が基板の面から８０°未満の角度である方法。
【００３８】
（３） 請求項１記載の方法に於て、前記勾配つき側面が基板の面から７５°未満で４０°より大きい角度である方法。
【００３９】
（４） 請求項１記載の方法に於て、前記乾式プラズマ過程が電子サイクロトロン共鳴プラズマ・エッチ過程である方法。
【００４０】
（５） 請求項１記載の方法に於て、前記障壁層が、導電金属、導電金属窒化物、導電金属酸化物、導電金属珪化物、導電金属炭化物、導電金属硼化物、三元非晶質窒化物、窒化チタン・アルミニウム、Ｚｒ窒化物、Ｈｆ窒化物、Ｙ窒化物、Ｓｃ窒化物、Ｌａ窒化物、Ｎ欠乏Ａｌ窒化物、ドープされたＡｌ窒化物、Ｍｇ窒化物、Ｃａ窒化物、Ｓｒ窒化物、Ｂａ窒化物、ＴａＳｉ窒化物、ＴｉＳｉ窒化物、及びその組合せからなる群から選ばれた材料である方法。
【００４１】
（６） 請求項１記載の方法に於て、前記非反応性の層が、白金、パラジウム、イリジウム、レニウム、ロジウム、金、銀、酸化ルテニウム、酸化錫、一酸化チタン、酸化インジウム、酸化レニウム、酸化オスミウム、酸化ロジウム、酸化イリジウム、ドープされた酸化錫、ドープされた酸化インジウム、ドープされた酸化亜鉛、窒化ルテニウム、窒化錫、窒化チタン、窒化ジルコニウム、ＹＢａ2 Ｃｕ3 Ｏ7-X ，（Ｌａ，Ｓｒ）ＣｏＯ3 ，ＳｒＲｕＯ3 及びその組合せからなる群から選ばれる方法。
【００４２】
（７） 請求項１記載の方法に於て、前記誘電率の高い材料の層が、チタン酸バリウム・ストロンチウム、ジルコン酸チタン酸鉛、チタン酸鉛ランタン、ジルコン酸チタン酸鉛ランタン、チタン酸ビスマス、タンタル酸カリウム、タンタル酸鉛スカンジウム、ニオブ酸鉛、ニオブ酸鉛亜鉛、ニオブ酸カリウム、ニオブ酸鉛マグネシウム及びその組合せからなる群から選ばれた方法。
【００４３】
（８） 請求項１記載の方法に於て、更に、前記誘電率の高い材料の層の上に上側電極を形成する工程を含む方法。
【００４４】
（９） 請求項８記載の方法に於て、前記上側電極が白金で構成される方法。
（１０） 半導体集積回路基板の主面の上に、側面及び上面で構成されていて、角の隅を形成する導電障壁層を形成し、該障壁層の上に、白金で構成された非反応性の層を形成し、前記非反応性の層の上にフォトレジストをパターンぎめし、少なくとも部分的な水平方向のエッチングを伴う乾式プラズマ・エッチによって前記非反応性の層をエッチングして、前記障壁層の角の縁に重なって、前記非反応性の層の上に７５°未満の角度を持つ勾配つきの側面を形成し、前記非反応性の層の上に誘電率の高い材料の層を堆積する工程を含む半導体集積回路構造を形成する方法。
【００４５】
（１１） 請求項１０記載の方法に於て、前記障壁層が、窒化チタン・アルミニウム、Ｚｒ窒化物、Ｈｆ窒化物、Ｙ窒化物、Ｓｃ窒化物、Ｌａ窒化物、Ｎ欠乏Ａｌ窒化物、ドープされたＡｌ窒化物、Ｍｇ窒化物、Ｃａ窒化物、Ｓｒ窒化物、Ｂａ窒化物、ＴａＳｉ窒化物、ＴｉＳｉ窒化物、及びその組合せからなる群から選ばれた材料で作られる方法。
【００４６】
（１２） 請求項１０記載の方法に於て、前記非反応性の層が、白金、パラジウム、イリジウム、レニウム、ロジウム、金、銀、酸化ルテニウム、酸化錫、一酸化チタン、酸化インジウム、酸化レニウム、酸化オスミウム、酸化ロジウム、酸化イリジウム、ドープされた酸化錫、ドープされた酸化インジウム、ドープされた酸化亜鉛、窒化ルテニウム、窒化錫、窒化チタン、窒化ジルコニウム、ＹＢａ2 Ｃｕ3 Ｏ7-X ，（Ｌａ，Ｓｒ）ＣｏＯ3 ，ＳｒＲｕＯ3 及びその組合せからなる群から選ばれた材料で作られている方法。
【００４７】
（１３） 請求項１０記載の方法に於て、誘電率の高い材料の層が、チタン酸バリウム・ストロンチウム、ジルコン酸チタン酸鉛、チタン酸鉛ランタン、ジルコン酸チタン酸鉛ランタン、チタン酸ビスマス、タンタル酸カリウム、タンタル酸鉛スカンジウム、ニオブ酸鉛、ニオブ酸鉛亜鉛、ニオブ酸カリウム、ニオブ酸鉛マグネシウム及びその組合せからなる群から選ばれている方法。
【００４８】
（１４） 請求項１０記載の方法に於て、更に、前記誘電率の高い材料の層の上に上側電極を形成する工程を含む方法。
【００４９】
（１５） 請求項１０記載の方法に於て、更に、非反応性の層を１より大きい縦横比で形成する工程を含む方法。
【００５０】
（１６） 半導体集積回路基板の主面の上に、側面及び上面を持っていて、角の縁を形成する導電障壁層を形成し、該障壁層の上に、フォトレジストをパターンぎめし、少なくとも部分的な水平方向のエッチングを伴うＥＣＲプラズマ・エッチによって前記障壁層をエッチングして、前記障壁層の角の縁に重なって、７５°未満の角度の勾配つきの側面を、前記非反応性の層の上に形成し、前記障壁層の上に非反応性の層を形成し、該非反応性の層の上に誘電率の高い材料の層を堆積する工程を含む半導体集積回路構造を形成する方法。
【００５１】
（１７） 請求項１６記載の方法に於て、前記障壁層が、窒化チタン・アルミニウム、Ｚｒ窒化物、Ｈｆ窒化物、Ｙ窒化物、Ｓｃ窒化物、Ｌａ窒化物、Ｎ欠乏Ａｌ窒化物、ドープされたＡｌ窒化物、Ｍｇ窒化物、Ｃａ窒化物、Ｓｒ窒化物、Ｂａ窒化物、ＴａＳｉ窒化物、ＴｉＳｉ窒化物、及びその組合せからなる群から選ばれた材料で作られている方法。
【００５２】
（１８） 請求項１６記載の方法に於て、前記非反応性の層が、白金、パラジウム、イリジウム、レニウム、ロジウム、金、銀、酸化ルテニウム、酸化錫、一酸化チタン、酸化インジウム、酸化レニウム、酸化オスミウム、酸化ロジウム、酸化イリジウム、ドープされた酸化錫、ドープされた酸化インジウム、ドープされた酸化亜鉛、窒化ルテニウム、窒化錫、窒化チタン、窒化ジルコニウム、ＹＢａ2 Ｃｕ3 Ｏ7-X ，（Ｌａ，Ｓｒ）ＣｏＯ3 ，ＳｒＲｕＯ3 及びその組合せからなる群から選ばれている方法。
【００５３】
（１９） 請求項１６記載の方法に於て、前記誘電率の高い材料の層が、チタン酸バリウム・ストロンチウム、ジルコン酸チタン酸鉛、チタン酸鉛ランタン、ジルコン酸チタン酸鉛ランタン、チタン酸ビスマス、タンタル酸カリウム、タンタル酸鉛スカンジウム、ニオブ酸鉛、ニオブ酸鉛亜鉛、ニオブ酸カリウム、ニオブ酸鉛マグネシウム及びその組合せからなる群から選ばれている方法。
【００５４】
（２０） 請求項１６記載の方法に於て、更に、前記誘電率の高い材料の層の上に白金の上側電極を形成する工程を含む方法。
【００５５】
（２１） 全般的に云うと、この発明は電子サイクロトロン共鳴（ＥＣＲ）の様な乾式プラズマ・エッチング方法を利用して、ＤＲＡＭ記憶セルに勾配つき側壁を作る。この方法によって作られた下側電極の丸くした角により、高性能な誘電体材料を実質的なひび割れなしに堆積することができ、更に、この高性能な誘電体層を作る時の一様性により、静電容量を厳密に予測し、且つ制御することができる。この発明の一実施例は、主面を持つ支持層（例えばＳｉ基板３０）と、支持層の主面に重なる下側電極と、下側電極の上面に重なる誘電率の高い材料の層（例えばＢＳＴ ４４）とを有する半導体集積回路構造を作る方法である。下側電極が障壁層（例えばＴｉＮ ３６）及び非反応性の層（例えばＰｔ ４２）を有する。
【図面の簡単な説明】
【図１】 この発明の方法を用いて完成された構造の図。
【図２】 半導体集積回路構造の断面図で、この発明を用いて勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次の工程を示す。
【図３】 半導体集積回路構造の断面図で、この発明を用いて勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次の工程を示す。
【図４】 半導体集積回路構造の断面図で、この発明を用いて勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次の工程を示す。
【図５】 半導体集積回路構造の断面図で、この発明を用いて勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次の工程を示す。
【図６】 半導体集積回路構造の断面図で、この発明を用いて勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次の工程を示す。
【図７】 半導体集積回路構造の断面図で、この発明を用いて勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次の工程を示す。
【図８】 半導体集積回路構造の断面図で、この発明を用いて勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次の工程を示す。
【図９】 一層大きい縦横比を例示する別の実施例の方法の図。
【図１０】 勾配つき障壁層を示す別の実施例の方法の図。
【符号の説明】
３０ 基板
３６ 障壁層
４２ 非反応性の層
４３ 側壁の角度
４４ 誘電率の高い材料の層
Claims (1)
- 半導体集積回路基板の主面の上に、側面及び上面を持っていて、角の縁を形成する導電障壁層を形成し、該障壁層の上に非反応性の層を形成し、該非反応性の層の上にフォトレジストをパターンぎめし、少なくとも部分的な水平方向の等方性エッチングを伴う乾式プラズマ・エッチによって前記非反応性の層をエッチングして、前記障壁層の角の縁に重なる勾配つき側面を前記非反応性の層に形成し、前記非反応性の層の上に５０より大きい誘電率の材料の層を堆積する工程を含む半導体集積回路構造を形成する方法。
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