JPH1056146A - 高誘電率材料キャパシタを有する半導体装置 - Google Patents
高誘電率材料キャパシタを有する半導体装置Info
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- JPH1056146A JPH1056146A JP8209595A JP20959596A JPH1056146A JP H1056146 A JPH1056146 A JP H1056146A JP 8209595 A JP8209595 A JP 8209595A JP 20959596 A JP20959596 A JP 20959596A JP H1056146 A JPH1056146 A JP H1056146A
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Landscapes
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Abstract
(57)【要約】
【課題】 誘電体層の物性によることなくキャパシタ容
量を増大可能な高誘電率材料キャパシタを有する半導体
装置を提供する。 【解決手段】 半導体基板１の主表面上には層間絶縁層
２が形成され、層間絶縁層２にはコンタクトホール３が
形成される。コンタクトホール３内には埋込導電層４が
形成される。埋込導電層４上から層間絶縁層２上に延在
するようにバリアメタル層５が形成される。バリアメタ
ル層５の上面と側壁とを覆うように下部電極層６が形成
される。下部電極層６を覆うように誘電体層７と上部電
極層８が形成される。
量を増大可能な高誘電率材料キャパシタを有する半導体
装置を提供する。 【解決手段】 半導体基板１の主表面上には層間絶縁層
２が形成され、層間絶縁層２にはコンタクトホール３が
形成される。コンタクトホール３内には埋込導電層４が
形成される。埋込導電層４上から層間絶縁層２上に延在
するようにバリアメタル層５が形成される。バリアメタ
ル層５の上面と側壁とを覆うように下部電極層６が形成
される。下部電極層６を覆うように誘電体層７と上部電
極層８が形成される。
Description
【０００１】
【発明の属する技術分野】この発明は、高誘電率材料キ
ャパシタを有する半導体装置に関し、特に、ＤＲＡＭ
（Dynamic Random Access Memory）のメモリセルを構成
するキャパシタであって高誘電率材料を用いたものの下
部電極の構造に関するものである。
ャパシタを有する半導体装置に関し、特に、ＤＲＡＭ
（Dynamic Random Access Memory）のメモリセルを構成
するキャパシタであって高誘電率材料を用いたものの下
部電極の構造に関するものである。
【０００２】
【従来の技術】従来から、半導体記憶装置として種々の
ものが開発されてきているが、その中でも最も広く知ら
れるものとしてＤＲＡＭがある。ＤＲＡＭのメモリセル
は、通常１つのトランジスタと１つのキャパシタとで構
成される。ＤＲＡＭでは、このキャパシタの容量を増大
させるべく様々な工夫が施されてきている。その工夫の
１つにキャパシタの誘電体層を高誘電率材料で構成する
ものがある。
ものが開発されてきているが、その中でも最も広く知ら
れるものとしてＤＲＡＭがある。ＤＲＡＭのメモリセル
は、通常１つのトランジスタと１つのキャパシタとで構
成される。ＤＲＡＭでは、このキャパシタの容量を増大
させるべく様々な工夫が施されてきている。その工夫の
１つにキャパシタの誘電体層を高誘電率材料で構成する
ものがある。
【０００３】図２５は、誘電体層を高誘電率材料により
構成した従来のキャパシタ（以下、単に「高誘電率材料
キャパシタ」と称する）の一例を示す断面図である。な
お、ここで、本明細書において高誘電率材料とは、チタ
ン酸ジルコン酸鉛（ＰＺＴ），チタン酸ストロンチウム
（ＳｒＴｉＯ3 ），チタン酸バリウムストロンチウム
（ＢＳＴ）などのぺロブスカイト型結晶構造を有する強
誘電体の仲間であり、下地となる電極用の材料として白
金（Ｐｔ），ルテニウム（Ｒｕ），イリジウム（Ｉ
ｒ），ロジウム（Ｒｈ），パラジウム（Ｐｄ）などの貴
金属を要するもののことを称するものとする。
構成した従来のキャパシタ（以下、単に「高誘電率材料
キャパシタ」と称する）の一例を示す断面図である。な
お、ここで、本明細書において高誘電率材料とは、チタ
ン酸ジルコン酸鉛（ＰＺＴ），チタン酸ストロンチウム
（ＳｒＴｉＯ3 ），チタン酸バリウムストロンチウム
（ＢＳＴ）などのぺロブスカイト型結晶構造を有する強
誘電体の仲間であり、下地となる電極用の材料として白
金（Ｐｔ），ルテニウム（Ｒｕ），イリジウム（Ｉ
ｒ），ロジウム（Ｒｈ），パラジウム（Ｐｄ）などの貴
金属を要するもののことを称するものとする。
【０００４】図２５を参照して、半導体基板１の主表面
上には層間絶縁層２が形成される。層間絶縁層２には所
定位置に半導体基板１の主表面に達するコンタクトホー
ル３が形成される。コンタクトホール３内には埋込導電
層４が形成される。埋込導電層４上から層間絶縁層２上
に延在するようにバリアメタル層５が形成される。バリ
アメタル層５上にはキャパシタの下部電極層６が形成さ
れる。下部電極層６とバリアメタル層５の側壁を覆うよ
うに側壁絶縁層１８が形成される。この側壁絶縁層１８
と下部電極層６とを覆うように高誘電率材料からなる誘
電体層７が形成される。誘電体層７は、通常スパッタリ
ング法によって形成されるので、段差被覆性がよいとは
言えない。そのため、側壁絶縁層１８を形成することに
より、バリアメタル層５近傍での誘電体層７の薄膜化を
阻止することが可能となる。誘電体層７を覆うようキャ
パシタの上部電極層８が形成される。この上部電極層８
と、誘電体層７と、下部電極層６とでキャパシタ９が構
成される。
上には層間絶縁層２が形成される。層間絶縁層２には所
定位置に半導体基板１の主表面に達するコンタクトホー
ル３が形成される。コンタクトホール３内には埋込導電
層４が形成される。埋込導電層４上から層間絶縁層２上
に延在するようにバリアメタル層５が形成される。バリ
アメタル層５上にはキャパシタの下部電極層６が形成さ
れる。下部電極層６とバリアメタル層５の側壁を覆うよ
うに側壁絶縁層１８が形成される。この側壁絶縁層１８
と下部電極層６とを覆うように高誘電率材料からなる誘
電体層７が形成される。誘電体層７は、通常スパッタリ
ング法によって形成されるので、段差被覆性がよいとは
言えない。そのため、側壁絶縁層１８を形成することに
より、バリアメタル層５近傍での誘電体層７の薄膜化を
阻止することが可能となる。誘電体層７を覆うようキャ
パシタの上部電極層８が形成される。この上部電極層８
と、誘電体層７と、下部電極層６とでキャパシタ９が構
成される。
【０００５】
【発明が解決しようとする課題】上記の図２５に示され
るように従来の高誘電率材料キャパシタは単純平坦化構
造で実現されているので、電荷の蓄積に寄与できるキャ
パシタ９の実効面積はフォトレジストを用いて形成可能
なパターンすなわち下部電極形成用のマスクの投影面積
にほぼ等しいものとなる。したがって、キャパシタ容量
をさらに増大させるには、誘電体層７の厚みを小さくす
るか、もしくは誘電体層７の誘電率を増大させるしかな
かった。しかしながら、これらには物理的限界、すなわ
ち材料の物性による制限があるので、結果としてキャパ
シタ容量のさらなる増大を図ることは困難であった。
るように従来の高誘電率材料キャパシタは単純平坦化構
造で実現されているので、電荷の蓄積に寄与できるキャ
パシタ９の実効面積はフォトレジストを用いて形成可能
なパターンすなわち下部電極形成用のマスクの投影面積
にほぼ等しいものとなる。したがって、キャパシタ容量
をさらに増大させるには、誘電体層７の厚みを小さくす
るか、もしくは誘電体層７の誘電率を増大させるしかな
かった。しかしながら、これらには物理的限界、すなわ
ち材料の物性による制限があるので、結果としてキャパ
シタ容量のさらなる増大を図ることは困難であった。
【０００６】この発明は上記のような課題を解決するた
めになされたものである。この発明の目的は、誘電体層
として用いられる高誘電率材料の物性に依存することな
くキャパシタ容量を増大させることが可能となる、高誘
電率材料キャパシタを有する半導体装置を提供すること
にある。
めになされたものである。この発明の目的は、誘電体層
として用いられる高誘電率材料の物性に依存することな
くキャパシタ容量を増大させることが可能となる、高誘
電率材料キャパシタを有する半導体装置を提供すること
にある。
【０００７】
【課題を解決するための手段】この発明に係る高誘電率
材料キャパシタを有する半導体装置は、１つの局面で
は、主表面を有する半導体基板と、層間絶縁層と、埋込
導電層と、バリアメタル層と、キャパシタの下部電極
と、誘電体層と、上部電極とを備える。層間絶縁層は、
主表面上に形成されこの主表面に達するコンタクトホー
ルを有する。埋込導電層は、コンタクトホール内に形成
される。バリアメタル層は、埋込導電層上から層間絶縁
層上に延在するように形成される。下部電極は、バリア
メタル層の上面と側壁とを覆うように形成される。誘電
体層は、下部電極を覆うように形成され、高誘電率材料
からなる。上部電極は、誘電体層を覆うように形成され
る。
材料キャパシタを有する半導体装置は、１つの局面で
は、主表面を有する半導体基板と、層間絶縁層と、埋込
導電層と、バリアメタル層と、キャパシタの下部電極
と、誘電体層と、上部電極とを備える。層間絶縁層は、
主表面上に形成されこの主表面に達するコンタクトホー
ルを有する。埋込導電層は、コンタクトホール内に形成
される。バリアメタル層は、埋込導電層上から層間絶縁
層上に延在するように形成される。下部電極は、バリア
メタル層の上面と側壁とを覆うように形成される。誘電
体層は、下部電極を覆うように形成され、高誘電率材料
からなる。上部電極は、誘電体層を覆うように形成され
る。
【０００８】上述のように、この発明に係る高誘電率材
料キャパシタを有する半導体装置では、バリアメタル層
の上面と側壁とを覆うようにキャパシタの下部電極を形
成している。そのため、たとえばバリアメタル層の厚み
を増大させることにより、バリアメタル層の側壁上に位
置する下部電極の表面積を増大させることが可能とな
る。それにより、誘電体層の物性に依存することなくキ
ャパシタ容量を増大させることが可能となる。また、バ
リアメタル層の厚みを増大させることにより、バリア機
能をも向上させることが可能となる。
料キャパシタを有する半導体装置では、バリアメタル層
の上面と側壁とを覆うようにキャパシタの下部電極を形
成している。そのため、たとえばバリアメタル層の厚み
を増大させることにより、バリアメタル層の側壁上に位
置する下部電極の表面積を増大させることが可能とな
る。それにより、誘電体層の物性に依存することなくキ
ャパシタ容量を増大させることが可能となる。また、バ
リアメタル層の厚みを増大させることにより、バリア機
能をも向上させることが可能となる。
【０００９】なお、上記のバリアメタル層の厚みは下部
電極の厚みより大きいことが好ましい。それにより、バ
リアメタル層の側壁上に位置する下部電極の表面積を効
果的に増大させることが可能となる。
電極の厚みより大きいことが好ましい。それにより、バ
リアメタル層の側壁上に位置する下部電極の表面積を効
果的に増大させることが可能となる。
【００１０】また、バリアメタル層の周囲の層間絶縁層
の上面には、バリアメタル層の側壁と連なる側壁を有す
る凹部が形成され、下部電極はこの凹部の側壁上にまで
延在することが好ましい。このように、バリアメタル層
の側壁と連なる側壁を有する凹部の側壁上にまで下部電
極を延在させることにより、下部電極の表面積を増大さ
せることが可能となる。それにより、キャパシタ容量を
増大させることが可能となる。
の上面には、バリアメタル層の側壁と連なる側壁を有す
る凹部が形成され、下部電極はこの凹部の側壁上にまで
延在することが好ましい。このように、バリアメタル層
の側壁と連なる側壁を有する凹部の側壁上にまで下部電
極を延在させることにより、下部電極の表面積を増大さ
せることが可能となる。それにより、キャパシタ容量を
増大させることが可能となる。
【００１１】また、上記のバリアメタル層の周縁部はテ
ーパ形状を有することが好ましい。それにより、下部電
極や誘電体層の被覆性を向上させることが可能となる。
ーパ形状を有することが好ましい。それにより、下部電
極や誘電体層の被覆性を向上させることが可能となる。
【００１２】また、上記の下部電極は、第１の下部電極
層と、この第１の下部電極層上に形成された第２の下部
電極層とを含むことが好ましい。この場合には、バリア
メタル層の側壁と第１の下部電極層の側壁とを覆うよう
に側壁絶縁層が形成され、第２の下部電極層はこの側壁
絶縁層上に延在することが好ましい。このように第１の
下部電極層の側壁を覆うように形成された側壁絶縁層上
に延在するように第２の下部電極層を形成することによ
り、第１の下部電極層のみにより下部電極が構成される
場合と比べ、下部電極の実質的な表面積を増大させるこ
とが可能となる。それにより、キャパシタ容量を増大さ
せることが可能となる。
層と、この第１の下部電極層上に形成された第２の下部
電極層とを含むことが好ましい。この場合には、バリア
メタル層の側壁と第１の下部電極層の側壁とを覆うよう
に側壁絶縁層が形成され、第２の下部電極層はこの側壁
絶縁層上に延在することが好ましい。このように第１の
下部電極層の側壁を覆うように形成された側壁絶縁層上
に延在するように第２の下部電極層を形成することによ
り、第１の下部電極層のみにより下部電極が構成される
場合と比べ、下部電極の実質的な表面積を増大させるこ
とが可能となる。それにより、キャパシタ容量を増大さ
せることが可能となる。
【００１３】また、上記の下部電極は、バリアメタル層
の上面を覆う第１の下部電極層と、バリアメタル層の側
壁を覆い第１の下部電極層と接続される第２の下部電極
層とを含み、層間絶縁層と接する第２の下部電極層の底
部がバリアメタル層から離れる方向に張り出すことが好
ましい。このようにバリアメタル層の側壁を覆うように
第２の下部電極層を形成することにより、第１の下部電
極層のみにより下部電極が構成される場合と比べ、下部
電極の表面積を増大させることが可能となる。なお、こ
の場合には、第２の下部電極層の底部がバリアメタル層
から離れる方向に張り出しているので、さらに下部電極
の表面積を増大させることが可能となる。
の上面を覆う第１の下部電極層と、バリアメタル層の側
壁を覆い第１の下部電極層と接続される第２の下部電極
層とを含み、層間絶縁層と接する第２の下部電極層の底
部がバリアメタル層から離れる方向に張り出すことが好
ましい。このようにバリアメタル層の側壁を覆うように
第２の下部電極層を形成することにより、第１の下部電
極層のみにより下部電極が構成される場合と比べ、下部
電極の表面積を増大させることが可能となる。なお、こ
の場合には、第２の下部電極層の底部がバリアメタル層
から離れる方向に張り出しているので、さらに下部電極
の表面積を増大させることが可能となる。
【００１４】また、上記の下部電極の表面には凹凸部が
形成され、この凹凸部に沿って上記の誘電体層と上部電
極とが延在することが好ましい。このように、下部電極
の表面に凹凸部を形成することにより、下部電極の表面
積を増大させることが可能となる。それにより、キャパ
シタ容量を増大させることが可能となる。
形成され、この凹凸部に沿って上記の誘電体層と上部電
極とが延在することが好ましい。このように、下部電極
の表面に凹凸部を形成することにより、下部電極の表面
積を増大させることが可能となる。それにより、キャパ
シタ容量を増大させることが可能となる。
【００１５】表面に凹凸部を有する上記の下部電極は、
バリアメタル層の上面を覆う第１の下部電極層と、バリ
アメタル層の側壁を覆い第１の下部電極層と接続される
第２の下部電極層とを含むことが好ましい。そして、第
２の下部電極層の上端は第１の下部電極層の上面よりも
高い位置にあり、第１の下部電極層の上面と第２の下部
電極層の上端とで上記の凹凸部が形成されることが好ま
しい。この場合にも、下部電極層の実質的な表面積を増
大させることが可能となるので、キャパシタ容量を増大
させることが可能となる。
バリアメタル層の上面を覆う第１の下部電極層と、バリ
アメタル層の側壁を覆い第１の下部電極層と接続される
第２の下部電極層とを含むことが好ましい。そして、第
２の下部電極層の上端は第１の下部電極層の上面よりも
高い位置にあり、第１の下部電極層の上面と第２の下部
電極層の上端とで上記の凹凸部が形成されることが好ま
しい。この場合にも、下部電極層の実質的な表面積を増
大させることが可能となるので、キャパシタ容量を増大
させることが可能となる。
【００１６】この発明に係る高誘電率材料キャパシタを
有する半導体装置は、他の局面では、主表面を有する半
導体基板と、層間絶縁層と、埋込導電層と、バリアメタ
ル層と、下部電極と、誘電体層と、上部電極とを備え
る。層間絶縁層は、半導体基板の主表面上に形成され、
この主表面に達するコンタクトホールを有する。埋込導
電層はコンタクトホール内に形成される。バリアメタル
層は、埋込導電層上から層間絶縁層上に延在するように
形成される。キャパシタの下部電極は、バリアメタル層
上に形成され、周縁部がテーパ形状を有する。誘電体層
は、下部電極を覆うように形成され、高誘電率材料から
なる。上部電極は、誘電体層を覆うように形成される。
有する半導体装置は、他の局面では、主表面を有する半
導体基板と、層間絶縁層と、埋込導電層と、バリアメタ
ル層と、下部電極と、誘電体層と、上部電極とを備え
る。層間絶縁層は、半導体基板の主表面上に形成され、
この主表面に達するコンタクトホールを有する。埋込導
電層はコンタクトホール内に形成される。バリアメタル
層は、埋込導電層上から層間絶縁層上に延在するように
形成される。キャパシタの下部電極は、バリアメタル層
上に形成され、周縁部がテーパ形状を有する。誘電体層
は、下部電極を覆うように形成され、高誘電率材料から
なる。上部電極は、誘電体層を覆うように形成される。
【００１７】上述のように、他の局面では、キャパシタ
の下部電極の周縁部がテーパ形状を有する。それによ
り、下部電極の厚みを大きくした場合でも誘電体層の被
覆性を良好に保つことが可能となる。また、下部電極の
厚みを大きくすることによりテーパ部の表面積をも増大
させることができるので、結果として下部電極の表面積
を増大させることが可能となる。つまり、この局面で
は、誘電体層の被覆性を良好に保持しつつ下部電極の表
面積を増大させることが可能となる。それにより、キャ
パシタ容量を増大させることが可能となる。
の下部電極の周縁部がテーパ形状を有する。それによ
り、下部電極の厚みを大きくした場合でも誘電体層の被
覆性を良好に保つことが可能となる。また、下部電極の
厚みを大きくすることによりテーパ部の表面積をも増大
させることができるので、結果として下部電極の表面積
を増大させることが可能となる。つまり、この局面で
は、誘電体層の被覆性を良好に保持しつつ下部電極の表
面積を増大させることが可能となる。それにより、キャ
パシタ容量を増大させることが可能となる。
【００１８】なお、上記のバリアメタル層の周縁部はテ
ーパ形状を有し、バリアメタル層の側壁は下部電極の側
壁の下端から連続して下方に延びるようにしてもよい。
こ場合には、上記の他の局面の場合よりもさらに誘電体
層の被覆性を良好なものとすることが可能となる。
ーパ形状を有し、バリアメタル層の側壁は下部電極の側
壁の下端から連続して下方に延びるようにしてもよい。
こ場合には、上記の他の局面の場合よりもさらに誘電体
層の被覆性を良好なものとすることが可能となる。
【００１９】また、上記の層間絶縁層上には、バリアメ
タル層の側壁を覆うように絶縁層が形成されることが好
ましい。この場合、誘電体層と上部電極は、上記の絶縁
層上に延在する。このようにバリアメタル層の側壁を覆
うように絶縁層を形成することにより、この絶縁層の代
わりに高誘電率材料が存在する場合と比べ、隣り合うキ
ャパシタ間における寄生容量を低減することが可能とな
る。ここで、絶縁層の材質としては、シリコン酸化膜な
どの比誘電率の小さい材質であることが好ましい。上記
のように、隣り合うキャパシタ間における寄生容量を低
減することが可能となるので、半導体装置におけるクロ
ストーク等の誤動作を効果的に抑制することか可能とな
る。また、バリアメタル層と誘電体層とが直接接触する
のを回避できるので、誘電体層の絶縁性能劣化を防止で
きる。
タル層の側壁を覆うように絶縁層が形成されることが好
ましい。この場合、誘電体層と上部電極は、上記の絶縁
層上に延在する。このようにバリアメタル層の側壁を覆
うように絶縁層を形成することにより、この絶縁層の代
わりに高誘電率材料が存在する場合と比べ、隣り合うキ
ャパシタ間における寄生容量を低減することが可能とな
る。ここで、絶縁層の材質としては、シリコン酸化膜な
どの比誘電率の小さい材質であることが好ましい。上記
のように、隣り合うキャパシタ間における寄生容量を低
減することが可能となるので、半導体装置におけるクロ
ストーク等の誤動作を効果的に抑制することか可能とな
る。また、バリアメタル層と誘電体層とが直接接触する
のを回避できるので、誘電体層の絶縁性能劣化を防止で
きる。
【００２０】この発明に係る高誘電率材料キャパシタを
有する半導体装置は、さらに他の局面では、主表面を有
する半導体基板と、層間絶縁層と、埋込導電層と、バリ
アメタル層と、キャパシタの第１の下部電極層と、第２
の下部電極層と、誘電体層と、上部電極とを備える。層
間絶縁層は、半導体基板の主表面上に形成され、この主
表面に達するコンタクトホールを有する。埋込導電層
は、コンタクトホール内に形成される。バリアメタル層
は、埋込導電層上から層間絶縁層上に延在するように形
成される。第１の下部電極層は、バリアメタル層上に形
成される。側壁絶縁層は、第１の下部電極層の側壁を覆
うようにバリアメタル層上に形成される。第２の下部電
極層は、第１の下部電極層と側壁絶縁層とを覆うように
形成され、第１の下部電極層と接続される。誘電体層
は、第２の下部電極層を覆うように形成され、高誘電率
材料からなる。上部電極は、誘電体層を覆うように形成
される。
有する半導体装置は、さらに他の局面では、主表面を有
する半導体基板と、層間絶縁層と、埋込導電層と、バリ
アメタル層と、キャパシタの第１の下部電極層と、第２
の下部電極層と、誘電体層と、上部電極とを備える。層
間絶縁層は、半導体基板の主表面上に形成され、この主
表面に達するコンタクトホールを有する。埋込導電層
は、コンタクトホール内に形成される。バリアメタル層
は、埋込導電層上から層間絶縁層上に延在するように形
成される。第１の下部電極層は、バリアメタル層上に形
成される。側壁絶縁層は、第１の下部電極層の側壁を覆
うようにバリアメタル層上に形成される。第２の下部電
極層は、第１の下部電極層と側壁絶縁層とを覆うように
形成され、第１の下部電極層と接続される。誘電体層
は、第２の下部電極層を覆うように形成され、高誘電率
材料からなる。上部電極は、誘電体層を覆うように形成
される。
【００２１】上述のように、さらに他の局面では、第１
の下部電極層の側壁を覆うようにバリアメタル層上に側
壁絶縁層が形成され、この側壁絶縁層と第１の下部電極
層とを覆うように第２の下部電極層が形成されている。
この第２の下部電極層は側壁絶縁層上に延在しているの
で、第２の下部電極層の表面積は第１の下部電極層の表
面積よりも大きいものとなる。つまり、第１と第２の下
部電極層を積層し、この第１と第２の下部電極層間に側
壁絶縁層を介在させることにより、第２の下部電極層の
表面積を第１の下部電極層の表面積よりも増大させるこ
とが可能となる。それにより、キャパシタ容量を増大さ
せることが可能となる。なお、キャパシタの下部電極は
３層以上の多層構造を有するものであってもよい。
の下部電極層の側壁を覆うようにバリアメタル層上に側
壁絶縁層が形成され、この側壁絶縁層と第１の下部電極
層とを覆うように第２の下部電極層が形成されている。
この第２の下部電極層は側壁絶縁層上に延在しているの
で、第２の下部電極層の表面積は第１の下部電極層の表
面積よりも大きいものとなる。つまり、第１と第２の下
部電極層を積層し、この第１と第２の下部電極層間に側
壁絶縁層を介在させることにより、第２の下部電極層の
表面積を第１の下部電極層の表面積よりも増大させるこ
とが可能となる。それにより、キャパシタ容量を増大さ
せることが可能となる。なお、キャパシタの下部電極は
３層以上の多層構造を有するものであってもよい。
【００２２】上記の構成において、バリアメタル層の側
壁を覆うように層間絶縁層上には絶縁層が形成されるこ
とが好ましい。この場合には、誘電体層と上部電極と
は、この絶縁層上に延在する。このように絶縁層を形成
することにより、前述したように、隣接するキャパシタ
間における寄生容量を低減することが可能となるととも
に誘電体層の絶縁性能劣化をも防止できる。
壁を覆うように層間絶縁層上には絶縁層が形成されるこ
とが好ましい。この場合には、誘電体層と上部電極と
は、この絶縁層上に延在する。このように絶縁層を形成
することにより、前述したように、隣接するキャパシタ
間における寄生容量を低減することが可能となるととも
に誘電体層の絶縁性能劣化をも防止できる。
【００２３】
【発明の実施の形態】以下、図１〜図２４を用いて、こ
の発明の実施の形態について説明する。
の発明の実施の形態について説明する。
【００２４】（実施の形態１）まず、図１〜図４を用い
て、この発明の実施の形態１における半導体装置とその
変形例とについて説明する。図１は、この発明の実施の
形態１における半導体装置を示す断面図である。
て、この発明の実施の形態１における半導体装置とその
変形例とについて説明する。図１は、この発明の実施の
形態１における半導体装置を示す断面図である。
【００２５】図１を参照して、半導体基板１の主表面上
には、層間絶縁層２が形成されている。層間絶縁層２に
は半導体基板１の主表面に達するコンタクトホール３が
形成されている。コンタクトホール３内には、たとえば
不純物の導入されたポリシリコンなどからなる埋込導電
層４が形成されている。
には、層間絶縁層２が形成されている。層間絶縁層２に
は半導体基板１の主表面に達するコンタクトホール３が
形成されている。コンタクトホール３内には、たとえば
不純物の導入されたポリシリコンなどからなる埋込導電
層４が形成されている。
【００２６】埋込導電層４上から層間絶縁層２上に延在
するようにバリアメタル層５が形成されている。バリア
メタル層５を覆うようにキャパシタ９の下部電極層６が
形成されている。バリアメタル層５は、たとえばＴｉＮ
などの材質からなり、埋込導電層４と下部電極層６との
間の反応を抑制する機能を有する。このバリアメタル層
５の厚みｔ１は、好ましくは、約１５０ｎｍ〜約４７０
ｎｍ程度である。このようにバリアメタル層５の厚みを
大きく設定することにより、バリア性能を向上させるこ
とが可能となる。
するようにバリアメタル層５が形成されている。バリア
メタル層５を覆うようにキャパシタ９の下部電極層６が
形成されている。バリアメタル層５は、たとえばＴｉＮ
などの材質からなり、埋込導電層４と下部電極層６との
間の反応を抑制する機能を有する。このバリアメタル層
５の厚みｔ１は、好ましくは、約１５０ｎｍ〜約４７０
ｎｍ程度である。このようにバリアメタル層５の厚みを
大きく設定することにより、バリア性能を向上させるこ
とが可能となる。
【００２７】一方、下部電極層６は、たとえばＰｔなど
により構成され、約３０ｎｍ〜約５０ｎｍ程度の厚みｔ
２有する。なお、下部電極層６は、厚みの大きいバリア
メタル層５の側壁上に確実に形成されることが好ましい
ので、たとえばＣＶＤ（Chemical Vapor Deposition ）
法などのようにコンフォーマルに形成可能な方法で形成
されることが好ましい。
により構成され、約３０ｎｍ〜約５０ｎｍ程度の厚みｔ
２有する。なお、下部電極層６は、厚みの大きいバリア
メタル層５の側壁上に確実に形成されることが好ましい
ので、たとえばＣＶＤ（Chemical Vapor Deposition ）
法などのようにコンフォーマルに形成可能な方法で形成
されることが好ましい。
【００２８】上記のように、下部電極層６は厚みの大き
いバリアメタル層５の側壁上に延在するので、結果とし
て図２５に示される従来例よりも下部電極層６の表面積
を増大させることが可能となる。
いバリアメタル層５の側壁上に延在するので、結果とし
て図２５に示される従来例よりも下部電極層６の表面積
を増大させることが可能となる。
【００２９】下部電極層６を覆うように高誘電率材料か
らなる誘電体層７を形成する。この誘電体層７も、たと
えばＣＶＤ法のようなコンフォーマルに形成可能な方法
を用いて形成されることが好ましい。誘電体層７を覆う
ように上部電極層８が形成される。この上部電極層８
と、誘電体層７と、下部電極層６とでキャパシタ９が構
成される。
らなる誘電体層７を形成する。この誘電体層７も、たと
えばＣＶＤ法のようなコンフォーマルに形成可能な方法
を用いて形成されることが好ましい。誘電体層７を覆う
ように上部電極層８が形成される。この上部電極層８
と、誘電体層７と、下部電極層６とでキャパシタ９が構
成される。
【００３０】上述のように、バリアメタル層５の側壁上
にまで下部電極層６が延在しているので、バリアメタル
層５の側壁上にまで延在するようにキャパシタ９を形成
することが可能となる。それにより、キャパシタ９の容
量を増大させることが可能となる。その結果、誘電体層
７の物性に依存することなくキャパシタ容量を増大させ
ることが可能となる。
にまで下部電極層６が延在しているので、バリアメタル
層５の側壁上にまで延在するようにキャパシタ９を形成
することが可能となる。それにより、キャパシタ９の容
量を増大させることが可能となる。その結果、誘電体層
７の物性に依存することなくキャパシタ容量を増大させ
ることが可能となる。
【００３１】次に、図２〜図４を用いて、この発明の実
施の形態１の第１〜第３の変形例について説明する。
施の形態１の第１〜第３の変形例について説明する。
【００３２】＜第１変形例＞図２は、図１に示される半
導体装置の第１変形例を示す断面図である。図２を参照
して、本変形例では、下部電極層６が、第１の下部電極
層６ｄと、第２の下部電極層６ｅとの積層構造により構
成されている。そして、バリアメタル層５の上に第１の
下部電極層６ｄが形成され、第１の下部電極層６ｄの側
壁とバリアメタル層５の側壁上に延在するように第２の
下部電極層６ｅが形成されている。この場合も、上記の
実施の形態１の場合と同様に、キャパシタ容量を増大さ
せることが可能となる。
導体装置の第１変形例を示す断面図である。図２を参照
して、本変形例では、下部電極層６が、第１の下部電極
層６ｄと、第２の下部電極層６ｅとの積層構造により構
成されている。そして、バリアメタル層５の上に第１の
下部電極層６ｄが形成され、第１の下部電極層６ｄの側
壁とバリアメタル層５の側壁上に延在するように第２の
下部電極層６ｅが形成されている。この場合も、上記の
実施の形態１の場合と同様に、キャパシタ容量を増大さ
せることが可能となる。
【００３３】＜第２変形例＞図３は、上記の実施の形態
１の第２変形例を示す断面図である。図３を参照して、
本変形例では、バリアメタル層５の周囲に位置する層間
絶縁層２の上面に凹部２ａが形成されている。この凹部
２ａは、バリアメタル層５の側壁と連なる側壁を有す
る。そして、下部電極層６は、凹部２ａの側壁上にまで
延在している。それにより、上記の実施の形態１の場合
よりもさらにキャパシタ容量を増大させることが可能と
なる。
１の第２変形例を示す断面図である。図３を参照して、
本変形例では、バリアメタル層５の周囲に位置する層間
絶縁層２の上面に凹部２ａが形成されている。この凹部
２ａは、バリアメタル層５の側壁と連なる側壁を有す
る。そして、下部電極層６は、凹部２ａの側壁上にまで
延在している。それにより、上記の実施の形態１の場合
よりもさらにキャパシタ容量を増大させることが可能と
なる。
【００３４】＜第３変形例＞図４は、上記の実施の形態
１の第３変形例を示す断面図である。図４に示されるよ
うに、バリアメタル層５の周縁部にテーパ部５ａが形成
されている。このテーパ部５ａは、バリアメタル層５の
上面から層間絶縁層２の上面へと向かって徐々に傾斜す
る傾斜面を有している。そして、この傾斜面と層間絶縁
層２の上面とのなす角度θは、約６０°〜約７０°程度
であることが好ましい。このようなテーパ部５ａは、バ
リアメタル層５のパターニングのためのエッチングの際
に、エッチングガスとしてＣｌ2 等のレジストが後退す
るようなガスを用いて形成可能である。なお、微量のＯ
2 を添加してもよい。
１の第３変形例を示す断面図である。図４に示されるよ
うに、バリアメタル層５の周縁部にテーパ部５ａが形成
されている。このテーパ部５ａは、バリアメタル層５の
上面から層間絶縁層２の上面へと向かって徐々に傾斜す
る傾斜面を有している。そして、この傾斜面と層間絶縁
層２の上面とのなす角度θは、約６０°〜約７０°程度
であることが好ましい。このようなテーパ部５ａは、バ
リアメタル層５のパターニングのためのエッチングの際
に、エッチングガスとしてＣｌ2 等のレジストが後退す
るようなガスを用いて形成可能である。なお、微量のＯ
2 を添加してもよい。
【００３５】上記のように、バリアメタル層５がテーパ
部５ａを有することにより、下部電極層６，誘電体層７
および上部電極層８の被覆性を向上させることが可能と
なる。それにより、従来例と同様に、スパッタリング法
によって下部電極層６あるいは誘電体層７を形成するこ
とが可能となる。なお、本変形例の場合も、バリアメタ
ル層５の厚みを大きくすることにより、テーパ部５ａに
おける傾斜面の面積を増大させることができる。それに
より、キャパシタ容量を増大させることが可能となる。
部５ａを有することにより、下部電極層６，誘電体層７
および上部電極層８の被覆性を向上させることが可能と
なる。それにより、従来例と同様に、スパッタリング法
によって下部電極層６あるいは誘電体層７を形成するこ
とが可能となる。なお、本変形例の場合も、バリアメタ
ル層５の厚みを大きくすることにより、テーパ部５ａに
おける傾斜面の面積を増大させることができる。それに
より、キャパシタ容量を増大させることが可能となる。
【００３６】以上のように、本発明の実施の形態１とそ
の変形例とについて説明を行なったが、実施の形態１と
各変形例あるいは各変形例同士を組合せることも考えら
れる。このことは下記の各実施の形態についても同様で
ある。
の変形例とについて説明を行なったが、実施の形態１と
各変形例あるいは各変形例同士を組合せることも考えら
れる。このことは下記の各実施の形態についても同様で
ある。
【００３７】（実施の形態２）次に、図５〜図７を用い
て、この発明の実施の形態２とその変形例とについて説
明する。図５は、この発明の実施の形態２における半導
体装置を示す断面図である。
て、この発明の実施の形態２とその変形例とについて説
明する。図５は、この発明の実施の形態２における半導
体装置を示す断面図である。
【００３８】図５を参照して、本実施の形態２では、下
部電極層６を厚膜化し、その周縁部にこの図に示される
ようなテーパ部６ａを設けている。一方、バリアメタル
層５の厚みは、下部電極層６の厚みよりも小さくなるよ
うに設定されている。それ以外の構成に関しては上記の
実施の形態１の場合とほぼ同様である。
部電極層６を厚膜化し、その周縁部にこの図に示される
ようなテーパ部６ａを設けている。一方、バリアメタル
層５の厚みは、下部電極層６の厚みよりも小さくなるよ
うに設定されている。それ以外の構成に関しては上記の
実施の形態１の場合とほぼ同様である。
【００３９】このように下部電極層６を厚膜化すること
により、下部電極層６の側壁の面積を増大させることが
可能となる。このような下部電極層６の側壁上にキャパ
シタ９を形成することができるので、結果としてキャパ
シタ容量を増大させることが可能となる。このとき、下
部電極層６がテーパ部６ａを有することにより、誘電体
層７の被覆性を向上させることが可能となる。その結
果、スパッタリング法などによってもこの誘電体層７を
形成することが可能となる。
により、下部電極層６の側壁の面積を増大させることが
可能となる。このような下部電極層６の側壁上にキャパ
シタ９を形成することができるので、結果としてキャパ
シタ容量を増大させることが可能となる。このとき、下
部電極層６がテーパ部６ａを有することにより、誘電体
層７の被覆性を向上させることが可能となる。その結
果、スパッタリング法などによってもこの誘電体層７を
形成することが可能となる。
【００４０】次に、図６および図７を用いて、本実施の
形態２の変形例について説明する。図６と図７は、実施
の形態２における半導体装置の第１および第２変形例を
示す断面図である。
形態２の変形例について説明する。図６と図７は、実施
の形態２における半導体装置の第１および第２変形例を
示す断面図である。
【００４１】＜第１変形例＞図６を参照して、この第１
変形例では、バリアメタル層５の周縁部にもテーパ部５
ａが形成されている。そして、このテーパ部５ａの傾斜
面が下部電極層６のテーパ部６ａの傾斜面と連なるよう
にテーパ部５ａが形成されている。このようにバリアメ
タル層５の周縁部にテーパ部５ａを形成することによ
り、バリアメタル層５の近傍において誘電体層７が薄膜
化するのを効果的に抑制できる。それにより、上記の実
施の形態２の場合よりもさらに誘電体層７の被覆性を向
上させることが可能となる。
変形例では、バリアメタル層５の周縁部にもテーパ部５
ａが形成されている。そして、このテーパ部５ａの傾斜
面が下部電極層６のテーパ部６ａの傾斜面と連なるよう
にテーパ部５ａが形成されている。このようにバリアメ
タル層５の周縁部にテーパ部５ａを形成することによ
り、バリアメタル層５の近傍において誘電体層７が薄膜
化するのを効果的に抑制できる。それにより、上記の実
施の形態２の場合よりもさらに誘電体層７の被覆性を向
上させることが可能となる。
【００４２】＜第２変形例＞次に、図７を参照して、こ
の第２変形例における半導体装置では、バリアメタル層
５の側壁を覆うように層間絶縁層２上に絶縁層１０が形
成されている。この絶縁層１０は、シリコン酸化膜やこ
れを主成分とする膜などの比誘電率の低い材質からなる
ことが好ましい。この絶縁層１０の形成方法としては、
次のようなものを挙げることができる。まず、ＳＯＧ
（Spin On Glass ）を塗布した後、全面エッチバックを
行なう。それにより、図７に示されるような絶縁層１０
が形成できる。
の第２変形例における半導体装置では、バリアメタル層
５の側壁を覆うように層間絶縁層２上に絶縁層１０が形
成されている。この絶縁層１０は、シリコン酸化膜やこ
れを主成分とする膜などの比誘電率の低い材質からなる
ことが好ましい。この絶縁層１０の形成方法としては、
次のようなものを挙げることができる。まず、ＳＯＧ
（Spin On Glass ）を塗布した後、全面エッチバックを
行なう。それにより、図７に示されるような絶縁層１０
が形成できる。
【００４３】このような絶縁層１０を形成することによ
り、高誘電率材料からなる誘電体層７がバリアメタル層
５と直接接触することによる絶縁性能劣化を防止するこ
とが可能となる。また、隣り合うキャパシタ９の下部電
極層６間にこのような比誘電率の低い絶縁層１０を形成
することにより、高誘電率材料からなる誘電体層７がそ
の部分に存在する場合と比べ、隣り合うキャパシタ９間
における寄生容量を低減することが可能となる。それに
より、クロストークのような信号異常を効果的に抑制で
き、半導体装置の信頼性を向上させることが可能とな
る。
り、高誘電率材料からなる誘電体層７がバリアメタル層
５と直接接触することによる絶縁性能劣化を防止するこ
とが可能となる。また、隣り合うキャパシタ９の下部電
極層６間にこのような比誘電率の低い絶縁層１０を形成
することにより、高誘電率材料からなる誘電体層７がそ
の部分に存在する場合と比べ、隣り合うキャパシタ９間
における寄生容量を低減することが可能となる。それに
より、クロストークのような信号異常を効果的に抑制で
き、半導体装置の信頼性を向上させることが可能とな
る。
【００４４】（実施の形態３）次に、図８〜図１０を用
いて、この発明の実施の形態３とその変形例とについて
説明する。図８は、この発明の実施の形態３における半
導体装置を示す断面図である。
いて、この発明の実施の形態３とその変形例とについて
説明する。図８は、この発明の実施の形態３における半
導体装置を示す断面図である。
【００４５】図８を参照して、本実施の形態３では、下
部電極層６が第１と第２の下部電極層６ｄ，６ｅによっ
て構成され、この第１と第２の下部電極層６ｄ，６ｅ間
に側壁絶縁層１１が介在され、この側壁絶縁層１１上に
第２の下部電極層６ｅが延在している。このように側壁
絶縁層１１上に第２の下部電極層６ｅを延在させること
により、第２の下部電極層６ｅの表面積を第１の下部電
極層６ｄの表面積よりも増大させることが可能となる。
それにより、下部電極層６が第１の下部電極層６ｄのみ
により構成される場合と比べ、キャパシタ９の容量を増
大させることが可能となる。なお、本実施の形態３で
は、側壁絶縁層１１はバリアメタル層５の側壁をも覆う
ように形成されている。それにより、バリアメタル層５
と誘電体層７とが直接接触することをも阻止することが
可能となる。
部電極層６が第１と第２の下部電極層６ｄ，６ｅによっ
て構成され、この第１と第２の下部電極層６ｄ，６ｅ間
に側壁絶縁層１１が介在され、この側壁絶縁層１１上に
第２の下部電極層６ｅが延在している。このように側壁
絶縁層１１上に第２の下部電極層６ｅを延在させること
により、第２の下部電極層６ｅの表面積を第１の下部電
極層６ｄの表面積よりも増大させることが可能となる。
それにより、下部電極層６が第１の下部電極層６ｄのみ
により構成される場合と比べ、キャパシタ９の容量を増
大させることが可能となる。なお、本実施の形態３で
は、側壁絶縁層１１はバリアメタル層５の側壁をも覆う
ように形成されている。それにより、バリアメタル層５
と誘電体層７とが直接接触することをも阻止することが
可能となる。
【００４６】次に、図９および図１０を用いて、本実施
の形態３の第１および第２変形例について説明する。図
９と図１０は、本実施の形態３の第１および第２変形例
を示す断面図である。
の形態３の第１および第２変形例について説明する。図
９と図１０は、本実施の形態３の第１および第２変形例
を示す断面図である。
【００４７】＜第１変形例＞図９を参照して、この第１
変形例では、バリアメタル層５上に側壁絶縁層１３が形
成され、バリアメタル層５の側端部が側壁絶縁層１３下
にまで後退している。それにより、バリアメタル層５と
誘電体層７との間に空間１９が形成される。
変形例では、バリアメタル層５上に側壁絶縁層１３が形
成され、バリアメタル層５の側端部が側壁絶縁層１３下
にまで後退している。それにより、バリアメタル層５と
誘電体層７との間に空間１９が形成される。
【００４８】上記のような構造を有することにより、前
述の実施の形態３の場合と同様の原理で、キャパシタ容
量を増大させることが可能となる。また、本変形例の場
合も、バリアメタル層５と誘電体層７とが直接接触しな
いので、誘電体層７の絶縁性能劣化を効果的に阻止でき
る。さらに、上記のようにバリアメタル層５の側端部を
後退させることにより、下部電極層６を形成する際に、
自動的に隣り合う下部電極間を分離することが可能とな
る。
述の実施の形態３の場合と同様の原理で、キャパシタ容
量を増大させることが可能となる。また、本変形例の場
合も、バリアメタル層５と誘電体層７とが直接接触しな
いので、誘電体層７の絶縁性能劣化を効果的に阻止でき
る。さらに、上記のようにバリアメタル層５の側端部を
後退させることにより、下部電極層６を形成する際に、
自動的に隣り合う下部電極間を分離することが可能とな
る。
【００４９】なお、図９に示されるバリアメタル層５と
下部電極層６の形成方法としては、次のようなものを挙
げることができる。まず、埋込導電層４上から層間絶縁
層２上に延在するようにバリアメタル層５を堆積し、こ
の上に第１の下部電極層６ｄを形成する。この第１の下
部電極層６ｄを所定形状にパターニングした後、第１の
下部電極層６ｄを覆うようにたとえばシリコン酸化膜な
どからなる絶縁層を堆積し、この絶縁層に全面異方性エ
ッチバック処理を施す。それにより、側壁絶縁層１３が
形成される。次に、過酸化水素もしくは硫酸過水などを
用いたウエットエッチング処理によってバリアメタル層
５の側端部を後退させる。その後、スパッタリング法な
どを用いて第２の下部電極層６ｅを堆積する。その後、
層間絶縁層２の上に残余する導電層を除去する。この除
去の方法としては、第２の下部電極層６ｅの全面異方性
エッチバックあるいは層間絶縁層２の表面のウエットエ
ッチングによるリフトオフなどの手法を挙げることがで
きる。以上の工程を経て図９に示される下部電極層６と
バリアメタル層５とが形成できる。
下部電極層６の形成方法としては、次のようなものを挙
げることができる。まず、埋込導電層４上から層間絶縁
層２上に延在するようにバリアメタル層５を堆積し、こ
の上に第１の下部電極層６ｄを形成する。この第１の下
部電極層６ｄを所定形状にパターニングした後、第１の
下部電極層６ｄを覆うようにたとえばシリコン酸化膜な
どからなる絶縁層を堆積し、この絶縁層に全面異方性エ
ッチバック処理を施す。それにより、側壁絶縁層１３が
形成される。次に、過酸化水素もしくは硫酸過水などを
用いたウエットエッチング処理によってバリアメタル層
５の側端部を後退させる。その後、スパッタリング法な
どを用いて第２の下部電極層６ｅを堆積する。その後、
層間絶縁層２の上に残余する導電層を除去する。この除
去の方法としては、第２の下部電極層６ｅの全面異方性
エッチバックあるいは層間絶縁層２の表面のウエットエ
ッチングによるリフトオフなどの手法を挙げることがで
きる。以上の工程を経て図９に示される下部電極層６と
バリアメタル層５とが形成できる。
【００５０】＜第２変形例＞次に、図１０を参照して、
この第２変形例では、バリアメタル層５の側端部５ｂを
覆うように絶縁層１２が形成される。そして、この絶縁
層１２上に延在するように誘電体層７と上部電極層８と
が形成される。本変形例の場合も、上記の実施の形態３
の場合と同様に、キャパシタ容量を増大することが可能
となるとともに、誘電体層７とバリアメタル層５とが直
接接触するのを効果的に阻止することが可能となる。
この第２変形例では、バリアメタル層５の側端部５ｂを
覆うように絶縁層１２が形成される。そして、この絶縁
層１２上に延在するように誘電体層７と上部電極層８と
が形成される。本変形例の場合も、上記の実施の形態３
の場合と同様に、キャパシタ容量を増大することが可能
となるとともに、誘電体層７とバリアメタル層５とが直
接接触するのを効果的に阻止することが可能となる。
【００５１】（実施の形態４）次に、図１１と図１２と
を用いて、この発明の実施の形態４とその変形例とにつ
いて説明する。図１１は、この発明の実施の形態４にお
ける半導体装置を示す断面図である。
を用いて、この発明の実施の形態４とその変形例とにつ
いて説明する。図１１は、この発明の実施の形態４にお
ける半導体装置を示す断面図である。
【００５２】図１１を参照して、本実施の形態４では、
層間絶縁層２の表面にウエットエッチング処理を施すこ
とにより凹部２ｂを形成している。この凹部２ｂは、バ
リアメタル層５下にまで延在している。そして、誘電体
層７は、凹部２ｂの底面上に延在し、この誘電体層７上
に上部電極層８が延在している。また、凹部２ｂの側端
部と誘電体層７との間には空間１９が存在している。
層間絶縁層２の表面にウエットエッチング処理を施すこ
とにより凹部２ｂを形成している。この凹部２ｂは、バ
リアメタル層５下にまで延在している。そして、誘電体
層７は、凹部２ｂの底面上に延在し、この誘電体層７上
に上部電極層８が延在している。また、凹部２ｂの側端
部と誘電体層７との間には空間１９が存在している。
【００５３】本実施の形態４の場合も、上記の実施の形
態１の場合と同様に、バリアメタル層５の側壁上にまで
延在するようにキャパシタ９を形成することができるの
で、キャパシタ容量を増大させることが可能となる。ま
た、誘電体層７とバリアメタル層５とが直接接触するの
を効果的に抑制することができるので、誘電体層７の絶
縁性能劣化を効果的に抑制することも可能となる。
態１の場合と同様に、バリアメタル層５の側壁上にまで
延在するようにキャパシタ９を形成することができるの
で、キャパシタ容量を増大させることが可能となる。ま
た、誘電体層７とバリアメタル層５とが直接接触するの
を効果的に抑制することができるので、誘電体層７の絶
縁性能劣化を効果的に抑制することも可能となる。
【００５４】次に、図１２を用いて、上記の実施の形態
４の変形例について説明する。図１２は、実施の形態４
の変形例における半導体装置を示す断面図である。
４の変形例について説明する。図１２は、実施の形態４
の変形例における半導体装置を示す断面図である。
【００５５】＜変形例＞図１２を参照して、本変形例で
は、凹部２ｂ内に絶縁層１４を形成している。そして、
誘電体層７と上部電極層８とは絶縁層１４上に延在して
いる。絶縁層１４の材質としては、シリコン酸化膜やこ
れを主成分とする膜などの比誘電率の低い材質を挙げる
ことができる。本変形例の場合も、上記の実施の形態４
の場合とほぼ同様の効果が得られる。
は、凹部２ｂ内に絶縁層１４を形成している。そして、
誘電体層７と上部電極層８とは絶縁層１４上に延在して
いる。絶縁層１４の材質としては、シリコン酸化膜やこ
れを主成分とする膜などの比誘電率の低い材質を挙げる
ことができる。本変形例の場合も、上記の実施の形態４
の場合とほぼ同様の効果が得られる。
【００５６】（実施の形態５）次に、図１３〜図１８を
用いて、この発明の実施の形態５について説明する。図
１３は、この発明の実施の形態５における半導体装置を
示す断面図である。
用いて、この発明の実施の形態５について説明する。図
１３は、この発明の実施の形態５における半導体装置を
示す断面図である。
【００５７】図１３を参照して、本実施の形態５では、
バリアメタル層５と下部電極層６との積層構造の側壁
に、下部電極層６と同じ材質からなる側壁導電層６ｂが
形成されている。このような側壁導電層６ｂを形成する
ことにより、この側壁導電層６ｂをもキャパシタ９の下
部電極として用いることが可能となる。それにより、キ
ャパシタ容量を増大させることが可能となる。また、側
壁導電層６ｂがバリアメタル層５の側壁をも覆うように
形成されているので、誘電体層７とバリアメタル層５と
が直接接触することを阻止できる。さらに、図１３に示
されるように、側壁導電層６ｂは、バリアメタル層５か
ら離れる方向に張り出す張出部２０を備えているので、
キャパシタ容量をさらに増大させることが可能となる。
バリアメタル層５と下部電極層６との積層構造の側壁
に、下部電極層６と同じ材質からなる側壁導電層６ｂが
形成されている。このような側壁導電層６ｂを形成する
ことにより、この側壁導電層６ｂをもキャパシタ９の下
部電極として用いることが可能となる。それにより、キ
ャパシタ容量を増大させることが可能となる。また、側
壁導電層６ｂがバリアメタル層５の側壁をも覆うように
形成されているので、誘電体層７とバリアメタル層５と
が直接接触することを阻止できる。さらに、図１３に示
されるように、側壁導電層６ｂは、バリアメタル層５か
ら離れる方向に張り出す張出部２０を備えているので、
キャパシタ容量をさらに増大させることが可能となる。
【００５８】次に、図１４〜図１８を用いて、上記の実
施の形態５における半導体装置の製造方法について説明
する。図１４〜図１８は、実施の形態５における半導体
装置の製造工程の特徴的な第１工程〜第５工程を示す断
面図である。
施の形態５における半導体装置の製造方法について説明
する。図１４〜図１８は、実施の形態５における半導体
装置の製造工程の特徴的な第１工程〜第５工程を示す断
面図である。
【００５９】まず図１４を参照して、半導体基板１の主
表面上に層間絶縁層２とコンタクトホール３と埋込導電
層４とを形成した後、埋込導電層４上から層間絶縁層２
上に延在するようにバリアメタル層５と下部電極層６と
の積層構造を形成する。次に、図１５を参照して、この
積層構造を覆うようにスパッタリング法などを用いて、
導電層６ｂを形成する。この導電層６ｂ上に、図１６に
示されるように、ＣＶＤ法などを用いて酸化物層１５を
形成する。この酸化物層１５に異方性の全面エッチバッ
ク処理を施す。
表面上に層間絶縁層２とコンタクトホール３と埋込導電
層４とを形成した後、埋込導電層４上から層間絶縁層２
上に延在するようにバリアメタル層５と下部電極層６と
の積層構造を形成する。次に、図１５を参照して、この
積層構造を覆うようにスパッタリング法などを用いて、
導電層６ｂを形成する。この導電層６ｂ上に、図１６に
示されるように、ＣＶＤ法などを用いて酸化物層１５を
形成する。この酸化物層１５に異方性の全面エッチバッ
ク処理を施す。
【００６０】それにより、図１７に示されるように、側
壁絶縁層１５ａを形成する。次に、この側壁絶縁層１５
ａをマスクとして用いて、導電層６ｂにエッチング処理
を施す。それにより、図１８に示されるように、張出部
２０を有する側壁導電層６ｂが形成される。その後、側
壁絶縁層１５ａを除去し、誘電体層７と上部電極層８と
を順次形成する。以上の工程を経て図１３に示される半
導体装置が形成される。
壁絶縁層１５ａを形成する。次に、この側壁絶縁層１５
ａをマスクとして用いて、導電層６ｂにエッチング処理
を施す。それにより、図１８に示されるように、張出部
２０を有する側壁導電層６ｂが形成される。その後、側
壁絶縁層１５ａを除去し、誘電体層７と上部電極層８と
を順次形成する。以上の工程を経て図１３に示される半
導体装置が形成される。
【００６１】（実施の形態６）次に、図１９〜図２４を
用いて、この発明の実施の形態６について説明する。図
１９は、この発明の実施の形態６における半導体装置を
示す断面図である。図１９を参照して、本実施の形態６
では、キャパシタ９の下部電極（下部電極層６と側壁導
電層６ｃとで構成される）の表面に凹凸部２１を形成し
ている。そして、この凹凸部２１に沿って誘電体層７と
上部電極層８とを形成している。このように下部電極の
表面に凹凸部２１を形成することにより、下部電極の表
面積を増大させることが可能となる。それにより、キャ
パシタ容量を増大させることが可能となる。
用いて、この発明の実施の形態６について説明する。図
１９は、この発明の実施の形態６における半導体装置を
示す断面図である。図１９を参照して、本実施の形態６
では、キャパシタ９の下部電極（下部電極層６と側壁導
電層６ｃとで構成される）の表面に凹凸部２１を形成し
ている。そして、この凹凸部２１に沿って誘電体層７と
上部電極層８とを形成している。このように下部電極の
表面に凹凸部２１を形成することにより、下部電極の表
面積を増大させることが可能となる。それにより、キャ
パシタ容量を増大させることが可能となる。
【００６２】次に、再び図１９を用いて、上記の凹凸部
２１についてより詳しく説明する。図１９に示されるよ
うに、本実施の形態６では、上記の実施の形態５の場合
と同様に側壁導電層６ｃが形成されているが、この側壁
導電層６ｃの上端部が下部電極層６の上面よりも高い位
置に配置されている。それにより、側壁導電層６ｃの上
端部と下部電極層６の上面とでキャパシタ９の下部電極
に凹凸部２１が形成されることとなる。なお、側壁導電
層６ｃは、たとえば円筒形状を有するものであってもよ
い。また、上記以外の凹凸部が下部電極表面に形成され
てもよい。
２１についてより詳しく説明する。図１９に示されるよ
うに、本実施の形態６では、上記の実施の形態５の場合
と同様に側壁導電層６ｃが形成されているが、この側壁
導電層６ｃの上端部が下部電極層６の上面よりも高い位
置に配置されている。それにより、側壁導電層６ｃの上
端部と下部電極層６の上面とでキャパシタ９の下部電極
に凹凸部２１が形成されることとなる。なお、側壁導電
層６ｃは、たとえば円筒形状を有するものであってもよ
い。また、上記以外の凹凸部が下部電極表面に形成され
てもよい。
【００６３】次に、図２０〜図２４を用いて、図１９に
示される実施の形態６における半導体装置の製造方法に
ついて説明する。図２０〜図２４は、実施の形態６にお
ける半導体装置の製造工程における特徴的な第１工程〜
第５工程を示す断面図である。
示される実施の形態６における半導体装置の製造方法に
ついて説明する。図２０〜図２４は、実施の形態６にお
ける半導体装置の製造工程における特徴的な第１工程〜
第５工程を示す断面図である。
【００６４】まず図２０を参照して、上記の実施の形態
５の場合と同様の工程を経て下部電極層６までを堆積し
た後、この下部電極層６上にたとえばＴｉＮなどからな
るキャップ層１６を形成する。そして、このキャップ層
１６と、下部電極層６と、バリアメタル層５とを順次パ
ターニングする。次に、図２１を参照して、キャップ層
１６を覆うように導電層６ｃを形成し、この導電層６ｃ
上にシリコン酸化膜などからなる絶縁層１７を形成す
る。
５の場合と同様の工程を経て下部電極層６までを堆積し
た後、この下部電極層６上にたとえばＴｉＮなどからな
るキャップ層１６を形成する。そして、このキャップ層
１６と、下部電極層６と、バリアメタル層５とを順次パ
ターニングする。次に、図２１を参照して、キャップ層
１６を覆うように導電層６ｃを形成し、この導電層６ｃ
上にシリコン酸化膜などからなる絶縁層１７を形成す
る。
【００６５】次に、図２２に示されるように、絶縁層１
７に異方性の全面エッチバック処理を施す。それによ
り、側壁絶縁層１７ａを形成する。そして、この側壁絶
縁層１７ａをマスクとして用いて導電層６ｃにエッチン
グ処理を施す。それにより、図２３に示されるように、
側壁導電層６ｃを形成する。
７に異方性の全面エッチバック処理を施す。それによ
り、側壁絶縁層１７ａを形成する。そして、この側壁絶
縁層１７ａをマスクとして用いて導電層６ｃにエッチン
グ処理を施す。それにより、図２３に示されるように、
側壁導電層６ｃを形成する。
【００６６】次に、図２４に示されるように、側壁絶縁
層１７ａを除去する。その後、キャップ層１６を除去す
る。それにより、凹部２１が形成されることとなる。そ
して、誘電体層７と上部電極層８とを順次形成する。以
上の工程を経て図１９に示される半導体装置が形成され
ることとなる。
層１７ａを除去する。その後、キャップ層１６を除去す
る。それにより、凹部２１が形成されることとなる。そ
して、誘電体層７と上部電極層８とを順次形成する。以
上の工程を経て図１９に示される半導体装置が形成され
ることとなる。
【００６７】以上のように本発明の実施の形態について
説明を行なったが、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は特許請求の範囲によって示
され、特許請求の範囲と均等の意味および範囲内でのす
べての変更が含まれることが意図される。
説明を行なったが、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は特許請求の範囲によって示
され、特許請求の範囲と均等の意味および範囲内でのす
べての変更が含まれることが意図される。
【００６８】
【発明の効果】以上説明したように、この発明の１つの
局面では、バリアメタル層の側壁を覆うように下部電極
を形成している。それにより、バリアメタル層の上面上
ばかりでなく側壁上にもキャパシタを形成することが可
能となる。その結果、誘電体層の物性に依存することな
く、従来例よりもキャパシタ容量を増大させることが可
能となる。
局面では、バリアメタル層の側壁を覆うように下部電極
を形成している。それにより、バリアメタル層の上面上
ばかりでなく側壁上にもキャパシタを形成することが可
能となる。その結果、誘電体層の物性に依存することな
く、従来例よりもキャパシタ容量を増大させることが可
能となる。
【００６９】なお、バリアメタル層の厚みを下部電極の
厚みよりも大きくした場合には、より効果的にキャパシ
タ容量を増大させることが可能となる。また、バリアメ
タル層の周囲に凹部を形成し、この凹部の側壁上にまで
下部電極を延在させた場合にも、キャパシタ容量を増大
させることが可能となる。また、バリアメタル層の周縁
部をテーパ形状とした場合には、下部電極や誘電体層の
被覆性を向上させることが可能となり、誘電体層の製造
方法の自由度を増大させることが可能となる。この場合
には、バリアメタル層の厚みを大きくすることによりキ
ャパシタ容量を増大させることが可能となる。また、下
部電極を第１と第２の下部電極層により構成し、この第
１と第２の下部電極層間に側壁絶縁層を介在させた場合
には、第２の下部電極層を側壁絶縁層上にまで延在させ
ることにより側壁絶縁層上にキャパシタを形成すること
が可能となる。それにより、キャパシタ容量を増大させ
ることが可能となる。また、第１の下部電極層の側壁上
に第２の下部電極層を形成した場合や下部電極の表面に
凹凸を形成した場合にも、下部電極の表面積を増大させ
ることが可能となる。それにより、キャパシタ容量を増
大させることが可能となる。
厚みよりも大きくした場合には、より効果的にキャパシ
タ容量を増大させることが可能となる。また、バリアメ
タル層の周囲に凹部を形成し、この凹部の側壁上にまで
下部電極を延在させた場合にも、キャパシタ容量を増大
させることが可能となる。また、バリアメタル層の周縁
部をテーパ形状とした場合には、下部電極や誘電体層の
被覆性を向上させることが可能となり、誘電体層の製造
方法の自由度を増大させることが可能となる。この場合
には、バリアメタル層の厚みを大きくすることによりキ
ャパシタ容量を増大させることが可能となる。また、下
部電極を第１と第２の下部電極層により構成し、この第
１と第２の下部電極層間に側壁絶縁層を介在させた場合
には、第２の下部電極層を側壁絶縁層上にまで延在させ
ることにより側壁絶縁層上にキャパシタを形成すること
が可能となる。それにより、キャパシタ容量を増大させ
ることが可能となる。また、第１の下部電極層の側壁上
に第２の下部電極層を形成した場合や下部電極の表面に
凹凸を形成した場合にも、下部電極の表面積を増大させ
ることが可能となる。それにより、キャパシタ容量を増
大させることが可能となる。
【００７０】この発明の他の局面では、下部電極自体の
周縁部がテーパ形状を有している。それにより、誘電体
層の被覆性を良好に保持しつつ下部電極を厚膜化するこ
とが可能となる。その結果、上記の１つの局面の場合と
同様の原理で、キャパシタ容量を増大させることが可能
となる。
周縁部がテーパ形状を有している。それにより、誘電体
層の被覆性を良好に保持しつつ下部電極を厚膜化するこ
とが可能となる。その結果、上記の１つの局面の場合と
同様の原理で、キャパシタ容量を増大させることが可能
となる。
【００７１】なお、下部電極下のバリアメタル層の周縁
部もテーパ形状を有する場合には、バリアメタル層近傍
において誘電体層が薄膜化されるのを効果的に抑制でき
る。また、バリアメタル層の側壁を覆うように絶縁層を
形成した場合には、誘電体層とバリアメタル層とが直接
接触するのを阻止でき、誘電体層の絶縁性能劣化を効果
的に抑制することが可能となるばかりでなく、隣り合う
キャパシタ間での寄生容量をも低減できる。
部もテーパ形状を有する場合には、バリアメタル層近傍
において誘電体層が薄膜化されるのを効果的に抑制でき
る。また、バリアメタル層の側壁を覆うように絶縁層を
形成した場合には、誘電体層とバリアメタル層とが直接
接触するのを阻止でき、誘電体層の絶縁性能劣化を効果
的に抑制することが可能となるばかりでなく、隣り合う
キャパシタ間での寄生容量をも低減できる。
【００７２】この発明のさらに他の局面では、バリアメ
タル層上に第１の下部電極層の側壁を覆う側壁絶縁層が
形成され、この側壁絶縁層と第１の下部電極層とを覆う
よう第２の下部電極層が形成されている。第２の下部電
極層は側壁絶縁層上にまで延在するので、側壁絶縁層上
にもキャパシタを形成することが可能となる。それによ
り、キャパシタ容量を増大させることが可能となる。
タル層上に第１の下部電極層の側壁を覆う側壁絶縁層が
形成され、この側壁絶縁層と第１の下部電極層とを覆う
よう第２の下部電極層が形成されている。第２の下部電
極層は側壁絶縁層上にまで延在するので、側壁絶縁層上
にもキャパシタを形成することが可能となる。それによ
り、キャパシタ容量を増大させることが可能となる。
【００７３】なお、バリアメタル層の側壁を覆うように
絶縁層が形成された場合には、バリアメタル層と誘電体
層とが直接接触するのを効果的に阻止でき、誘電体層の
絶縁性能劣化を抑制することが可能となる。その結果、
信頼性の高い半導体装置が得られる。
絶縁層が形成された場合には、バリアメタル層と誘電体
層とが直接接触するのを効果的に阻止でき、誘電体層の
絶縁性能劣化を抑制することが可能となる。その結果、
信頼性の高い半導体装置が得られる。
【図１】 この発明の実施の形態１における半導体装置
を示す断面図である。
を示す断面図である。
【図２】 実施の形態１の第１変形例を示す断面図であ
る。
る。
【図３】 実施の形態１の第２変形例を示す断面図であ
る。
る。
【図４】 実施の形態１の第３変形例を示す断面図であ
る。
る。
【図５】 この発明の実施の形態２における半導体装置
を示す断面図である。
を示す断面図である。
【図６】 実施の形態２の第１変形例を示す断面図であ
る。
る。
【図７】 実施の形態２の第２変形例を示す断面図であ
る。
る。
【図８】 この発明の実施の形態３における半導体装置
を示す断面図である。
を示す断面図である。
【図９】 実施の形態３の第１変形例を示す断面図であ
る。
る。
【図１０】 実施の形態３の第２変形例を示す断面図で
ある。
ある。
【図１１】 この発明の実施の形態４における半導体装
置を示す断面図である。
置を示す断面図である。
【図１２】 実施の形態４の変形例を示す断面図であ
る。
る。
【図１３】 この発明の実施の形態５における半導体装
置を示す断面図である。
置を示す断面図である。
【図１４】 実施の形態５における半導体装置の製造工
程の特徴的な第１工程を示す断面図である。
程の特徴的な第１工程を示す断面図である。
【図１５】 実施の形態５における半導体装置の製造工
程の特徴的な第２工程を示す断面図である。
程の特徴的な第２工程を示す断面図である。
【図１６】 実施の形態５における半導体装置の製造工
程の特徴的な第３工程を示す断面図である。
程の特徴的な第３工程を示す断面図である。
【図１７】 実施の形態５における半導体装置の製造工
程の特徴的な第４工程を示す断面図である。
程の特徴的な第４工程を示す断面図である。
【図１８】 実施の形態５における半導体装置の製造工
程の特徴的な第５工程を示す断面図である。
程の特徴的な第５工程を示す断面図である。
【図１９】 この発明の実施の形態６における半導体装
置を示す断面図である。
置を示す断面図である。
【図２０】 実施の形態６における半導体装置の製造工
程の特徴的な第１工程を示す断面図である。
程の特徴的な第１工程を示す断面図である。
【図２１】 実施の形態６における半導体装置の製造工
程の特徴的な第２工程を示す断面図である。
程の特徴的な第２工程を示す断面図である。
【図２２】 実施の形態６における半導体装置の製造工
程の特徴的な第３工程を示す断面図である。
程の特徴的な第３工程を示す断面図である。
【図２３】 実施の形態６における半導体装置の製造工
程の特徴的な第４工程を示す断面図である。
程の特徴的な第４工程を示す断面図である。
【図２４】 実施の形態６における半導体装置の製造工
程の特徴的な第５工程を示す断面図である。
程の特徴的な第５工程を示す断面図である。
【図２５】 従来の高誘電率材料キャパシタを有する半
導体装置の一例を示す断面図である。
導体装置の一例を示す断面図である。
１ 半導体基板、２ 層間絶縁層、２ａ，２ｂ，２１
凹部、３ コンタクトホール、４ 埋込導電層、５ バ
リアメタル層、５ａ，６ａ テーパ部、５ｂ側端部、６
下部電極層、６ｂ，６ｃ 側壁導電層、６ｄ 第１の
下部電極層、６ｅ 第２の下部電極層、７ 誘電体層、
８ 上部電極層、９ キャパシタ、１０，１２，１４，
１５，１７ 絶縁層、１１，１３，１５ａ，１７ａ，１
８ 側壁絶縁層、１６ キャップ層、１９ 空間、２０
張出部。
凹部、３ コンタクトホール、４ 埋込導電層、５ バ
リアメタル層、５ａ，６ａ テーパ部、５ｂ側端部、６
下部電極層、６ｂ，６ｃ 側壁導電層、６ｄ 第１の
下部電極層、６ｅ 第２の下部電極層、７ 誘電体層、
８ 上部電極層、９ キャパシタ、１０，１２，１４，
１５，１７ 絶縁層、１１，１３，１５ａ，１７ａ，１
８ 側壁絶縁層、１６ キャップ層、１９ 空間、２０
張出部。
Claims (13)
- 【請求項１】 主表面を有する半導体基板と、 前記主表面上に形成され該主表面に達するコンタクトホ
ールを有する層間絶縁層と、 前記コンタクトホール内に形成された埋込導電層と、 前記埋込導電層上から前記層間絶縁層上に延在するよう
に形成されたバリアメタル層と、 前記バリアメタル層の上面と側壁とを覆うように形成さ
れたキャパシタの下部電極と、 前記下部電極を覆うように形成され、高誘電率材料から
なる前記キャパシタの誘電体層と、 前記誘電体層を覆うように形成された前記キャパシタの
上部電極と、を備えた、高誘電率材料キャパシタを有す
る半導体装置。 - 【請求項２】 前記バリアメタル層の厚みは前記下部電
極の厚みより大きい、請求項１に記載の高誘電率材料キ
ャパシタを有する半導体装置。 - 【請求項３】 前記バリアメタル層の周囲の前記層間絶
縁層の上面には、前記バリアメタル層の側壁と連なる側
壁を有する凹部が形成され、 前記下部電極は前記凹部の側壁上に延在する、請求項１
または２に記載の高誘電率材料キャパシタを有する半導
体装置。 - 【請求項４】 前記バリアメタル層の周縁部はテーパ形
状を有する、請求項１から３のいずれかに記載の高誘電
率材料キャパシタを有する半導体装置。 - 【請求項５】 前記下部電極は、第１の下部電極層と、
該第１の下部電極層上に形成された第２の下部電極層と
を含み、 前記バリアメタル層の側壁と前記第１の下部電極層の側
壁とを覆うように側壁絶縁層が形成され、 前記第２の下部電極層は前記側壁絶縁層上に延在する、
請求項１に記載の高誘電率材料キャパシタを有する半導
体装置。 - 【請求項６】 前記下部電極は、前記バリアメタル層の
上面を覆う第１の下部電極層と、前記バリアメタル層の
側壁を覆い前記第１の下部電極層と接続される第２の下
部電極層とを含み、 前記層間絶縁層と接する前記第２の下部電極層の底部は
前記バリアメタル層から離れる方向に張り出す、請求項
１に記載の高誘電率材料キャパシタを有する半導体装
置。 - 【請求項７】 前記下部電極の表面には凹凸部が形成さ
れ、 前記凹凸部に沿って前記誘電体層と前記上部電極とが延
在する、請求項１に記載の高誘電率材料キャパシタを有
する半導体装置。 - 【請求項８】 前記下部電極は、前記バリアメタル層の
上面を覆う第１の下部電極層と、前記バリアメタル層の
側壁を覆い前記第１の下部電極層と接続される第２の下
部電極層とを含み、 前記第２の下部電極層の上端は前記第１の下部電極層の
上面よりも高い位置にあり、 前記第１の下部電極層の上面と前記第２の下部電極層の
上端とで前記凹凸部が形成される、請求項７に記載の高
誘電率材料キャパシタを有する半導体装置。 - 【請求項９】 主表面を有する半導体基板と、 前記主表面上に形成され該主表面に達するコンタクトホ
ールを有する層間絶縁層と、 前記コンタクトホール内に形成された埋込導電層と、 前記埋込導電層上から前記層間絶縁層上に延在するよう
に形成されたバリアメタル層と、 前記バリアメタル層上に形成され、周縁部がテーパ形状
を有するキャパシタの下部電極と、 前記下部電極を覆うように形成され、高誘電率材料から
なる前記キャパシタの誘電体層と、 前記誘電体層を覆うように形成された前記キャパシタの
上部電極と、を備えた、高誘電率材料キャパシタを有す
る半導体装置。 - 【請求項１０】 前記バリアメタル層の周縁部はテーパ
形状を有し、前記バリアメタル層の側壁は前記下部電極
の側壁の下端から連続して下方に延びる、請求項９に記
載の高誘電率材料キャパシタを有する半導体装置。 - 【請求項１１】 前記層間絶縁層上には、前記バリアメ
タル層の側壁を覆うように絶縁層が形成され、 前記誘電体層と前記上部電極は、前記絶縁層上に延在す
る、請求項９または１０に記載の高誘電率材料キャパシ
タを有する半導体装置。 - 【請求項１２】 主表面を有する半導体基板と、 前記主表面上に形成され該主表面に達するコンタクトホ
ールを有する層間絶縁層と、 前記コンタクトホール内に形成された埋込導電層と、 前記埋込導電層上から前記層間絶縁層上に延在するよう
に形成されたバリアメタル層と、 前記バリアメタル層上に形成されたキャパシタの第１の
下部電極層と、 前記第１の下部電極層の側壁を覆うように前記バリアメ
タル層上に形成された側壁絶縁層と、 前記下部電極層と前記側壁絶縁層とを覆うように形成さ
れ、前記第１の下部電極層と接続される前記キャパシタ
の第２の下部電極層と、 前記第２の下部電極層を覆うように形成され、高誘電率
材料からなる前記キャパシタの誘電体層と、 前記誘電体層を覆うように形成された前記キャパシタの
上部電極と、を備えた、高誘電率材料キャパシタを有す
る半導体装置。 - 【請求項１３】 前記バリアメタル層の側壁を覆うよう
に前記層間絶縁層上には絶縁層が形成され、 前記誘電体層と前記上部電極とは前記絶縁層上に延在す
る、請求項１２に記載の高誘電率材料キャパシタを有す
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8209595A JPH1056146A (ja) | 1996-08-08 | 1996-08-08 | 高誘電率材料キャパシタを有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8209595A JPH1056146A (ja) | 1996-08-08 | 1996-08-08 | 高誘電率材料キャパシタを有する半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1056146A true JPH1056146A (ja) | 1998-02-24 |
Family
ID=16575434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8209595A Pending JPH1056146A (ja) | 1996-08-08 | 1996-08-08 | 高誘電率材料キャパシタを有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1056146A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100691495B1 (ko) * | 1999-07-24 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 캐패시터 형성 방법 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04252064A (ja) * | 1991-01-28 | 1992-09-08 | Nec Corp | 積層容量電極およびその製造方法 |
| US5223729A (en) * | 1990-09-26 | 1993-06-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and a method of producing the same |
| JPH05226583A (ja) * | 1992-02-07 | 1993-09-03 | Nec Corp | 半導体装置およびその製造方法 |
| US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
| JPH08191137A (ja) * | 1994-08-01 | 1996-07-23 | Texas Instr Inc <Ti> | マイクロ電子構造体とその製造法 |
| JPH08250680A (ja) * | 1995-02-13 | 1996-09-27 | Texas Instr Inc <Ti> | 微小電子回路構造を形成する方法 |
| JPH09223778A (ja) * | 1996-02-16 | 1997-08-26 | Hitachi Ltd | 薄膜キャパシタおよびその製造方法 |
-
1996
- 1996-08-08 JP JP8209595A patent/JPH1056146A/ja active Pending
Patent Citations (7)
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