KR100691495B1 - 반도체 메모리 소자의 캐패시터 형성 방법 - Google Patents

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Abstract

본 발명은 고유전막 형성시 확산방지막이 노출되는 것을 효과적으로 방지할 수 있는 반도체 메모리 소자의 캐패시터 형성 방법에 관한 것으로, 그 하부는 콘택홀 내부에 위치하며 그 측면 및 상부는 하부전극으로 덮이는 확산방지막 패턴을 형성하는데 특징이 있다. 이에 따라, 스택 구조 캐패시터 형성시 식각 어려움 없이 원하는 높이의 스토리지 노드를 형성할 수 있으므로 스토리지 노드의 유효면적을 증가시킬 수 있고, 금속 및 산소 확산방지막과 BST 등의 고유전막이 집적 접촉되는 것을 방지할 수 있다. 이에 따라, 고유전막 증착시 확산방지막이 산소분위기에 노출되는 것을 효과적으로 억제할 수 있고, 산소 확산을 방지할 수 있어 캐패시터의 전기적 특성을 개선할 수 있다.
반도체 메모리 소자, 캐패시터, 확산방지막, 고유전막, 접촉, 누설전류

Description

반도체 메모리 소자의 캐패시터 형성 방법{METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}
도1 및 도2는 종래 기술에 따라 형성된 캐패시터 구조를 보이는 단면도,
도3a 내지 도3g는 본 발명의 일실시예에 따른 캐패시터 형성 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
2: 층간절연막 3: 다결정 실리콘막
4: 접착막 5: 확산방지막
6: 하부전극 7: 고유전막
8: 상부전극
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 캐패시터 형성 방법에 관한 것이다.
반도체 메모리 소자 제조에 있어서 트랜지스터와 캐패시터의 성능 향상을 위한 연구가 필수적이다. 특히, DRAM(dynamic random access memory) 소자에서 소프트 에러(soft error)를 방지하고 안정된 동작을 유지하기 위해서는 단위 셀당 25fF 이상의 정전용량이 필요하고, 아울러 누설전류도 충분히 낮아야 한다. 그러나, 종래와 같이 Si3N4/SiO2(NO 구조) 또는 Ta2O5 등과 같은 유전체를 캐패시터의 유전막으로 이용하는 경우는 유전율이 충분하지 않다. 따라서, 기가(giga) DRAM 시대의 고유전 캐패시터의 유전막으로서 SrTiO3와 (Ba, Sr)TiO3 (이하, BST라 함) 등과 같은 고유전체에 대한 연구가 활발히 진행되고 있으며, 이와 병행하여 스토리지 노드(storage node)에 대한 하부전극의 연구도 활발히 진행되고 있다.
SrTiO3와 (Ba, Sr)TiO3 등과 같은 고유전율 박막을 사용한 캐패시터 형성 방법을 첨부된 도면 도1을 참조하여 상세히 설명한다.
먼저, 트랜지스터 등의 하부구조 형성이 완료된 반도체 기판(1) 상에 층간절연막(2)을 형성하고, 층간절연막(2)을 선택적으로 식각하여 반도체 기판과 캐패시터 사이의 수직배선을 위한 콘택홀을 형성한 다음, 콘택홀 내에 다결정 실리콘막(3)을 채우고 평탄화시켜 플러그(plug)를 다음, 스퍼터링(sputtering) 방법을 사용하여 접착막(4)과 금속 및 산소 확산방지막(5)을 형성한다. 이어서, 스퍼터링 방법으로 하부전극(6)을 증착하고, 하부전극(6), 확산방지막(5) 및 접착막을 선택적으로 식각하여 스토리지 노드를 형성한다. 이후, 고유전막(7) 및 상부전극(8)을 형성한다.
전술한 바와 같이 이루어지는 종래의 스토리지 노드 형성 방법은 디자인 룰(design rule)이 작아짐에 따라 스토리지 노드가 일정 높이에서 80 。 이상의 각도를 유지해야 하지만, 식각의 어려움으로 인하여 일정 높이 이상 식각하기 어렵다. 또한, BST 증착시 스토리지 노드 측면에 접착막(4)과 확산방지막(5)이 노출되어 산화됨에 따라 누설전류가 증가하는 등의 문제점이 있다.
이러한 문제점을 해결하기 위하여 도2에 도시한 바와 같이 접착막(4) 및 확산방지막(5)을 콘택홀 내부에 위치시켜 플러그 형태로 형성하려는 시도가 이루어지고 있으나, 하부전극 형성을 위한 마스크와 콘택홀 형성을 위한 마스크 사이의 정렬오차를 피할 수 없어 확산방지막(5) 플러그가 노출되어 BST 등의 고유전막 증착 후 발생하는 누설전류의 증가를 효과적으로 방지할 수 없는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 고유전막 형성시 확산방지막이 노출되는 것을 효과적으로 방지할 수 있는 반도체 메모리 소자의 캐패시터 형성 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 메모리 소자의 캐패시터 형성 방법에 있어서, 반도체 기판 상부에 형성된 층간절연막을 선택적으로 식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀의 일부가 매립되도록 플러그를 형성하는 단계와, 상기 콘택홀의 일부가 매립되도록 상기 플러그 상부에 티타늄 실리사이드막 또는 탄탈륨 실리사이드막으로 이루어진 접착막을 형성하는 단계와, 상기 콘택홀이 완전히 매립되고, 상기 층간절연막 상부로 돌출되도록 상기 접착막 상부에 확산방지막을 형성하는 단계와, 상기 확산방지막의 상부 및 측벽을 덮도록 하부전극을 형성하는 단계와, 상기 하부전극의 단차를 따라 유전막을 형성하는 단계와, 상기 유전막 상부에 상부전극을 형성하는 단계를 포함하되, 상기 하부전극의 유효면적은 상기 층간절연막의 상부로부터 돌출되는 상기 확산방지막의 두께에 의해 결정되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성 방법을 제공한다.
본 발명은 그 하부는 콘택홀 내부에 위치하며 그 측면 및 상부는 하부전극으로 덮이는 확산방지막 패턴을 형성하여 고유전막 형성시 확산방지막이 노출되는 것을 방지하는데 그 특징이 있다.
이하, 첨부된 도면 도3a 내지 도3g를 참조하여 본 발명의 일실시예에 따른 캐패시터 형성 방법을 상세히 설명한다.
먼저, 도3a에 도시한 바와 같이 트랜지스터 등의 하부구조 형성이 완료된 반도체 기판(1) 상에 층간절연막(2)을 형성하고, 층간절연막(2)을 선택적으로 식각하여 반도체 기판과 캐패시터 사이의 수직배선을 위한 콘택홀을 형성한다.
이어서, 전체 구조 상에 화학기상증착법으로 500 Å 내지 5000 Å 두께의 다결정 실리콘막(3)을 형성하고, 이를 전면식각하여 콘택홀 입구에서 안쪽으로 500 Å 내지 3000 Å 두께의 다결정 실리콘막(3)을 제거하여 콘택홀의 일부만을 다결정 실리콘막(3)으로 채운다.
다음으로, 도3b에 도시한 바와 같이 다결정 실리콘막(3) 상에 접착막(4)을 형성한다. 접착막(4)은 다음과 같은 과정에 따라 형성한다. 즉, 200 Å 내지 2000 Å 두께의 티타늄(Ti)막을 스퍼터링 또는 화학기상증착법으로 증착하고, 550 ℃ 내지 950 ℃ 온도에서 30 초 내지 120 초 동안 티타늄막을 RTN(rapid thermal nitridation) 처리하여 티타늄 실리사이드로 변화시킨 다음, 반응하지 않은 티타늄막을 제거하여 접착막(4)을 형성한다. 접착막(4) 형성을 위하여 티타늄막 대신 탄탈륨(Ta)막을 형성할 수도 있다.
다음으로, 도3c에 도시한 바와 같이 전체 구조 상에 금속 및 산소 확산방지를 위한 확산방지막(5)을 형성한다. 이때, 스퍼터링 또는 화학기상증착법으로 200 Å 내지 7000 Å 두께의 티타늄알루미늄나이트라이드막(TiAlN)을 형성하여 확산방지막(5)을 이루도록 한다. 이어서, 전면식각 또는 화학기계적연마(chemical mechanical polishing, 이하 CMP라 함) 방법으로 확산방지막(5)을 일정 높이까지 제거한다. 확산방지막(5)은 탄탈륨질화막(TaN), 티타늄질화막(TiN) 또는 티타늄 실리나이트라이드(TiSiN)막을 형성할 수도 있다.
다음으로, 도3d에 도시한 바와 같이 포토마스크 및 식각 공정 등으로 확산방지막(5)을 선택적으로 식각하여 접착막(4) 상에 확산방지막(5) 패턴을 형성한다. 이러한 과정에 따라 확산방지막(5) 패턴의 하부는 콘택홀 내부에 위치하게 된다.
다음으로, 도3e에 도시한 바와 같이 화학기상증착(chemical vapor deposition) 방법으로 하부전극(6)을 형성한다. 이때, 하부전극(6) 형성을 위하여 [(CH3)3(CH3C5H4)Pt](MeCpMethylcyclopentadienyl)trimethylplatinum) 또는 [(C2H5C5H4)Pt(CH3)3)]((EtCp)PtMe3(Ethyl-Cyclopentadienyl-Pt-Triethyl)를 반응원료로 사용하고, 상온 내지 500 ℃ 온도, 0.1 torr 내지 5 torr 압력 조건에서 Ar, O2, H2를 0 sccm 내지 500 sccm 유입하여 화학기상증착법으로 100 Å 내지 1000 Å 두께의 Pt막을 형성한다. 하부전극(6)을 Ru막 또는 Ir막으로 형성할 수도 있다. Ru막 형성시 반응원료로는 Ru(EtCP2<EisEthyl-Cyclopentadienyl-Ru: Ru(C2H5C5H4)>), Ru(DPM)3<Ru-tridepivaloymethane:Ru(C11H19O2)3> 또는 Ru-3<Tris(2,4Octanedionato)-Ru:Ru(C8H13O2)3>를 사용한다.
이어서, 포토마스크 및 건식식각 등으로 하부전극(6)을 선택적으로 식각하여 확산방지막(5) 패턴을 둘러싸는 하부전극(6) 패턴을 형성한다.
다음으로, 도3f에 도시한 바와 같이 BST, SrTiO3 등과 같은 고유전막(7)을 300 ℃ 내지 750 ℃ 온도에서 100 Å 내지 1000 Å 두께로 형성한다. BST는 300 ℃ 내지 550 ℃ 온도에서 100 Å 내지 1000 Å 두께로 증착하고, 300 ℃ 내지 750 ℃ 온도의 질소와 산소 분위기에서 급속열처리 방법으로 10 초 내지 240초 동안 후속 열처리 공정을 실시한다. 후속 열처리 공정 후 300 ℃ 내지 750 ℃ 온도에서 100 Å 내지 1000 Å 두께의 BST막을 증착하여 2중막 구조를 형성할 수도 있다.
다음으로, 도3g에 도시한 바와 같이 고유전막(7) 상에 상부전극(8)을 형성하여 스택 구조의 캐패시터(stacked capacitor)를 완성한다. 이때, 상부전극(8) 형성을 위하여 화학기상증착법으로 100 Å 내지 1000 Å 두께의 Pt막을 형성한다. 상부 전극은 RuO2 또는 IrO2로 형성할 수도 있다.
이후, 전체 구조를 300 ℃ 내지 750 ℃ 온도의 질소 분위기에서 10분 내지 60 분 동안 관상열처리 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 스택 구조의 캐패시터 형성시 식각 어려움 없이 원하는 높이의 스토리지 노드를 형성할 수 있으므로 스토리지 노드의 유효면적을 증가시킬 수 있고, 금속 및 산소 확산방지막과 BST 등의 고유전막이 집적 접촉되는 것을 방지할 수 있다. 이에 따라, 고유전막 증착시 확산방지막이 산소분위기에 노출되는 것을 억제할 수 있고, 산소 확산을 방지할 수 있어 캐패시터의 전기적 특성을 개선할 수 있다.

Claims (5)

  1. 반도체 메모리 소자의 캐패시터 형성 방법에 있어서,
    반도체 기판 상부에 형성된 층간절연막을 선택적으로 식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀의 일부가 매립되도록 플러그를 형성하는 단계;
    상기 콘택홀의 일부가 매립되도록 상기 플러그 상부에 티타늄 실리사이드막 또는 탄탈륨 실리사이드막으로 이루어진 접착막을 형성하는 단계;
    상기 콘택홀이 완전히 매립되고, 상기 층간절연막 상부로 돌출되도록 상기 접착막 상부에 확산방지막을 형성하는 단계;
    상기 확산방지막의 상부 및 측벽을 덮도록 하부전극을 형성하는 단계;
    상기 하부전극의 단차를 따라 유전막을 형성하는 단계; 및
    상기 유전막 상부에 상부전극을 형성하는 단계를 포함하되,
    상기 하부전극의 유효면적은 상기 층간절연막의 상부로부터 돌출되는 상기 확산방지막의 두께에 의해 결정되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성 방법.
  2. 제 1 항에 있어서,
    상기 플러그는,
    상기 반도체 기판과 접하는 다결정 실리콘막으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성 방법.
  3. 제 2 항에 있어서,
    상기 유전막을,
    SrTiO3 또는 (Ba, Sr)TiO3 로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 확산방지막을 형성하는 단계는,
    스퍼터링 또는 화학기상증착법으로 TiAlN막, TaN막, TiN막 또는 TiSiN막을 형성하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성 방법.
  5. 제 4 항에 있어서,
    상기 하부전극을 Pt, Ru 또는 Ir으로 형성하고,
    상기 상부전극을 Pt, RuO2 또는 IrO2으로 형성하는 것을 특징으로 하는 반도 체 메모리 소자의 캐패시터 형성 방법.
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