KR100371891B1 - 마이크로 일렉트로닉 구조물 및 이의 형성 방법 - Google Patents

마이크로 일렉트로닉 구조물 및 이의 형성 방법 Download PDF

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Abstract

일반적으로,본 발명은 HDC 물질이 실질적인 크래킹 없이 퇴적될 수 있는 둥근 모서리를 갖는 상면을 형성하기 위해 측벽 스페이서를 포함하는 하부 전극을 이용한다. 본 발명의 중요한 측면은 측벽 스페이서가 없는 하부 전극을 포함하는 유사한 구조물과 비교할 때, 측벽 스페이서가 하부 전극과 HDC 물질층 사이의 전기적 접촉 표면적을 감소시키지 않는다는 것이다.
본 발명의 한 실시예는 제5도에 도시된 바와 같이,주 기판을 갖는 지지층[예를 들어, Si 기판(30)], 지지층의 주 표면 위에 놓인 하부 전극, 및 하부 전극의 표면 상에 놓인 고유전상수 물질층[예를 들어, BST(44)]을 포함하는 마이크로일렉트로닉 구조물이다. 하부 전극은 접착층[예를 들어, TiN(36)], 비반응성층[예를 들어, Pt(42)], 측벽 스페이서[예를 들어, (SiO2(40)] 및 상면을 포함하는데, 측벽 스페이서는 상면이 둥근 모서리를 가질 수 있도록 한다. 상면의 둥근 모서리는 고유전상수 물질층내의 크랙 형성을 최소화시킨다.

Description

마이크로일렉트로닉 구조물 및 이의 형성 방법
본 발명은 일반적으로 캐패시터의 구조물 등에서의 고유전상수(high-dielectric-constant) 물질에 대한 전기 접속을 향상하는데 관련된 것이다.
집적회로(예를 들어, DRAM)의 밀도가 증가함에 따라 캐패시터와 같은 전자 장치에 사용되는 고유전상수를 갖는 물질에 대한 필요성도 증가된다. 일반적으로, 용량은 캐패시터 유전체와 접촉하는 전극의 표면적에는 직접 관계되지만, 전극 부피에 의해서는 심각하게 영향을 받지 않는다. 단위 면적당 보다 큰 용량을 달성하기 위해 일반적으로 이용되는 현재의 방법은 유전체로서 SiO2또는 SiO2/Si3N4를 사용하는 트렌치 및 적층 캐패시터와 같은 토포그래피를 증가시킴으로써 표면적/단위 면적을 증가시키는 것이다. 이러한 방법으로 256 Mbit 또는 1 Gbit DRAM과 같은 소자에 대한 제조가능성의 관점에서는 매우 어렵다.
다른 방법은 고유전율 유전체 물질을 사용하는 것이다. 많은 회티탄석(perovskite), 초전기(pyroelectric), 강유전체(ferroelectric), 또는 (Ba,Sr)TiO3(BST)와 같은 고유전상수(이후부터는 약어 HDC) 물질은 일반적으로 표준 SiO2-Si3N4-SiO2캐패시터보다 훨씬 큰 용량 밀도를 갖는다. 다양한 물질 및 금속 화합물들, 및 Pt와 같은 전형적인 귀금속, 및 RuO2와 같은 전도성 산화물이 HDC 물질용 전극으로서 제안되었다. 그러나, 전자 장치에 유용하게 이용하기 위해서는, 확실한 전기 접속이 일반적으로 고유전상수 물질의 유리한 특성을 저하시키지 않도록 구성되어야 한다.
여기에 사용된, 용어 "고유전상수"는 장치 동작 온도에서 약 50보다 큰 유전 상수를 뜻한다. HDC 물질의 퇴적은 일반적으로 산소 함유 분위기 중에서 고온(일반적으로 약 500℃ 이상)에서 일어난다. 많은 전극 물질은 산화되어 절연되거나, 다르게는 이런 종류의 환경에서 열화한다. HDC 물질 퇴적 이전에 형성된 초기 전극 구조물은 퇴적 동안 및 이후에 안정적이어야 하고, 이 퇴적 이후에 후속적으로 형성된 전극 구조물은 퇴적 이후에만 안정될 필요가 있다.
상술한 바와 같이, Pt는 표준 박막[여기서는 일반적으로 5 미크론(um) 이하로 정의됨] 응용시 HDC 물질층의 전극용으로 제안되었다. 그러나, Pt가 HDC 물질에 관해 비반응성일지라도, 초기 전극으로서 Pt만을 사용하기에는 어려움이 있다는 것이 밝혀졌다. Pt는 일반적으로 산소가 자신을 통해 확산되게 하므로, 전형적으로 인접 물질을 산화시킨다. 또한, Pt는 SiO2또는 Si3N4와 같은 전형적인 유전체에는 정상적으로 매우 잘 고착되지 않고, 저온에서 규화물을 신속하게 형성 할 수 있다. 따라서, Ta 또는 TiN층이 Pt 전극 아래에 접착층으로서 또는 버퍼층으로 제안되어 왔다. 그러나, BST 퇴적 동안, 산소는 Pt를 통해 확산될 수 있고, 접착층을 산화시킬 수 있으며, 접착층의 전도성을 더 적게 되도록 할 수 있다. 이것은 상부 수평면상에서보다 접착층의 측상에서 더 중요한데, 이 이유는 Pt가 일반적으로 상부상에서 더 두꺼워지고, 더 좋은 확산 배리어를 갖기 때문이다.
RuO2와 같은 전도성 산화물이 또한 표준 박막 응용시 HDC 물질층의 전극용으로 제안되어 왔다. 그러나 RuO2가 HDC 물질에 대해 비반응성일지라도, 이 물질 또한 일반적으로 문제점을 가지고 있다. 예를 들어, 이들 산화물을 사용하여 형성된 구조물의 전기적 특성은 보통 예를 들어, Pt를 사용하여 형성된 구조물보다 하위급이다. 많은 박막 응용에서는 단위 면적당 큰 용량 이외에도 작은 누출전류 밀도를 필요로 한다. 누출 전류는 두께, 미세구조, 전극, 전극 형태 및 조성과 같은 많은 변화에 민감하다. 예를 들어, RuO2전극을 사용하는 납 아연 티탄산염(PTZ)의 누출 전류는 Pt 전극을 사용하는 PZT의 누출 전류보다 몇차수더 크다. 특히, 누출 전류는 쇼트키 배리어에 의해 제어되는 것 같고, Pt 전극에 있어서의 보다 작은 누출 전류는 보다 큰 일 함수(work function)로 인한 것으로 보인다.
여기서 사용된, 용어 "비반응성(unreactive)"은 HDC 물질에 접촉하는 물질에 관하여 사용되는 경우에 프로세싱 동안 및 이후에 HDC 물질에 안정한 전도성 인터페이스를 제공하는 물질을 의미한다. RuO2와 같은 전도성 산화물이 비반응성층(또는 전극의 다른 부분)용으로 사용될 때, 이 층은 또한 비산화된 또는 부분적으로 산화된 Ru를 함유할 수 있다는 것을 주지해야 한다. 예를 들어, HDC 퇴적 프로세스 동안 부분적으로 또는 전체적으로 산화됨으로써 화학적으로 변화된 Ru의 비반응성층은, HDC 물질에 안정한 전도성 인터페이스를 여전히 제공하기 때문에 여전히 비반응성으로 간주된다.
표준 박막 구조물용으로 제안된 다른 구조물들은 전극으로서 Pt, Pd, Rh의 합금, 및 단결정 Si 또는 폴리-Si상의 적층으로서 Re, Os, Rh 및 Ir로 이루어진 산화물을 포함한다. 이들 전극에 있어서의 문제는 이들 산화물이 일반적으로 Si 다음으로 안정도가 떨어지고, 이 금속들은 전형적으로 저온(일반적으로 약 450℃ 이하)에서 실리사이드를 신속히 형성한다는 것이다. 다른 관련된 문제들이 방지되거나 최소화될 수 있으려면, 이런 형태의 전극 구조는 적절한 접착(배리어)층(들)이 전도성 산화물과 Si 기판 사이에서 사용되는 경우 HDC 물질의 퇴적 후에도 전도성을 유지하여야 한다.
HDC 물질용 전극으로서 사용된 특정 물질에 상관없이, 일반적으로 반도체 프로세스 집적화 분야에서 몇몇 문제들이 공통적으로 발생한다. 특히, HDC 물질의 크랙(crack)이 HDC 물질 퇴적 또는 어닐링 동안(또는 후에) 하부 전극의 하부 및/또는 상부 모서리에서 형성될 수 있다는 것이 발견되었다. 이 크랙은 HDC 물질의 고농도로 인해 비교적 뽀족한 하부 전극 모서리 에지에 형성되는 것으로 보인다. 이들 크랙은 HDC 물질층의 상부 표면으로부터 하부 전극으로 내려가는데, 이는 유해한 결과를 가져온다. 예를 들어, 캐패시터용 상부 전극과 같은 전도층이 HDC층 상에 퇴적된다면, 캐패시터는 실제적인 누출이 있거나, 2개의 전극들 사이에 단락될 수도 있다.
일반적으로, 본 발명은 HDC 물질이 거의 크랙킹(cracking) 없이 퇴적될 수 있도록 둥근 모서리(rounded corner)를 갖는 상부 표면을 형성하기 위한 측벽 스페이서를 포함하는 하부 전극을 이용한다. 본 발명의 중요한 측면은 측벽 스페이서가 없는 하부 전극을 포함하는 유사한 구조물과 비교할 때, 측벽 스페이서가 하부 전극과 HDC 물질층 사이의 전기적 접촉 표면적을 감소시키지 않는다는 것이다.
측벽은 종래의 구조물에는 확실히 사용되었으나, 하부 전극측의 전기적 접촉 표면적의 손실이 있었다. 1993년 12월 5-8일에 워싱톤 디.씨에서 열린 International Electronic Device Meeting, IEEE, 페이지 631-634에 실린 T. Eimori 등 의 "A Newly Designed Planar Stacked Capacitor Cell with High Dielectric Constant Film for 256Mbit DRAM"의 명칭의 논문을 참조하라. T. Eimori 등의 구조에서, 절연성 SiO2 측벽은 하부 Pt층의 측면 상에 형성되므로, BST와의 접촉용으로 이들 측면을 사용하는 것은 금지되고, 따라서 측벽이 없는 구조물에 비해 장치의 용량을 저하시킨다. 이것은 고부품 밀도를 갖는 새로운 장치가 요구되는 경우에 더 중요한 문제로 되고 있다. 특히, 전극이 실제 사용된 반도체 면적을 최소화하면서 HDC 물질과 접촉하는 표면적은 크게 하기 위해 종래 기술의 장치에서보다 더 큰 종횡비(aspect ratio)를 가지는 것이 바람직하다. 여기서 사용된 용어 "종횡비"는 구조물의 물리적인 크기의 기준으로서 사용될 때, 구조물의 높이 대 길이의 비를 나타낸다.
몇몇 종래 기술의 구조물에서는, HDC 물질 퇴적 동안 및 퇴적 후의 산소 확산이 하부층의 산화를 유발할 수가 있다. 이것은 하부 전극 또는 하부 전극의 힐콕(hillcock)의 변형과 그 결과로 HDC 물질 내에서의 크랙을 일으킬 수 있다. 본 발명에서, 측벽 스페이서는 일반적으로 인접층 및 하부층의 측벽에 산소의 확산을지체시켜서, 상기의 문제들을 축소시킨다.
사용된 물질에 따라, 본 발명의 측벽 스페이서는 일반적으로 전기적으로 접촉하는 표면적을 감소시키지 않고, 하부 전극의 잔여부에 관련하여 다양한 위치에 형성된다. 예를 들어, 절연성 측벽은 하부 전극의 내부에 형성될 수 있으므로, 하부 전극 접촉 표면적을 감소시키지 않고 상부 비반응성 층의 모서리가 둥글어지게 한다. 전류는 비반응성 층으로부터 접착층을 통해 기판으로 흐를 수 있다. 다른 예로서, 전도성 측벽 스페이서가 하부 전극의 내부 또는 외부에 형성될 수 있다. 외부에 형성된 경우에는, 하부 전극 접촉 표면적이 감소되지 않도록 측벽 스페이서가 상당한 비반응성 물질을 포함하는 것이 바람직하다.
본 발명의 한 실시예는 주 표면, 지지층의 주 표면 위에 놓인 하부 전극, 및 하부 전극의 상면 위에 놓인 고유전상수 물질층을 갖는 지지층을 포함하는 마이크로일렉트로닉 구조물이다. 하부 전극은 측벽 스페이서 및 상면을 갖고 있는데, 측벽 스페이서는 상면이 둥근 모서리를 가질 수 있게 한다. 측벽 스페이서가 없는 하부 전극과 비교할 때, 측벽 스페이서는 하부 전극과 고유전상수 물질층 사이의 전기적 접촉 표면적을 감소시키지 않는다. 상면의 둥근 모서리는 고유전상수 물질층내에 크랙 변형을 최소화시킨다.
본 발명의 실시예를 제조하는 방법은 주 표면을 갖는 지지층을 형성하는 단계, 지지층의 주 표면 상에 하부 전극을 형성하는 단계, 및 하부 전극의 상면상에 고유전상수 물질층을 퇴적하는 단계를 포함한다. 하부 전극은 측벽 스페이서 및 상면을 포함하는데, 측벽 스페이서는 상면이 둥근 모서리를 가질 수 있게 한다. 측벽스페이서가 없는 하부 전극과 비교할 때, 측벽 스페이서는 하부 전극과 고유전상수 물질 사이의 전기적 접촉 표면적을 감소시키지 않는다. 상면의 둥근 모서리는 고유전상수 물질층내의 크랙 변형을 최소화시킨다.
HDC 물질에 대한 전극이 하부 전극 또는 HDC 물질층의 이점을 축소시키지 않는 측벽 스페이서를 포함하는 제1 마이크로일렉트로닉 구조물이 제공된다. 이들 구조물은 또한 다층 캐패시터, 또는 초전기 장치[예를 들어, (냉각되지 않은)적외선 검출기], [영구적인 분극(polarization) 특징을 이용하는] 불휘발성 강유전체 RAM, 박막 압전 및 박막 전기 광학 장치와 같은 박막 장치용으로 사용될 수 있다.
본 발명의 새로운 특징은 첨부된 특허청구의 범위에 설명되어 있다. 그러나, 본 발명의 그 자체뿐 아니라 다른 특징 및 장점은 첨부된 도면을 참조한 상세한 설명으로부터 더 잘 이해될 것이다.
제1도 내지 제5도를 참조하면, 측벽, 및 HDC 물질이 실질적인 크랙킹없이 퇴적될 수 있는 둥근 모서리를 갖는 상면을 포함하는 하루 전극 구조물인 본 발명의 실시예를 형성하는 방법이 도시된다. 제1도는 반도체 기판(30) 위에 놓인 SiO2층(32)내에 형성된 폴리-Si 플러그(34)를 도시한다. SiO2층(32)은 TiO2또는 Si3N4와 같은 확산 배리어로 캡될 수도 있고, 그렇지 않을 수도 있다. TiSi2/폴리-Si 플러그(34) 위에 놓인 100 nm의 TiN층(36)은 하부 전극의 확산 배리어를 구성하고, 표준 스퍼터링 및 에칭 기술을 이용하여 형성된다. 얇은 TiSo2층이 폴리-Si층과 TiN층 사이의 전도율을 향상시키기 위해 사용될 수 있다.
제2도는 SiO2층(38)의 등각 증착(Conformal Vapor Deposition; CVD)을 도시한다. 다른 가능한 퇴적 방법은 TiN층(36)의 측벽이 커버되는 한, 스퍼터링, 스핀코팅 등을 포함한다. 다음으로, SiO2층(38)은 제3도에서 도시된 바와 같이 측벽 스페이서를 형성하기 위해 이방성 건식 에칭된다. 스페이서(40)는 또한 습식 에칭을 이용함으로써 형성될 수 있다. 이 실시예에서, SiO2스페이서(40)는 TiN층(36)을 둘러싸고 있지만, 모든 실시예에서 다 그런 것은 아니다. 또한, 하나 이상의 스페이서가 하부 전극의 일부로서 형성될 수도 있다. 제3도에서 알 수 있듯이, SiO2스페이서(40)는 비반응성층의 퇴적을 위한 준비로 TiN층(36)의 비교적 뾰족한 모서리 에지를 둥글게 만든다.
이어서, 200 nm의 Pt층(42)은 기판 온도를 325℃로 유지한 Pt 타겟을 이용하여 5 mTorr 대기에서 DC 스퍼터 퇴적된다. Pt층(42)은 또한 e-빔 증발, 또는 CVD 금속 유기 CVD(MOCVD)법을 이용하여 퇴적될 수 있다. 다르게는, Ru가 현재 진행 단계 또는 기판 처리 단계 동안 RuO2로 부분적으로 또는 완전히 변환될 수 있다. Pt층(42)의 높이는 HDC 물질의 원하는 용량 밀도, 전체 원하는 용량 및 장치의 일반성에 따라 변할 수 있다. 예를 들어, 1G DRAM과 같은 미래형 장치는 256M DRAM 장치와 비교할 때, 일반적으로 더 큰 전극 표면적/단위 면적을 제공하기 위해 보다 긴(taller) 캐패시터를 필요로 하는데, 이것은 1GDRAM에 일반적으로 (예를 들어, 증가된 기능 및 축소된 장치 외형으로 인해) 더 많은 용량/단위 면적이 제공될 필요가 있기 때문이다. Pt층(42)의 퇴적후, 포토레지스트가 퇴적되어 패턴된다. 이어서, Pt층(42)은 저온의 고밀도 플라즈마 반응성 이온 에칭(RIE) 반응기내에서 건식 에칭된다.
이어서, 고유전상수 물질의 퇴적을 위한 구조물이 준비된다. 이것은 접착층(36)의 산하율이 일반적으로 HDC 퇴적 프로세스를 시작할 때가 나중보다 더 빠르기 때문에 행해진다. 그러므로, 이 구조물이 HDC 퇴적 전에 보다 덜 격렬한 산화 조건에 반응하기 위해 부분 산화를 미리 수행하는 것이 유리하다. 예를 들어, HDC 물질의 금속 유기 화학 증착(MOCVD)이 3분 동안 1 Torr의 O2내에서 650℃에서 일어난다면, 이 구조물은 HDC 퇴적 이전에 1 Torr의 O2내에서 20분 동안 600℃에서 어닐되어야 한다. 저온은 일반적으로 산화 속도를 떨어뜨리고, Pt층(42)이 산화가 전 퇴적 온도에서 수행될 때의 시간보다 산화 시간을 완화시킬 수 있다는 점에서 유리하다. 이 산화 어닐 프로세스의 다른 이점은 Pt층(42)이 에칭 후 어떠한 모서리라도 둥글게 만들기 위해 재정렬될 수 있다는 점이다. 이 산화 어닐은 또한 RuO2쉘(shell)을 형성하기 위해 Ru층(42)을 사용하여 수행될 수 있다. 유사하게, 후속적인 프로세스 단계 이후, 하부 및 상부 전극을 모두 갖는 캐패시터 구조물이 캐패시터 특성을 향상시키기 위해 어닐될 수 있다.
상기에 기술한 바와 같이, BST층(44)은 제5도에 도시된 구조물을 형성하기 위해 MOCVD 기술을 이용하여 퇴적된다. 퇴적은 이온, 광자, 전자 또는 플라즈마 에천트를 이용할 수 있다. 퇴적은 또한 CVD, 스퍼터 또는 스핀 코팅 방법에 의해 형성될 수 있다. 제5도의 구조물에 있어서, 절연성 SiO2측벽 스페이서(40)는 둥근 모서리를 갖는 전극을 형성하기 위해 사용되지만, Pt층(42)과 BST층(44)사이의 전기적 접촉 표면적을 감소시키지는 않는다. Pt층(42)으로부터 기판(30)까지의 전기적 접촉은 TiN층(36)의 상부를 통해 이루어진다.
다른 실시예에서, 제6도는 높은 종횡비 및 Pt 상부 전극층(46)을 갖고 있는 캐패시터를 도시한다. TiN층(36)은 제5도의 구조물과 비교하여 그 폭이 상당히 넓다. 이 실시예에서는 BST층(44)과 접촉하고 있는 하부 전극의 측벽들의 전도성을 유지시키는 것이 중요하다. 이런 형태의 구조물에 있어서, 종래 기술의 비전도성 외부 측벽은 캐패시터 특성에 매우 나쁜 영향을 미칠 것이다.
다른 실시예에서, 제7도는 절연성 SiO2측벽 스페이서가 전도성 TiN 측벽 스페이서(48)로 대체된 것을 제외하고는, 제5도의 구조물과 유사한 구조물을 도시한다. TiN 측벽 스페이서(48)는 상술한 SiO2스페이서(40)에 대한 방법과 유사한 등각 퇴적/이방성 에칭 방법으로 형성된다.
제8도 내지 제12도는, 본 발명의 다른 실시예를 형성하는 방법을 도시한다. 제8도는 실리콘 반도체 기판(30) 위에 놓인 SiO2층(32)내에 형성된 TiN 접착층(36)을 도시한다. 제8도에서는 또한, 하부 전극의 비반응성층을 형성하기 위해 Pt층(42)이 스퍼터 퇴적되었고 건식 에칭되었다. 제9도를 참조하면, 제8도의 구조물 상에 퇴적된 등각 Pt층(50)을 도시한다. 이어서, Pt층(50)이 제10도에 도시된 것처럼 Pt 측벽 스페이서(52)를 형성하기 위해 이방성으로 건식 에칭된다. 제10도에서 알 수 있듯이, Pt 스페이서(52)는 HDC 물질층의 퇴적을 위한 준비로 Pt층(42)의 비교적 뽀족한 모서리 에지를 둥글게 만든다.
이어서, BST층(44)은 제11도에 도시된 구조물을 형성하기 위한 MOCVD 기술에 의해 퇴적되고, Pt 상부 전극(46)은 제12도에 도시된 캐패시터 구조물을 형성하기 위해 퇴적된다. 제12도의 구조물에서, 전도성 Pt 측벽 스페이서(52)는 둥근 모서리를 갖는 전극을 형성하기 위해 사용된다. Pt 측벽 스페이서(52)가 하부 전극의 외부에 있기 때문에, 하부 전극과 BST층(44) 사이의 전기적 접촉 표면적을 감소시키지 않도록 전도성으로 남아있는 것이 중요하다. 따라서, Pt., Pd 또는 Ru/RuO2와 같은 비반응성 물질이 측벽 스페이서(52)용으로 양호하다.
제13도 및 제14도를 참조하면, 적층 캐패시터 구조물을 사용하여 본 발명의 다른 실시예를 형성하는 방법이 도시된다. 이 실시예에서는, 접착층은 폴리-Si층(54) 위에 TiSi2층(34), 그 위에 TiN층(36)으로 형성된다. 표준 프로세스에서, 10 nm의 Ti가 N2 신속 열 어닐(30분 동안 700℃) 또는 NH3노(furnace) 어닐(10분 동안 575℃)에 따라 폴리-Si상에 스퍼터 퇴적된다. 이것은 제13도에 도시된 TiN/TiSi2/폴리-Si 구조물을 형성한다. 이어서, TiN은 과산화물을 이용하여 화학적으로 선택적 제거된다. 다른 방법으로, 폴리-Si층(54)의 증기 HF 클린이 TiSi2층(34)을 이용하지 않고, TiN층(36)의 퇴적 직전에 수행된다. 폴리-Si층과 TiN층간의 좋은 접착을 보장하기 위해, 구조물이 HF 클린 단계와 접착층 퇴적 프로세스 단계 사이에 대기와 같은 오염 환경에 노출되지 않는 것이 이롭다.
Pt층(42)은 TiN층(36)상에 스퍼터 퇴적되고, 순차적으로 하부 전극의 비반응성 층을 형성하기 위해 건식 에칭된다. 상술한 바와 같이, 등각 Pt층이 제13도의 구조물상에 퇴적되고, 이어서 제14도에 도시한 바와 같이, Pt 측벽 스페이서(52)를 형성하기 위해 이방성으로 건식 에칭된다. 제14도에 도시된 바와 같이, Pt 측벽 스페이서(52)는 HDC 물질층의 퇴적을 위한 준비로 Pt층(42) 및 TiN층(36)의 비교적 뽀족한 에지를 둥글게 만든다. 이어서, BST층(44)이 MOD 기술에 의해 Pt층(42)상 및 Pt 측벽 스페이서(52)상에 퇴적되어, BST층(44)의 스트레스 및 크랙킹을 최소화시킨다.
다음의 단 하나의 표는 몇몇 실시예와 도면들의 개략(overview)을 제공한다.
표
몇몇의 양호한 실시예들이 위에 자세하게 설명되었다. 본 발명의 범위가 상기 설명된 실시예들과는 다르면서 역시 청구 범위에 포함되는 실시예를 포함한다는 사실을 이해해야 한다. 설명된 구성을 참조하면, 그와 같은 구성에 대한 전기적 접속은 오믹(ohmic), 정류성(rectifying), 용량성, 직접적 또는 간섭회로(intervening circuit) 또는 다른 회로를 통한 간접적일 수 있다. 구현은 개별 구성소자, 또는 실리콘, 게르마늄, 갈륨 비소(gallium arsenide) 또는 다른 전자적 물질 성분(family)의 완전한 집적 회로로 구현될 수 있다. 일반적인 양호한 또는 특정 예들은 다른 대안적인 예들보다 선호된다. 하부 전극의 몇몇 소자들은 간혹 전극의 내부, 외부, 내측, 외측, 아래 등으로 불리고; 본 발명의 구조물 및 방법은 실질적으로 어떤 경우에든 동일하다.
접착층은 표에 기록된 물질들 이외에 다른 물질을 포함할 수 있지만, 이들 물질은 일반적으로 상기 표의 물질보다 덜 양호하다. 예를 들어, 접착층은 질화 루테늄, 질화 주석, 질화 텅스텐, 질화 탄탄륨, 산화 티타늄, TiON, 규화 타타늄, 규화탄탄륨, 규화 텅스텐, 규화 몰리브덴, 규화 니켈, 규화 코발트, 규화 철, 규화 그로뮴, 탄화 붕소, 탄화 탄탈륨, 탄화 티타늄, 탄화 지르코늄, 붕화 티타늄 또는 봉화 지르코늄과 같은 다른 금속 화합물을 포함할 수 있다. 다르게는, 접착층은 코발트, 철, 크로뮴, 팔라듐, 레늄, 지르코늄, 하프늄 또는 몰리브덴과 같은 다른 전도성 물질(도면요소 38용으로 선택된 특정 물질과는 다름)을 포함할 수 있다. 다르게는, 접착층은 단결정성 또는 다결정성 실리콘 또는 게르마늄, 또는 GaAs, InP, Si/Ge 및 SiC와 같은 화합물 반도체를 포함할 수 있다.
본 발명이 예시적인 실시예를 참조로 기술되었지만, 상세한 설명은 제한된 의미로 구성된 의도가 아니다. 상세한 설명을 참조하면 본 발명의 다른 실시예뿐만 아니라, 예시적인 실시예의 많은 변형 및 조합이 본 기술 분야의 숙련된 자들에게는 자명할 것이다. 그러므로, 첨부된 특허청구의 범위는 이러한 변형 또는 실시예를 포함한다.
제1도 내지 제5도는 고유전상수 물질과 접촉하는 측벽 스페이서를 포함하는 전극을 제조하는 점진적인 단계를 도시하는 횡단면도.
제6도는 고유전상수 물질과 접촉하는 측벽 스페이서를 포함하는 높은 종횡비를 갖는 전극의 횡단면도.
제7도는 고유전상수 물질과 접촉하는 측벽 스페이서를 포함하는 전극의 횡단면도.
제8도 내지 제12도는 측벽 스페이서를 포함하는 전극을 갖는 고유전상수 물질을 제조하는 점진적인 단계를 도시하는 횡단면도.
제13도 내지 제14도는 측벽 스페이서를 포함하는 전극을 갖는 고유전상수 물질 적층 캐패시터를 제조하는 점진적인 단계를 도시하는 횡단면도.
도면의 주요 부분에 대한 부호의 설명
30 : 실리콘 반도체 기판 32, 38 : SiO2층
34 : 폴리-Si 플러그 36 : TiN층(접착층)
40 : SiO2측벽 스페이서 42, 50 : Pt층
44 : BST층 46 : Pt상부 전극층
48 : TiN 측벽 스페이서 52 : Pt 측벽 스페이서
54 : 폴리-Si층

Claims (12)

  1. (a) 주 표면을 갖는 지지층을 형성하는 단계;
    (b) 모서리 에지를 형성하는 측 표면 및 상부 표면을 포함하는 접착층을 상기 주 표면 상에 형성하는 단계;
    (c) 상기 접착층의 상기 측 표면과 인접하고, 상기 모서리 에지와 접촉하는 측벽 스페이서를 형성하는 단계,
    (d) 상기 모서리 에지 위에 놓인 둥근 모서리를 갖고 있는 비반응성층을 상기 접착층 및 상기 측벽 스페이서 상에 형성하는 단계; 및
    (e) 상기 비반응성층 상에 고유전상수 물질층을 퇴적하여, 상기 비반응성층의 둥근 모서리가 고유전상수 물질층내의 크랙 형성을 최소화시키는 단계를 포함하는 것을 특징으로 하는 마이크로일렉트로닉 구조물 형성 방법.
  2. 제1항에 있어서, 상기 측벽 스페이서는 절연 물질을 포함하는 것을 특징으로 하는 마이크로일렉트로닉 구조물 형성 방법.
  3. (a) 주 표면을 갖는 지지층을 형성하는 단계,
    (b) 상기 주 표면 상에 접착층을 형성하는 단계;
    (c) 모서리 에지를 형성하는 측 표면 및 상부 표면을 포함하는 비반응성층을 상기 접착층 상에 형성하는 단계;
    (d) 둥근 모서리를 형성하기 위해, 상기 비반응성층용으로 사용될 때와 동일한 물질을 사용하여 상기 비반응성층의 상기 측 표면에 인접하고 상기 모서리 에지와 접촉하는 측벽 스페이서를 형성하는 단계; 및
    (e) 상기 비반응성층 및 상기 측벽 스페이서 상에 고유전상수 물질을 퇴적하여, 상기 둥근 모서리가 고유전상수 물질층내의 크랙 형성을 최소화시키는 단계를 포함하는 것을 특징으로 하는 마이크로일렉트로닉 구조물 형성 방법.
  4. 제1항 또는 3항에 있어서, 상기 측벽 스페이서를 형성하는 상기 단계가
    상기 접착층의 상기 상부 표면 상 및 상기 측 표면 상에 등각층(conformallayer)을 퇴적하는 단계: 및
    상기 상부 표면으로부터 상기 등각층을 이방성 에칭하는 단계를 더 포함하는 것을 특징으로 하는 마이크로일렉트로닉 구조물 형성 방법.
  5. (a) 주 표면을 갖는 지지층;
    (b) 상기 주 표면 상에 형성되고, 제1 레벨 절연체에 의해 측으로 둘러싸이는 하부 및 제1 측 표면을 포함하는 상부를 갖는 접착층;
    (c) 상기 접착층 상에 형성되고, 상부 표면 및 제2 측 표면을 갖는 비반응성층,
    (d) 상기 비반응성층의 상기 상부 표면 상, 및 상기 비반응성층 및 상기 접착층의 상기 측 표면 상의 전도성 등각층;
    (e) 상기 비반응성층 및 상기 접착층의 상기 측 표면에 인접한 전도성 측벽 스페이서 상기 비반응성층 및 상기 측벽 스페이서는 둥근 모서리를 갖는 상면을 포함함;
    (f) 상기 비반응성층 및 상기 측벽 스페이서의 상기 상면상의 고유전상수 물질층, 및
    (g) 상기 고유전상수 물질층 상의 상부 전극을 포함하는 것을 특징으로 하는 마이크로일렉트로닉 구조물.
  6. (a) 주 표면을 갖는 지지층;
    (b) 상기 주 표면 상에 형성되고, 모서리 에지를 형성하는 측 표면 및 상부 표면을 포함하는 접착층;
    (c) 상기 접착층의 상기 측 표면에 인접하고, 상기 모서리 에지와 접촉하는 측벽 스페이서;
    (d) 상기 접착층 및 상기 측벽 스페이서 상에 형성되고, 상기 모서리 에지 위에 놓인 둥근 모서리를 갖는, 비반응성층; 및
    (e) 상기 비반응성층 상에 형성되고 상기 비반응성층의 둥근 모서리에 의해 크랙 형성이 최소화되는 고유전상수 물질층을 포함하는 것을 특징으로 하는 마이크로일렉트로닉 구조물.
  7. (a) 주 표면을 갖는 지지층;
    (b) 상기 주 표면 상의 접착층,
    (c) 상기 접착층 상에 형성되고, 모서리 에지를 형성하는 측 표면 및 상부 표면을 갖는 비반응성층;
    (d) 상기 비반응성층용으로 사용될 때와 동일한 물질을 사용하여 형성되고 상기 비반응성층의 상기 측 표면에 인접하는 측벽 스페이서 상기 측벽 스페이서는 상기 모서리 에지와 접촉하여 둥근 모서리를 형성함; 및
    (e) 상기 비반응성층 및 상기 측벽 스페이서층 상에 형성되고 상기 둥근 모서리에 의해 크랙 형성이 최소화되는 고유전상수 물질층을 포함하는 것을 특징으로 하는 마이크로일렉트로닉 구조물.
  8. 제6항 또는 제7항에 있어서, 상기 접착층의 하부는 제1 레벨 절연체에 의해 측으로 둘리싸이는 것을 특징으로 하는 마이크로일렉트로닉 구조물.
  9. 제1항, 제3항, 제6항 또는 제7항에 있어서, 상기 측벽 스페이서는 백금, 팔라듐, 이리듐, 레늄, 로듐, 산화 주석, 산화 인듐, 산화 이리듐, 산화 루테늄, 산화 주석 인듐, 질화 티타늄, 질화 지르코늄, 질화 하프늄, 질화 탄탈륨, 이산화실리론, 질화 실리콘 및 이들의 조합으로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 마이크로일렉트로닉 구조물 또는 마이크로일렉트로닉 형성 방법.
  10. 제1항, 제3항, 제6항 또는 제7항에 있어서, 상기 접착층은 전도성 금속, 질화 전도성 금속, 산화 전도성 금속, 규화 전도성 금속, 탄화 전도성 금속, 붕화 전도성 금속, 3가 비정질 질화물, 및 이들이 조합물로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 마이크로일렉트로닉 구조물 또는 마이크로일렉트로닉 형성 방법.
  11. 제6항 또는 제7항에 있어서, 상기 고유전상수 물질층 상에 상부 백금 전극을 더 포함하는 것을 특징으로 하는 마이크로일렉트로닉 구조물.
  12. 제1항 또는 제3항에 있어서, 상기 단계 (d)는 상기 접착층의 제2 측 표면에 인접하는 상기 측벽 스페이서를 형성하고, 상기 접착층의 하부는 제1 레벨 절연체에 의해 측으로 둘러싸이는 단계를 더 포함하는 것을 특징으로 하는 마이크로일렉트로닉 구조물.
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