KR100464652B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 MIM(Metal-Insulator-Metal) 구조의 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 비트라인들이 형성된 반도체 기판을 제공하는 단계와, 상기 비트라인들 사이의 기판 부분에 캐패시터용 폴리 플러그를 형성하는 단계와, 상기 폴리 플러그 표면의 소정 두께를 리세스(recess)시키는 단계와, 상기 리세스된 폴리 플러그의 표면 상에 TiSi2막을 형성하는 단계와, 상기 TiSi2막을 포함한 기판 결과물 상에 제1TiN막과 텅스텐막을 차례로 증착하는 단계와, 상기 비트라인을 노출시키면서 리세스된 폴리 플러그 상에서 텅스텐막의 표면이 비트라인의 표면 보다 낮도록 상기 텅스텐막과 제1TiN막을 에치백하는 단계와, 상기 에치백된 텅스텐막 상에 제2TiN막을 형성하여 상기 제1TiN막과 텅스텐막 및 제2TiN막의 적층 구조로 이루어진 베리어 금속막을 형성하는 단계와, 상기 단계까지의 기판 결과물 상에 캡 산화막을 증착하는 단계와, 상기 캡 산화막을 식각하여 상기 베리어 금속막을 노출시키는 트렌치를 형성하는 단계와, 상기 트렌치 표면 상에 금속 재질의 하부전극을 형성하는 단계와, 상기 하부전극 및 캡 산화막 상에 유전체막과 금속 재질의 상부전극을 차례로 형성하는 단계를 포함한다. 본 발명에 따르면, 베리어 금속막을 텅스텐막과 TiN막의 적층 구조로 가져감으로써 상기 TiN막의 증착 두께를 낮출 수 있는 것을 통해 막 내에서의 크랙 발생을 방지할 수 있다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}

본 발명은 MIM(Metal-Insulator-Metal) 구조의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 베리어 금속막인 TiN막에서의 결함 발생 및 이에 따른 소자의 신뢰성 저하를 방지할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.

캐패시터는 디램과 같은 메모리 소자에서 소정의 데이터를 저장하는 기억 장소로서 기능한다. 이러한 캐패시터는 하부전극과 상부전극 사이에 유전체막이 개재된 형상을 가지며, 전형적으로 PIP(Poly-Insulator-Poly) 구조로 형성되어 왔으나, 최근에 들어서는 소자의 고성능화를 위해 보다 우수한 캐패시터가 요구됨에 따라 MIM(Metal-Insulator-Metal) 구조가 부각되고 있다.

이하에서는 종래 기술에 따른 MIM 구조의 캐패시터 형성방법을 간략하게 설명하도록 한다.

먼저, 반도체 기판 상에 비트라인들을 형성한 상태에서, 폴리실리콘막의 증착 및 이에 대한 에치백 공정과 스토리지 노드 콘택 마스크 형성 및 이를 이용한 식각 공정을 차례로 수행하여 상기 비트라인들 사이에 폴리 플러그를 형성한다. 그런다음, 상기 결과물 상에 HDP-산화막을 증착한 후, 상기 비트라인이 노출될 때까지 그 표면을 CMP(Chemical Mechanical Polishing)한다.

다음으로, 폴리 플러그의 표면을 소정 두께만큼 리세스(recess)시키고, 리세스된 폴리 플러그 상에 Ti막을 증착한 상태에서 열처리를 행하여 TiSi2막을 형성한다. 그런다음, 습식 식각을 통해 반응하지 않고 잔류된 Ti를 제거한 상태에서, 베리어 금속막으로서 TiN막을 증착한 후, 비트라인이 노출될 때까지 TiN막의 표면을 CMP한다.

그 다음, 기판 결과물 상에 캡 산화막(cap oxide)을 증착하고, 이어서, 상기 캡 산화막을 식각하여 TiN막을 노출시키는 트렌치를 형성한다. 그런다음, 트렌치 표면 및 캡 산화막 상에 하부전극용 금속막을 증착한 후, 캡 산화막이 노출되도록 금속막을 CMP하여 상기 트렌치 표면에 MIM 캐패시터의 하부전극을 형성한다.

그리고나서, 상기 하부전극 및 캡 산화막 상에 유전체막 및 금속 재질의 상부전극을 차례로 형성하고, 이 결과로서, MIM 캐패시터를 완성한다.

그러나, 전술한 종래의 MIM 캐패시터 형성방법은 다음의 문제점이 있다.

MIM 캐패시터에 있어서, 베리어 금속막은 바텀 전극이 금속인 것과 관련해서 반듯이 형성되어야 하며, 베리어 금속막은 전술한 바와 같이 TiN막이 주로 이용되고, 이러한 TiN막은 무기물질인 TiCl4 가스를 소오스로 하는 CVD(Chemical Vapor Deposition) 방식에 의해 800∼1000Å의 두께로 증착된 후, CMP되어 형성된다.

여기서, TiN막을 CVD 방식으로 증착하는 것은 스텝 커버리지(step coverage) 특성이 우수하기 때문이다. 즉, 폴리 플러그에 대한 리세스 후의 스토리지 노드 콘택의 최종 임계치수는 0.18∼0.20㎛ 정도인데, PVD(Physical Vapor Deposition) 방식에 의한 TiN막의 증착은 스텝 커버리지 및 오버행(overhang) 문제 때문에 적절하지 못하며, MOCVD(Metal Organic Chemical Vapor Deposition) 방식에 의한 TiN막의 증착은 불순물을 너무 많이 함유하고 있고 이를 제거하기 위해서 플라즈마 처리를 행할 경우에는 그 증착에 너무 많은 시간이 소요되기 때문에 적절하지 못하며, 그래서, 스텝 커버리지 특성이 우수한 CVD 방식으로 TiN막을 증착하는 것이다.

그러나, CVD 방식에 의한 TiN막의 증착은 스텝 커버리지 특성이 우수하다는 잇점은 있지만, 막 두께가 증가함에 따라 막 내에 크랙(crack)이 발생되는 문제점이 있다. 특히, 이러한 크랙의 발생은 증착 온도가 낮을수록 더욱 심해진다.

여기서, 크랙의 발생 원인은 공정 레시피(recipe) 내의 NH3 가스를 이용한 후처리 공정 때문인 것으로 알려져 있다. 즉, NH3 후처리 공정은 TiN막 증착 후의 공정 가스인 TiCl4 가스와 NH3 가스 중에서 TiCl4 가스는 끊고, NH3 가스만을 흘려 증착된 TiN막 내의 Cl 성분을 제거하면서 표면의 미반응 TiCl4를 반응시키기 위해 수행하는 것인데, NH3 후처리시의 빠져나가는 Cl 성분 때문에 입자(grain)간의 응력(inter-grain stress)이 형성되어 입계(grain boundary)를 따라 크랙이 발생하게 된다. 이러한 크랙은 하부로 전파되어 캐패시터의 전기적 특성, 즉, 누설전류 특성에 악영향을 미치게 된다.

한편, 상기한 크랙 발생의 발생은 NH3 후처리 공정을 생략하면 방지할 수 있다. 그러나, 이 경우에는 막 내의 Cl 성분이 그대로 남아있어 소자 특성 및 신뢰성에 악영향을 미치게 된다. 즉, 막 내에 Cl 성분을 잔류시킬 경우, 후속 열공정 동안 상기 Cl 성분이 아래쪽의 폴리 플러그와 TiSi2막의 계면으로 침투하거나 위쪽의 하부전극과 유전체막의 계면 및 유전체막과 상부전극의 계면까지 침투하여 문제를 일으킬 수 있다.

결국, 종래 기술에 따른 MIM 구조의 캐패시터 형성방법에서는 TiN막을 TiCl4를 소오스로 하는 CVD 방식에 따라 증착하면서 상기 TiN막의 증착후에는 NH3 후처리 공정을 수행해야 하는 바, 크랙의 발생을 피할 수 없다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, TiN막에서의 크랙 발생 및 막 내에 함유된 Cl 성분의 외방확산에 기인하는 결함 발생을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 MIM 구조의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

1 : 반도체 기판 2 : 비트라인

3 : 폴리 플러그 3a : 리세스된 폴리 플러그

4 : HDP-산화막 5 : TiSi2막

6 : 제1TiN막 7 : 텅스텐막

8 : 제2TiN막 10 : 베리어 금속막

11 : 캡 산화막 12 : 트렌치

13 : 하부전극 14 : 유전체막

15: 상부전극 20 : MIM 캐패시터

상기와 같은 목적을 달성하기 위하여, 본 발명은, 비트라인들이 형성된 반도체 기판을 제공하는 단계; 상기 비트라인들 사이의 기판 부분에 캐패시터용 폴리 플러그를 형성하는 단계; 상기 폴리 플러그 표면의 소정 두께를 리세스(recess)시키는 단계; 상기 리세스된 폴리 플러그의 표면 상에 TiSi2막을 형성하는 단계; 상기 TiSi2막을 포함한 기판 결과물 상에 제1TiN막과 텅스텐막을 차례로 증착하는 단계; 상기 비트라인을 노출시키면서 리세스된 폴리 플러그 상에서 텅스텐막의 표면이 비트라인의 표면 보다 낮도록 상기 텅스텐막과 제1TiN막을 에치백하는 단계; 상기 에치백된 텅스텐막 상에 제2TiN막을 형성하여 상기 제1TiN막과 텅스텐막 및 제2TiN막의 적층 구조로 이루어진 베리어 금속막을 형성하는 단계; 상기 단계까지의 기판 결과물 상에 캡 산화막을 증착하는 단계; 상기 캡 산화막을 식각하여 상기 베리어 금속막을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치 표면 상에 금속 재질의 하부전극을 형성하는 단계; 및 상기 하부전극 및 캡 산화막 상에 유전체막과 금속 재질의 상부전극을 차례로 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.

여기서, 상기 제1TiN막은 500Å 이하의 두께로 증착한다.

상기 텅스텐막은 챔버 내에 WF6 가스와 SiH4 가스를 각각 200∼500sccm 및 20∼50sccm으로 흘려주어 1500∼3500Å의 두께로 증착한다.

상기 텅스텐막과 제1TiN막의 에치백은 텅스텐막의 표면이 비트라인의 표면으로부터 400∼600Å 정도 낮아지도록 진행한다.

상기 제2TiN막은 TiCl4 가스를 소오스로 하는 CVD 방식에 따라 300∼500Å의 두께로 증착한다.

본 발명에 따르면, 베리어 금속막을 텅스텐막과 TiN막의 적층 구조로 가져감으로써, 상기 TiN막의 증착 두께를 낮출 수 있는 것을 통해 막 내에서의 크랙 발생을 방지할 수 있음은 물론 막 내에 함유된 Cl 성분의 외방 확산에 의한 결함 발생도 방지할 수 있다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도이다.

도 1a를 참조하면, 트랜지스터를 포함한 소정의 하지층이 형성된 반도체 기판(21)을 마련한다. 그런다음, 상기 반도체 기판(21) 상에 공지의 공정에 따라 표면에 하드마스크막을 구비하면서 상기 하드마스크막을 포함한 그 측면에 스페이서를 구비한 비트라인들(22)을 형성한다.

이어서, 폴리실리콘막의 증착 및 이에 대한 에치백 공정과 스토리지 노드 콘택 마스크 형성 및 이를 이용한 식각 공정을 차례로 수행하여 비트라인들(22) 사이에 캐패시터용 폴리 플러그(23)를 형성한다. 그런다음, 상기 기판 결과물 상에 HDP-산화막(24)을 증착한 후, 비트라인(22)이 노출될 때까지 그 표면을 CMP한다.

다음으로, 공지의 공정에 따라 폴리 플러그(23)의 표면 일부 두께, 예컨데, 1500Å의 두께를 리세스시킨다. 그런다음, 리세스된 폴리 플러그(23a) 상에 Ti막을 증착한 상태에서 기판 결과물에 대한 열처리를 행하여 리세스된 폴리 플러그(23a)의 표면 상에 TiSi2막(25)을 형성한다. 이어서, NH4OH, H2SO4 및 H2O2의 혼합으로된 SC-1 용액을 이용한 습식 식각을 행하여 반응하지 않고 잔류된 Ti를 제거한다.

도 1b를 참조하면, 상기 기판 결과물 상에 제1TiN막(6)을 증착한다. 이때, 상기 제1TiN막(6)은 CVD 방식 또는 MOCVD 방식 등을 이용해서 500Å 이하의 두께로 증착한다. 여기서, TiN막의 증착시에 NH3 후처리를 행하는 경우, 대략 500Å까지는 크랙으로부터 자유롭다. 따라서, 본 발명은 상기 제1TiN막(6)의 증착 두께를 500Å 이하로 하는 바, 그 증착시의 NH3 후처리에 의한 크랙 발생은 일어나지 않는다.

도 1c를 참조하면, WF6 가스를 소오스로 이용하여 제1TiN막(6)을 포함한 기판 결과물 상에 텅스텐막(7)을 증착한 후, 비트라인(2)이 노출되도록 텅스텐막(7)의 표면 및 제1TiN막(6)을 에치백한다. 이때, 상기 텅스텐막(7)은 챔버 내에 WF6 가스와 SiH4 가스를 각각 200∼500sccm 및 20∼50sccm으로 흘려주어 1500∼3500Å의 두께로 증착한다. 또한, 텅스텐막(7) 및 제1TiN막(6)의 에치백은 비트라인(2)의 표면으로부터 400∼600Å, 바람직하게 500Å 정도 낮아지도록 진행한다.

한편, 일반적으로 텅스텐막의 증착시에는 소오스 가스인 WF6에 의해 기판 어택(attack)이 유발될 수 있다. 그러나, 본 발명의 실시예에서는 텅스텐막의 증착 전에 제1TiN막(6)을 증착하였고, 이 TiN막(6)이 베리어막의 역할을 하게 되는 바, WF6에 의한 기판 어택은 일어나지 않는다.

도 1d를 참조하면, TiCl4 가스를 소오스로 하는 CVD 방식에 따라 기판 결과물 상에 300∼500Å 두께로 제2TiN막(8)을 증착하고, 비트라인(2)이 노출되도록 그 표면을 CMP하고, 이를 통해, 제1TiN막(6)과 텅스텐막(7) 및 제2TiN막(8)의 적층으로 이루어진 베리어 금속막(10)을 형성한다.

여기서, 전술한 바와 같이, TiN막은 증착 두께를 500Å 이하로 하는 경우에 크랙으로부터 자유로우므로, 상기 제2TiN막(8)은 그 증착시의 NH3 후처리에 의한 크랙 발생은 일어나지 않는다. 또한, 상기 제2TiN막(8)은 텅스텐막(7)의 캡핑층으로서 역할하므로, 상기 텅스텐막(7)의 산화를 방지할 수 있다.

결국, 본 발명의 방법은 베리어 금속막(10)을 제1TiN막(6)과 텅스텐막(7) 및 제2TiN막(8)의 적층 구조로 형성하는 것을 통해 TiN막의 증착 두께를 낮춤으로써, TiN막 증착시의 NH3 후처리에 의한 크랙 발생을 방지할 수 있으며, 아울러, 상기 NH3 후처리를 수행하는 것을 통해 Cl 성분의 외방 확산에 의한 결함 발생도 방지할 수 있다.

도 1e를 참조하면, 기판 결과물 상에 캡 산화막(11)을 증착한다. 그런다음, 상기 캡 산화막(11)을 식각하여 베리어 금속막(10)을 노출시키면서 캐패시터 형성 영역을 한정하는 트렌치(12)를 형성한다.

그런다음, 상기 트렌치(12) 표면 및 캡 산화막(11) 상에 하부전극용 금속막을 증착한 상태에서, 캡 산화막(11)이 노출되도록 하부전극용 금속막에 대한 CMP를 수행하여 트렌치 표면에 MIM 캐패시터의 하부전극(13)을 형성한다.

이어서, 상기 하부전극(13) 및 캡 산화막(11) 상에 TaON의 유전체막(14) 및 금속 재질의 상부전극(15)을 차례로 형성하고, 이 결과로서, 본 발명의 MIM 캐패시터(20)를 완성한다.

이상에서와 같이, 본 발명은 MIM 캐패시터에서의 베리어 금속막을 텅스텐막과 TiN막의 적층 구조로 가져감으로써, 상기 TiN막의 증착 두께를 낮출 수 있는 것을 통해 막 내에서의 크랙 발생을 방지할 수 있음은 물론 막 내에 함유된 Cl 성분의 외방 확산에 의한 결함 발생도 방지할 수 있다.

따라서, 본 발명은 베리어 금속막 자체의 신뢰성은 물론 캐패시터의 특성 및 신뢰성을 향상시킬 수 있으며, 나아가, 소자 특성 및 신뢰성을 향상시킬 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (7)

1. 비트라인들이 형성된 반도체 기판을 제공하는 단계;

   상기 비트라인들 사이의 기판 부분에 캐패시터용 폴리 플러그를 형성하는 단계;

   상기 폴리 플러그 표면의 소정 두께를 리세스(recess)시키는 단계;

   상기 리세스된 폴리 플러그의 표면 상에 TiSi2막을 형성하는 단계;

   상기 TiSi2막을 포함한 기판 결과물 상에 제1TiN막과 텅스텐막을 차례로 증착하는 단계;

   상기 비트라인을 노출시키면서 리세스된 폴리 플러그 상에서 텅스텐막의 표면이 비트라인의 표면 보다 낮도록 상기 텅스텐막과 제1TiN막을 에치백하는 단계;

   상기 에치백된 텅스텐막 상에 제2TiN막을 형성하여 상기 제1TiN막과 텅스텐막 및 제2TiN막의 적층 구조로 이루어진 베리어 금속막을 형성하는 단계;

   상기 단계까지의 기판 결과물 상에 캡 산화막을 증착하는 단계;

   상기 캡 산화막을 식각하여 상기 베리어 금속막을 노출시키는 트렌치를 형성하는 단계;

   상기 트렌치 표면 상에 금속 재질의 하부전극을 형성하는 단계; 및

   상기 하부전극 및 캡 산화막 상에 유전체막과 금속 재질의 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
2. 제 1 항에 있어서, 상기 제1TiN막은 500Å 이하의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
3. 제 1 항에 있어서, 상기 텅스텐막은 챔버 내에 WF6 가스와 SiH4 가스를 각각 200∼500sccm 및 20∼50sccm으로 흘려주어 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
4. 제 1 항 또는 제 3 항에 있어서, 상기 텅스텐막은 1500∼3500Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
5. 제 1 항에 있어서, 상기 텅스텐막과 제1TiN막을 에치백하는 단계는 상기 텅스텐막의 표면이 비트라인의 표면으로부터 400∼600Å 정도 낮아지도록 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
6. 제 1 항에 있어서, 상기 제2TiN막은 TiCl4 가스를 소오스로 하는 CVD 방식에 따라 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
7. 제 1 항 또는 제 6 항에 있어서, 상기 제2TiN막은 300∼500Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.