KR19980057041A - 반도체 장치 제조 방법 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술 분야

반도체 장치 제조 방법

2. 발명이 해결하려고 하는 기술적 과제

콘택 형성시 도핑된 폴리실리콘을 사용하는 폴리실리콘 플러그 구조에서 폴리실리콘은 일반적으로 대기중에 노출되거나 공정 장비중에서 표면에 전도성이 적은 자연산화막인 SiO₂를 형성하므로 콘택 부위의 접촉 저항을 증가시키는 요인으로 작용하며, 심한 경우에 캐패시터가 정상적으로 동작할 수 없게 되는 소자 불량을 초래할 수도 있다는 문제점을 해결하고자 함.

3. 발명의 해결방법의 요지

폴리실리콘 콘택 플러그 상부에 금속막을 증착한 다음, 열처리를 통해 금속 실리사이드를 형성하여 접촉 저항을 감소시키고자 함.

4. 발명의 중요한 용도

DRAM 및 FRAM 제조에 이용됨.

Description

반도체 장치 제조 방법

본 발명은 일반적으로 반도체 장치 제조 방법에 관한 것으로서, 특히 콘택저항을 감소시킬 수 있는 고집적 반도체 장치 제조 방법에 관한 것이다.

반도체 장치의 집적도가 증가함에 따라 캐패시터 구조는 복잡한 3차원(3D)구조의 전하저장 전극(storage node)을 채택하는 방향으로 발전하고 있으며, 더 나아가 고유전체(high dielelectric) 물질을 사용하면서 금속 전극(metal electrode)를 사용하는 구조로 발전하고 있다. 현재 고밀도(high density) DRAM 및 FRAM 등에서 금속 전극을 사용하는 구조는 캐패시터 전극과 셀 트랜지스터의 전하저장 전극단 까지의 단차가 커서 금속 전극을 콘택하는 방식은 사용하기 곤란한 문제점이 있다. 따라서 일반적으로 사용하거나 개발되고 있는 캐패시터 구조를 보면, 셀 트랜지스터의 전하저장 전극단에 일반적으로 도핑된 폴리실리콘(doped polysilicon)을 사용하는 폴리실리콘 플러그(polysilicon plug) 구조를 채택하고 있다. 또한 집적도가 증가하면서 폴리실리콘 플러그의 직경도 작아지므로 상대적으로 폴리실리콘 플러그와 캐패시터 전극 사이의 계면 저항은 상대적으로 중요도가 증가하고 있다. 그런데 폴리실리콘은 일반적으로 대기중에 노출되거나 공정 장비중에서 표면에 전도성이 적은 자연 산화막인 SiO₂를 형성하므로 콘택 부위의 접촉 저항을 증가시키는 요인으로 작용하며, 심한 경우에 캐패시터가 정상적으로 동작할 수 없게 되는 소자불량을 초래할 수도 있는 문제점이 있었다.

따라서 전술한 문제점을 해결하기 위해 안출된 본 발명은, 폴리실리콘 플러그형태의 콘택 구조를 가진 반도체 장치 제조시 전하저장 전극 형성공정에 금속 실리사이드를 형성하는 공정을 추가하여 캐패시터의 전하저장 전극과 그 하부의 폴리실리콘과의 계면에 산화막의 형성을 방지하므로써, 접촉 저항을 효과적으로 줄일수 있는 반도체 장치 제조 방법을 제공하는 것을 목적으로 한다.

도 1a 내지 도 1d는 본 발명의 한 실시예에 따른 반도체 장치 제조 방법의 공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 2 : 필드 산화막

3 : 모스 트랜지스터 4 : 층간 절연막

5 : 폴리실리콘 콘택 플러그 6 : 티타늄막

7 : 티타늄 실리사이드 8 : 캐패시터 전극

본 발명에 따른 반도체 장치 제조 방법은, 반도체 기판상에 소정의 하부층 및 중간 절연막이 형성된 구조에 폴리실리콘 콘택 플러그를 형성하는 단계, 소정의 금속막을 증착하는 단계, 열처리 공정을 통해 상기 폴리실리콘 콘택 플러그와 상기 금속막의 계면에 금속 실리사이드를 형성하는 단계, 및 상기 금속 실리사이드가 형성되지 않은 상기 금속막을 제거하는 단계를 포함하는 것을 특징으로 한다.

이제, 본 발명은 그 양호한 실시예에 대해 첨부도면을 참조하여 보다 상세하게 설명되게 된다. 도 1a 내지 도 1d에는 본 발명의 한 실시예에 따른 DRAM 제조 공정의 단면도가 도시되어 있다. 먼저 도 1a에 도시된 바와 같이, 반도체 기판(1)상에 필드 산화막(2), 소정의 모스 트랜지스터(3) 및 층간 졀연막(4)이 형성되어 있는 구조에 폴리실리콘 콘택 플러그(5)를 형성하고, 그 위에 티타늄(Ti)막(6)을 약 100내지 500Å 정도 증착한다. 다음에, 도 1b에 도시된 바와 같이, 진공(vaccum) 또는 N₂가스나 Ar 가스 분위기에서 열처리를 실시한다. 이때 일반적인 공정로(furance)에서는 약 700∼800℃ 온도에서 약 10∼30분 동안 열처리를 실시하고, 급속 열처리공정(RTP)의 경우에는 약 700∼900℃ 온도에서 약 60초 정도 열처리 한다. 그러면 폴리실리콘 플러그(5)와 그 상부의 Ti막(6)의 계면에서 티타늄 실리사이드(Ti-silicide)(7)가 형성되게 된다. 다음에는, 도 1c에 도시된 바와 같이, 티타늄 실리사이드가 형성되지 않은 부분의 Ti막(6)을 NH₄OH/H₂O₂/H₂O가 예를 들어, 약 1 : 1 : 5로 혼합된 수용액을 이용하어 제거한다. 다음에는, 도 1d에 도시된 바와 같이, 캐패시터의 전하저장 전극으로 사용하고자 하는 물질을 증착하여 원하는 캐패시터 전극 구조(8)를 형성하면 된다. 전술한 실시예에서는, 실리사이드 형성을 위해 Ti막을 예로 들었으나, 이 기술에 숙련된 사람은 폴리실리콘과 반응하여 실리사이드를 형성하는 물질, 예를 들어, Ta, Pt, Co, Ni, Mo, A1 등이 사용될 수도 있다는 것을 알 수 있다. 이때의 실리사이드(7)는 캐패시터 형성 공정에 따라서 전하저장 전극 형성전에 제거하지 않고, 전하저장 전극 형성 과정에서 제거되게 할 수 있다.

또한, 본 발명의 다른 실시예에 있어서는, 캐패시터 형성 공정 및 후속 공정에서 O₂성분의 확산(diffusion)에 의해 전하저장 전극과 하부의 폴리실리콘과의 계면에 산학막이 형성되는 것을 방지하기 위해, NH₃가스 분위기에서 약 750-850℃의 온도로 약 20초 동안 열처리를 실시하여 금속 실리사이드를 질화시키거나, 또는 확산 장벽(diffusion barrier)으로서의 성질이 우수한 금속 질화막, 예를 들어 TiN, WN, TaN 등을 형성하는 공정을 추가하게 되면, 전하저장 전극과 폴리실리콘 플러그와 접촉저항을 효과적으로 줄이면서 확산장벽으로서 우수한 특성을 갖게할 수 있다.

본 발명의 또 다른 실시예에 있어서는, 폴리실리콘 플러그(5)를 형성하고, 묽은 용액을 이용하여 기 형성된 자연 산화막을 제거한 다음, Ti막(6)을 증착하는 공정을 진행할 수도 있다.

비록 본 발명이 특정 실시예에 관해 설명 및 도시 되었지만, 이것은 본 발명을 제한하고자 의도된 것은 아니며, 이 기술에 숙련된 사람은 본 발명의 정신 및 범위내에서 여러 가지 변형 및 수정이 가능하다는 것을 알 수 있을 것이다.

고집적 반도체 장치 제조시 전술한 바와 같은 본 발명을 이용하므로써, 인-시츄(in-situ) 공정으로 해결할 수 없는 자연 산화막의 성장을 억제하여 금속 전극과 폴리실리콘과의 접촉저항을 효과적으로 줄일 수 있으며, 또한 캐패시터 공정 및 후속 공정에서 O₂성분의 확산에 의한 금속 전극과 하부의 폴리실리콘과의 계면에 산화막의 형성을 효과적으로 방지하여 장치의 신뢰도 향상 및 불량을 방지할 수 있으며, 따라서 장치의 제조 비용을 절감할 수 있는 효과가 있다.

Claims (11)

1. 반도체 기판상에 소정의 하부층 및 층간 절연막이 형성된 구조에 폴리실리콘 콘택 플러그를 형성하는 단계, 소정의 금속막을 증착하는 단계, 열처리 공정을 통해 상기 폴리실리콘 콘택 -플러그와 상기 금속막의 계면에 금속 실리사이드를 형성하는 단계,및 상기 금속 실리사이드가 힝성되지 않은 상기 금속막을 제거하는 단계를 포함해서 이루어진 반도채 장치 제조 방법.
2. 제1항에 있어서, 상기 금속막을 제거하는 단계 이후에, 상기 금속 실리사이드를 질화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
3. 제 1 항에 있어서, 상기 금속막을 제거하는 단계 이후에, 상기 금속 질화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
4. 제 1 항에 있어서, 상기 금속 질학막은 티타늄 질화막, 텅스텐 질화막 및 탄탈륨 질화막중 어느 하나의 막을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
5. 제 1 항에 있어서, 상기 금속막을 증착하는 단계 이전에, HF 용액을 이용하여 자연 산화막을 제거하는 단계를 더 포함하는 것을 특정으로 하는 반도체 장치 제조 방법.
6. 제 1 항에 있어서, 상기 금속막은 Ti막을 포함하는 것을 특정으로 하는 반도체 장치 제조 방법.
7. 제 6 항에 있어서, 상기 금속 실리사이드를 형성하는 단계는 소정의 가스 본위기에서 약 700∼800℃ 온도로 약 10∼30분 동안 열처리를 실시하는 단계를 포함하는 것을 특징으로하는 반도체 장치 제조 방법.
8. 제 6 항에 있어서, 상기 금속 실리사이드를 형성하는 단계는 소정의 가스 분위기에서 약 700∼900℃온도로 약 60초 동안 급속 열처리(RTP)를 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
9. 제 7 항 또는 제 8항에 있어서, 상기 열처리 단계는 N₂가스 또는 진공 분위기에서 실시되는 것을 특징으로 하는 반도체 장치 제조 방법.
10. 제 2 항에 있어서, 상기 금속 실리사이드 질화시키는 단계는 NH₃가스 분위기에서 약 750∼850℃ 온도로 약 20초 동안 열처리를 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
11. 제1항에 있어서, 상기 금속막을 제거하는 단계 이후에, 캐패시터의 전하저장 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.