KR100443517B1 - 반도체 소자의 비트라인 형성방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title description 3
- 238000000034 method Methods 0.000 claims abstract description 31
- 238000000151 deposition Methods 0.000 claims abstract description 28
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 21
- 238000009832 plasma treatment Methods 0.000 claims abstract description 20
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 230000008021 deposition Effects 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000011065 in-situ storage Methods 0.000 claims description 3
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 abstract description 4
- 229910000070 arsenic hydride Inorganic materials 0.000 abstract description 4
- 229910021332 silicide Inorganic materials 0.000 description 12
- 239000002019 doping agent Substances 0.000 description 11
- 150000002500 ions Chemical class 0.000 description 11
- 239000010410 layer Substances 0.000 description 8
- 239000007789 gas Substances 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011066 ex-situ storage Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
- H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 비트라인 콘택 저항을 개선시킬 수 있는 반도체 소자의 비트라인 형성방법을 개시한다. 개시된 본 발명의 비트라인 형성방법은, 제1도전형의 접합영역을 갖는 반도체 기판을 마련하는 단계와, 상기 반도체 기판에 PH3 또는 AsH3를 사용하여 CVD 방식에 따라 350℃ 이상의 온도로 플라즈마 처리하거나 RTP 방식에 따라 650℃ 이상의 온도로 플라즈마 처리하여 제2도전형의 불순물을 표면 도핑하는 단계와, 상기 제2도전형의 불순물이 표면 도핑된 접합영역 상에 Ti막과 TiN막을 차례로 증착하는 단계와, 상기 TiN막 상에 배선용 도전막을 증착하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 비트라인의 접합 저항을 개선시키기 위한 반도체 소자의 비트라인 형성방법에 관한 것이다.
고집적 반도체 소자를 구현함에 있어서, 패턴의 임계 치수를 낮추는 것이 무엇보다 우선적으로 이루어져야 하지만, 이에 수반해서, 하부 패턴과 상부 패턴간의 안정적인 콘택도 확보되어야만 한다. 이것은 패턴의 미세화가 달성되더라도, 하부 패턴과 상부 패턴간의 안정적인 콘택이 이루어지지 않거나, 또는, 그들간의 콘택 저항이 증가되면, 소자의 신뢰성 및 고속 구동을 얻지 못하기 때문이다.
이에 따라, 고집적 반도체 소자, 예를들어, 256M급 이상의 메모리 소자의 제조시에는 하부 패턴과 상부 패턴간의 안정적인 콘택을 확보하기 위해서 자기정렬콘택(Self Aligned Contact) 기술이 적용되고 있다.
이러한 자기정렬콘택 기술은 소정 개의 워드라인들 및 이들 사이의 실리콘 기판 부분을 동시에 노출시키도록 형성한 후, 상기 콘택홀이 매립되도록 비정질 실리콘의 증착 및 연마 공정을 순차로 수행하여 콘택 플러그들을 형성하고, 그런다음, 상기 콘택 플러그들과 각각 콘택되게 비트라인 및 캐패시터를 형성하는 방식으로 진행된다.
도 1은 종래 기술에 따라 형성된 비트라인을 도시한 단면도로서, 이를 참조하여 그 형성방법을 설명하면 다음과 같다.
우선, 공지의 공정에 따라 스페이서(3)를 갖는 게이트(2) 및 접합영역(4)을 형성한 상태에서, SAC(Self-Aliged Contact) 공정을 통해 상기 게이트(2) 및 접합영역(4)을 노출시킨다.
그런다음, 노출된 게이트(2) 및 접합영역(4) 상에 Ti막(5), TiN막(6)을 차례로 증착하고, 이 결과물에 대해서 소정의 열처리를 수행한다.
이어서, 상기 TiN막(6) 상에 두껍게 도전막(7), 바람직하게, 비트라인용 플러그 형성을 위한 텅스텐막, 또는, 폴리실리콘막을 증착한다.
이후, 도시하지는 않았으나, 상기 도전막의 연마를 통해 플러그를 형성하고, 이어, 층간절연막의 증착 및 식각 공정과, 금속막의 증착 및 패터닝 공정을 차례로 수행하여 상기 층간절연막 상에 비트라인을 형성한다.
그러나, 반도체 소자의 고집적화에 따라 접합 깊이가 얕아(shallow)지고 있고, 그리고, 접합 내에 존재하는 도펀트의 농도 역시 점차 감소되고 있는 추세에서, 접합영역과 비트라인 사이의 콘택 저항이 점차 높아지고 있으며, 특히, 콘택 크기의 감소에 기인하는 접촉 면적의 감소로 인해 콘택 저항의 증가 문제는 더욱 심화되고 있다. 참고로, 콘택 저항은 하기의 식 1에 따라 계산된다.
콘택 저항(Rc) = Hexp(B/√N) ----------- (식 1)
(H: 상수, B: 베리어 높이, N: 도펀트 농도)
그런데, N+ 및 P+의 접합영역은 도펀트들의 거동이 서로 상이하며, 예컨데, 고집적화에 따라 P+ 접합영역에 존재하는 B+ 이온이 열처리 과정을 거치면서 금속 내부로 확산되어 계면에서의 도펀트 농도가 감소되기 때문에 P+ 접합영역에서의 금속-Si 콘택 저항이 문제가 된다.
즉, 도 1을 참조하면, Ti/TiN막(5, 6)의 증착 후에는 열처리를 수행하게 되는데, 이 과정에서 Ti막(5)과 접합영역(4)의 계면에 Ti-실리사이드(10)가 형성되고, 이에 따라, 접합영역(4)에서의 B+ 이온이 Ti-실리사이드(10) 내부로 확산되어금속-Si 계면에서의 B+ 도펀트가 감소하게 되며, 그래서, 비트라인의 콘택 저항이 증가하게 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 비트라인 콘택 저항을 개선시킬 수 있는 비트라인 형성방법을 제공함에 그 목적이 있다.
도 1은 종래 기술에 따라 형성된 비트라인을 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 비트라인 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판 12 : 게이트
13 : 스페이서 14 : 접합영역
15 : P+ 이온 16 : Ti막
17 : TiN막 18 : Ti-실리사이드막
19 : 텅스텐막
상기와 같은 목적을 달성하기 위한 본 발명의 비트라인 형성방법은, 제1도전형의 접합영역을 갖는 반도체 기판을 마련하는 단계; 상기 반도체 기판에 PH3 또는 AsH3를 사용하여 CVD 방식에 따라 350℃ 이상의 온도로 플라즈마 처리하거나 RTP 방식에 따라 650℃ 이상의 온도로 플라즈마 처리하여 제2도전형의 불순물을 표면 도핑하는 단계; 상기 제2도전형의 불순물이 표면 도핑된 접합영역 상에 Ti막과 TiN막을 차례로 증착하는 단계; 및 상기 TiN막 상에 배선용 도전막을 증착하는 단계를 포함한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 비트라인 형성방법은, 제1도전형의 접합영역을 갖는 반도체 기판을 마련하는 단계; 상기 접합영역 상에 Ti막을 증착하는 단계; 상기 반도체 기판에 PH3 또는 AsH3를 사용하여 CVD 방식에 따라 350℃ 이상의 온도로 플라즈마 처리하거나 RTP 방식에 따라 650℃ 이상의 온도로 플라즈마 처리하여 제2도전형의 불순물을 표면 도핑하는 단계; 상기 Ti막 상에 TiN막을 증착하는 단계; 및 상기 TiN막 상에 배선용 도전막을 증착하는 단계를 포함한다.
본 발명에 따르면, Ti막의 증착 전, 또는, 증착 후, 그리고, 증착시에 접합영역과 반대 도전형의 불순물로 플라즈마 처리하여 불순물 도핑이 이루어지도록 함으로써, 후속하는 열처리시에 접합영역에서의 도펀트가 Ti-실리사이드막으로 확산되는 것을 억제시킬 수 있으며, 이에 따라, 접합영역에서의 도펀트 농도 저하를 방지할 수 있어서 비트라인 콘택 저항을 개선시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 비트라인 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 반도체 기판(11) 상에 공지의 공정에 따라 산화막 또는질화막 재질의 스페이서(13)를 갖는 게이트(12)를 형성하고, 상기 게이트(12) 양측의 기판(1) 영역 내에 제1도전형의 불순물, 예컨데, 붕소(B)를 이온주입하여 P+의 접합영역(14)을 형성한다.
그런다음, SAC 공정에 따라 게이트(12) 및 접합영역(14)을 노출시키는 콘택홀을 형성한 상태에서, CVD(Chemical Vapor Depositon) 챔버 내에서 상기 결과물을 제2도전형의 불순물, 예컨데, PH3로 플라즈마 처리하여 표면 도핑을 행한다. 이때, 상기 PH3 플라즈마 처리는 350℃ 이상의 온도에서 플라즈마 소오소로서 RF 파워를 사용하여 60초 이상 수행한다. 도면부호 15는 P+ 이온을 나타낸다.
도 2b를 참조하면, 스페이서(13)를 포함한 게이트(12)와 접합영역(14) 상에 접착층 및 확산방지층으로 기능하게 될 Ti막(16) 및 TiN막(17)을 차례로 증착한다. 이때, 상기 P+ 이온은 Ti막(16) 내에 함유된다.
여기서, 상기 Ti막(16) 및 TiN막(17)의 증착은 상기 PH3 플라즈마 처리에 의한 표면 도핑을 수행한 후에 동일 장비 내에서 대기에 노출시킴이 없이 인-시튜(In-situ) 방식으로 수행함이 바람직하며, 상기 PH3 플라즈마 처리 후에 대기에 노출시킨 상태로, 즉, 익스-시튜(ex-situ) 방식으로 수행하는 것도 가능하다.
도 2c를 참조하면, 상기 결과물에 대해 급속열공정(Rapid Thermal Process : RTP) 또는 퍼니스 어닐링(Furnace Annealing)을 수행한다. 이때, 상기 열공정의 결과로 Ti막(16)과 접합영역(14)의 계면에 Ti-실리사이드막(18)이 형성되며, 아울러, 상기 Ti막(16) 내에 함유된 P+ 이온(15)은 상기 Ti-실리사이드막(18) 내에 집중하게 된다.
여기서, 상기 Ti-실리사이드막(18)이 형성될 때, 종래에는 접합영역(14)에서의 많은 양의 B+ 이온이 상기 Ti-실리사이드막(18)으로 확산되고, 이에 따라, 금속-Si 계면에서의 콘택 저항이 증가되지만, 본 발명의 경우에는 상기 Ti-실리사이드막(18) 내에 집중된 P+ 이온(15)이 접합영역(14)에서의 Ti-실리사이드막(18)으로의 도펀트 확산을 최대한 억제시키게 된다.
따라서, 접합영역(4)에서의 B+ 이온이 Ti-실리사이드막(18) 내부로 확산되는 것이 최대한 억제되고, 아울러, 접합영역(14)에서의 도펀트 농도 감소가 방지됨으로써, 비트라인의 콘택 저항을 개선할 수 있게 된다.
도 2d를 참조하면, TiN막(17) 상에 비트라인용 도전막(19), 예컨데, 플러그 형성을 위한 텅스텐막 또는 폴리실리콘막을 증착한다. 그런다음, CMP 공정, 층간절연막의 증착 및 식각 공정, 그리고, 도전막의 증착 및 식각 공정을 포함하는 일련의 후속 공정을 차례로 수행하여 본 발명의 비트라인을 완성한다.
한편, 전술한 본 발명의 실시예에 있어서, 플라즈마 처리시의 도핑 가스로서는 P+의 접합영역인 경우에 대해 PH3 가스를 사용하였지만, 그 이외에 AsH3 가스를 사용하는 것도 가능하다. 반면, N+ 접합영역인 경우에는 상기 PH3 및 AsH3 가스가 아닌, B+ 이온을 갖는 B2H6, BF3 등을 플라즈마 도핑 가스로 사용한다.
또한, 상기 불순물 도핑을 위한 플라즈마 처리는 CVD 방식으로 수행하였지만, RTP 방식으로 수행하는 것도 가능하며, 상기 RTP 방식의 경우에는 650℃ 이상의 온도로 수행한다.
게다가, 상기 불순물 도핑을 위한 플라즈마 처리는 Ti막의 증착 전에 수행하였지만, 상기 Ti막의 증착 후, 그리고, TiN막 증착 전에 수행하는 것도 가능하다. 이 경우, Ti 증착, 플라즈마 처리 및 TiN 증착은 인-시튜 방식으로 수행한다.
아울러, 상기 불순물 도핑을 위한 플라즈마 처리를 수행함이 없이, Ti막의 증착시에 불순물 가스, 예컨데, P+ 접합영역인 경우에는 PH3 또는 AsH3, 그리고, N+ 접합영역인 경우에는 B2H6 또는 BF3 가스를 추가로 주입시켜 Ti막 내에 불순물이 도핑되도록 하는 것도 가능하다.
부가해서, 본 발명은 비트라인 형성에 대해서 도시하고 설명하였지만, 접합영역과 콘택되는 캐패시터 및 금속배선 형성시에도 적용 가능하다.
따라서, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
이상에서와 같이, 본 발명은 Ti/TiN의 증착 전에 플라즈마 처리를 통해서 접합영역 내에 불순물을 도핑시킴으로써, Ti-실리사이드로 확산되는 접합영역에서의 도펀트를 최대한 억제시킬 수 있으며, 동시에, 상기 도핑을 통해 접합영역에서의 도펀트 농도를 증가시킬 수 있기 때문에 콘택 저항을 줄일 수 있고, 또한, 접합 누설 전류 레벨을 개선시킬 수 있으며, 그래서, 고속 동작이 가능한 고성능 소자를 제공할 수 있다.
Claims (8)
- 제1도전형의 접합영역을 갖는 반도체 기판을 마련하는 단계;상기 반도체 기판에 PH3 또는 AsH3를 사용하여 CVD 방식에 따라 350℃ 이상의 온도로 플라즈마 처리하거나 RTP 방식에 따라 650℃ 이상의 온도로 플라즈마 처리하여 제2도전형의 불순물을 표면 도핑하는 단계;상기 제2도전형의 불순물이 표면 도핑된 접합영역 상에 Ti막과 TiN막을 차례로 증착하는 단계; 및상기 TiN막 상에 배선용 도전막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 삭제
- 삭제
- 제 1 항에 있어서, 상기 제2도전형의 불순물을 표면 도핑하는 단계와 상기 Ti막 및 TiN막을 증착하는 단계는, 인-시튜(In-situ) 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제1도전형의 접합영역을 갖는 반도체 기판을 마련하는 단계;상기 접합영역 상에 Ti막을 증착하는 단계;상기 반도체 기판에 PH3 또는 AsH3를 사용하여 CVD 방식에 따라 350℃ 이상의 온도로 플라즈마 처리하거나 RTP 방식에 따라 650℃ 이상의 온도로 플라즈마 처리하여 제2도전형의 불순물을 표면 도핑하는 단계;상기 Ti막 상에 TiN막을 증착하는 단계; 및상기 TiN막 상에 배선용 도전막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0085868A KR100443517B1 (ko) | 2001-12-27 | 2001-12-27 | 반도체 소자의 비트라인 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0085868A KR100443517B1 (ko) | 2001-12-27 | 2001-12-27 | 반도체 소자의 비트라인 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030055787A KR20030055787A (ko) | 2003-07-04 |
| KR100443517B1 true KR100443517B1 (ko) | 2004-08-09 |
Family
ID=32214035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0085868A KR100443517B1 (ko) | 2001-12-27 | 2001-12-27 | 반도체 소자의 비트라인 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100443517B1 (ko) |
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2001
- 2001-12-27 KR KR10-2001-0085868A patent/KR100443517B1/ko not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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