KR20050000059A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 소자분리막을 구비한 반도체 기판 상에 게이트를 형성하는 단계와, 상기 게이트의 양측벽에 스페이서를 형성하는 단계와, 상기 기판 결과물에 대해 소오스/드레인 이온주입 및 접합 이온주입을 차례로 수행하는 단계와, 상기 게이트를 덮도록 기판의 전면 상에 층간절연막을 증착하는 단계와, 상기 층간절연막을 식각하여 게이트들 사이의 기판 부분을 노출시키는 콘택홀을 형성하는 단계와, 상기 노출된 기판 부분 표면의 이물질이 제거되도록 전처리(pretreatment)하는 단계와, 상기 콘택홀 내에 콘택-실리콘을 매립시키는 단계와, 상기 기판 접합 영역과 콘택-실리콘간 계면에 발생된 미세 산화막이 깨지도록 이온주입 공정을 수행하는 단계와, 상기 기판 결과물을 열처리하여 게이트 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계를 포함한다. 본 발명에 따르면, 콘택-실리콘의 형성 후에 추가 이온주입을 행하여 콘택 계면의 미세 산화막을 깨뜨려줌으로써 콘택저항을 낮출 수 있음은 물론 소자 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 제조방법{Method of manufacturing semicondutor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 콘택 형성시의 콘택저항을 낮추면서 소자 신뢰성을 높이기 위한 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 회로 패턴의 크기가 점점 감소되고 있으며, 이러한 경향에 부합해서 우수한 소자 특성을 얻기 위한 다양한 공정 기술들이 적용 및 개발되고 있다. 특히, 소자의 동작 효율을 높이기 위해 콘택 공정에 대한 새로운 공정 기술들이 개발되고 있다.
상기 콘택 공정에 대한 새로운 기술의 요구는 패턴 크기의 미세화가 달성되더라도, 상하부 패턴간의 콘택이 불안정하거나 콘택저항이 증가될 경우, 소자의 신뢰성이 확보되지 못함은 물론 고속 동작이 곤란하기 때문이다.
여기서, 종래의 콘택 형성방법은 간략하게 게이트 형성 공정, 소오스/드레인 및 접합 이온주입 공정, 층간절연막 증착 및 열처리 공정, 콘택홀 형성 공정, 콘택-실리콘 증착 및 인(P) 도핑 공정, 그리고, 급속열공정(Rapid Thermal Process : 이하, RTP)을 이용한 소오스/드레인 열처리 공정 등의 순으로 진행된다.
상기 공정들 중에서 소오스/드레인 및 접합 이온주입 공정, 인(P) 도핑 공정 및 열처리 공정은 접합 및 트랜지스터의 특성을 결정짓는 매우 중요한 공정들이며, 특히, 상기 콘택-실리콘 증착 공정 이전의 전처리(pretreatment) 공정과 콘택-실리콘 내의 인(P) 농도는 콘택저항에 직접적인 영향을 미치고 있다. 여기서, 콘택-실리콘 내의 인(P) 농도는 1.0∼3.0E21원자/㎤ 정도로 하고 있다.
한편, 상기 RTP 공정은 콘택-실리콘 증착 공정 이전에 진행할 수도 있으며, 이 경우, 소자의 리프레쉬(tREF) 특성 등이 향상됨이 확인되고 있는 바, 이에 대한 다양한 실험들이 진행되고 있는 실정이다. 여기서, 상기 RTP 공정은 통상 질소 분위기 및 950∼1050℃의 온도에서 10∼30초간 진행한다.
그러나, 상기 RTP 공정을 콘택-실리콘 증착 공정 이전에 수행하게 되면, 리프레쉬 특성 향상을 얻을 수 있을지는 몰라도, 콘택 계면에 잔존하는 미세 산화막이 그대로 남게 되므로, 후속 열처리시 콘택-실리콘 내의 인(P)이 상기 콘택-실리콘과 기판 접합 영역의 계면에 퇴적(pile-up)됨에 따라, 후속 공정이 완료된 후, 콘택은 넌-오믹(Non-ohmic) 특성을 보이게 되며, 이에 따라, 소자의 콘택저항이 매우 높아지게 되는 바, 결국, 소자 특성 및 신뢰성이 크게 저하된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 콘택 형성시의 콘택저항을 낮추면서 소자 신뢰성을 높일 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 소자분리막
3 : 게이트 4 : 스페이서
5 : 층간절연막 6 : 콘택홀
7 : 랜딩 플러그 콘택 물질막 8 : 인(P)
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리막을 구비한 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트의 양측벽에 스페이서를 형성하는 단계; 상기 기판 결과물에 대해 소오스/드레인 이온주입 및 접합 이온주입을 차례로 수행하는 단계; 상기 게이트를 덮도록 기판의 전면 상에 층간절연막을 증착하는 단계; 상기 층간절연막을 식각하여 게이트들 사이의 기판 부분을 노출시키는 콘택홀을 형성하는 단계; 상기 노출된 기판 부분 표면의 이물질이 제거되도록 전처리하는 단계; 상기 콘택홀 내에 콘택-실리콘을 매립시키는 단계; 상기 기판 접합영역과 콘택-실리콘간 계면에 발생된 미세 산화막이 깨지도록 도펀트 이온주입 공정을 수행하는 단계; 및 상기 기판 결과물을 열처리하여 게이트 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체소자의 제조방법을 제공한다.
여기서, 상기 전처리는 5∼1100℃의 온도 범위에서 인-시튜(in-situ) 또는 익스-시튜(ex-situ)로 수행하며, 특히, 플라즈마를 이용한 건식 세정, 케미컬을 이용한 습식 세정 또는 수소-베이크 중에서 어느 하나의 공정으로 수행한다.
상기 콘택-실리콘은 비정질실리콘, 결정질실리콘 또는 에피실리콘 중에서 어느 하나로 이루어지며, 400∼1000℃의 온도에서 형성한다.
상기 도펀트 이온주입 공정은 도펀트로서 불소(F), 불화붕소(BF2+, BF+) 또는 실리콘(Si) 중에서 어느 하나를 사용하여 수행하며, 이때, 이온주입 도우즈는 1.0E12∼9.0E16원자/㎠ 정도, 그리고, 이온주입 에너지는 1KeV∼5MeV 정도로 한다.
본 발명에 따르면, 콘택-실리콘의 형성 후에 추가 이온주입을 행하여 콘택 계면의 미세 산화막을 깨뜨려줌으로써 콘택저항을 낮출 수 있음은 물론 소자 신뢰성을 향상시킬 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
먼저, 콘택저항을 낮추기 위한 본 발명의 기술적 원리는 다음과 같다.
기발표된 폴리실리콘 및 계면 산화막에 대한 논문(C. D. Marsh et. al, J. Appl. Phy., 87(10)7567(2000))에 따르면, 6Å 또는 14Å의 계면 산화막이 존재하는 웨이퍼 상에 폴리실리콘을 증착한 후, 도펀트로서 불소(F)를 이온주입 한 경우와 안한 경우에 대해 각각 후속 열공정을 진행하였을 때, 불소 이온주입을 수행한 경우에는 계면 산화막이 낮은 후속 열공정 온도에서부터 쉽게 깨지면서 상기 폴리실리콘이 에피층으로 재성장(regrowth)이 일어나지만, 불소 이온주입을 수행하지 않은 경우에는 후속 열공정 온도를 1015℃ 정도로 더 높여주어야만 계면 산화막이깨짐은 물론 폴리실리콘의 에피층으로의 재성장도 매우 느리게 진행된다.
따라서, 본 발명은 상기와 같은 원리를 이용하여 추가 이온주입을 통해 콘택 계면의 미세 산화막(=자연산화막)을 깨뜨려줌으로써 후속 열공정에서 상기 미세 산화막이 쉽게 제거되도록 할 수 있으면서 콘택-실리콘이 에피층으로 용이하게 재성장되도록 할 수 있고, 이 결과로서 콘택저항을 낮출 수 있다.
자세하게, 본 발명은 콘택-실리콘의 형성후에 상기 콘택-실리콘과 기판 접합 영역의 계면에 불소(F) 등과 같은 도펀트를 이온주입하고, 그리고나서, 후속 열공정을 진행한다. 이렇게 하면, 후속 열공정이 진행되는 동안 이온주입된 도펀트가 콘택 계면의 미세 산화막을 깨뜨리게 되며, 아울러, 콘택-실리콘은 콘택 계면에서부터 에피층으로 재성장하게 된다. 이 결과, 소자의 콘택 저항은 더욱 낮아질 수 있게 되고, 그리고, 소자의 신뢰성 또한 더욱 향상될 수 있게 된다.
보다 자세하게, 도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 소자분리막(2)에 의해 한정된 반도체 기판(1)의 액티브 영역 상에 공지의 공정에 따라 게이트(3)를 형성한다. 그런다음, 게이트(3)의 양측벽에 스페이서(4)를 형성한 후, 소오스/드레인 이온주입 및 접합 이온주입을 차례로 수행한다.
도 1b를 참조하면, 상기 기판 결과물 상에, 예컨데, BPSG막으로 이루어진 층간절연막(5)을 증착한다. 그런다음, 공지의 SAC(Self-Aligned Contact) 공정에 따라 상기 층간절연막(5)을 식각하여 비트라인 콘택 및 스토리지 노드 콘택을 형성하기 위한 콘택홀(6)을 형성한다.
도 1c를 참조하면, 콘택 계면의 이물질 및 자연산화막을 제거하기 위해 상기 기판 결과물에 대해서 5∼1100℃의 온도 범위에서 인-시튜(in-situ) 또는 익스-시튜(ex-situ)로 수소, 질소/수소, NF3, CF4 등의 플라즈마를 이용한 건식 세정, 소정 케미컬을 이용한 습식 세정, 또는, 수소 베이크 등의 전처리(pretreatment) 공정을 행한다. 그런다음, 콘택홀을 매립하도록 400∼1000℃의 온도에서 비정질실리콘, 결정질실리콘 또는 에피실리콘 등으로 이루어진 콘택-실리콘을 증착한 후, 이를 에치백 또는 CMP하여 게이트들(3) 사이의 기판 부분 상에 랜딩 플러그 콘택 물질막(7)을 형성한다.
다음으로, 상기 기판 결과물에 대해 이온주입 공정을 수행한다. 상기 이온주입 공정은 도펀트로서 불소(F), 불화붕소(BF2+, BF+), 또는, 실리콘(Si) 등을 사용하며, 이때, 이온주입 도우즈(dose)는 1.0E12∼9.0E16원자/㎠ 정도로 하고, 그리고, 이온주입 에너지는 1KeV∼5MeV 정도로 한다.
이어서, 상기 단계까지의 기판 결과물에 대해 RTP 공정을 이용한 소오스/드레인 열처리를 행하여 상기 게이트(3) 양측의 기판 표면에 실질적인 소오스/드레인 영역(8)을 형성한 후, 공지의 후속 공정을 진행하여 본 발명에 따른 반도체 소자를 형성한다.
여기서, 콘택-실리콘의 형성후에 불소(F) 이온주입을 추가로 수행하였기 때문에, 상기 소오스/드레인 열처리 동안, 이온주입된 불소(F), 즉, 도펀트에 의해콘택 계면의 미세 산화막이 깨져 쉽게 제거되고, 아울러, 콘택-실리콘은 콘택 계면에서부터 에피층으로 용이하게 재성장된다.
이 결과, 본 발명의 반도체 소자는 낮은 콘택저항을 갖게 되고, 그래서, 그 특성 및 신뢰성이 개선된다.
이상에서와 같이, 본 발명은 콘택-실리콘의 형성후에 추가 이온주입을 수행하고, 이러한 상태로 후속 열공정을 진행함으로써, 콘택 계면의 미세 산화막을 쉽게 제거하면서 콘택-실리콘의 에피층으로의 성장이 용이하게 이루어지도록 할 수 있으며, 그래서, 콘택저항을 효과적으로 낮출 수 있음은 물론 소자 신뢰성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (7)

  1. 소자분리막을 구비한 반도체 기판 상에 게이트를 형성하는 단계;
    상기 게이트의 양측벽에 스페이서를 형성하는 단계;
    상기 기판 결과물에 대해 소오스/드레인 이온주입 및 접합 이온주입을 차례로 수행하는 단계;
    상기 게이트를 덮도록 기판의 전면 상에 층간절연막을 증착하는 단계;
    상기 층간절연막을 식각하여 게이트들 사이의 기판 부분을 노출시키는 콘택홀을 형성하는 단계;
    상기 노출된 기판 부분 표면의 이물질이 제거되도록 전처리(pretreatment)하는 단계;
    상기 콘택홀 내에 콘택-실리콘을 매립시키는 단계;
    상기 기판 접합 영역과 콘택-실리콘간 계면에 발생된 미세 산화막이 깨지도록 도펀트 이온주입 공정을 수행하는 단계; 및
    상기 기판 결과물을 열처리하여 게이트 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 전처리는 5∼1100℃의 온도 범위에서 인-시튜(in-situ) 또는 익스-시튜(ex-situ)로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 전처리는 플라즈마를 이용한 건식 세정, 케미컬을 이용한 습식 세정 및 수소-베이크로 구성된 그룹으로부터 선택되는 어느 하나의 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 콘택-실리콘은 비정질실리콘, 결정질실리콘 및 에피실리콘으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 콘택-실리콘은 400∼1000℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 도펀트 이온주입 공정은 도펀트로서 불소(F), 불화붕소(BF2+, BF+) 및 실리콘(Si)으로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 도펀트 이온주입 공정은 이온주입 도우즈(dose)를 1.0E12∼9.0E16원자/㎠, 그리고, 이온주입 에너지는 1KeV∼5MeV로 하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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