CN106952918A - 分离栅快闪存储器的制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 41
- 229920005591 polysilicon Polymers 0.000 claims abstract description 41
- 230000002093 peripheral effect Effects 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 5
- 229910052787 antimony Inorganic materials 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Physics & Mathematics (AREA)
- High Energy & Nuclear Physics (AREA)
- Engineering & Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供了一种分离栅快闪存储器的制备方法，在进行化学机械研磨后，对存储单元区域执行预非晶化离子注入，由此将构成存储单元字线的第一多晶硅层残余和第二多晶硅层残余之间的氧化层界面破坏，因此，降低了第一多晶硅层与第二多晶硅层之间的接触电阻，进而提高了存储单元的读写速度。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种分离栅快闪存储器的制备方法。
背景技术
分离栅快闪存储器包括存储单元部分及外围电路部分，现在工艺中分离栅快闪存储单元部分的擦除栅和字线以及其外围电路部分的栅极是同时进行制备的，典型的现有制备工艺中，如图1a、图1b所示，首先，提供半导体基底10，在半导体基底上于存储单元区域11形成有存储单元堆栈13，外围电路区域12形成有外围电路器件氧化物14；然后在半导体基底10上覆盖形成第一多晶硅层15，并与外围电路区域12的第一多晶硅层15上形成上表面与存储单元堆栈13上表面平齐的停止层16；接着在半导体基底10上沉积覆盖形成第二多晶硅层17；执行化学机械研磨，以暴露存储单元堆栈13上表面以及停止层16上表面；去除停止层16，这样一来，在存储单元区域11的字线区域的第一多晶硅层残余15’和第二多晶硅层残余17’构成字线WL，在擦除栅区域的第一多晶硅层残余形成擦除栅EG，在外围电路区域12的外围电路器件氧化物14上的第一多晶硅层构成外围电路器件栅极。
在上述的制备工艺中，由于存储单元区域的存储单元堆栈与外围电路区域的外围电路器件氧化物存在高度差，覆盖半导体基底的第一多晶硅层于存储单元区域的部分高于第一多晶硅层于外围电路区域的部分，因此，在执行化学机械研磨后，存储单元区域的字线是由字线区域的第一多晶硅层残余与第二多晶硅层残余构成的。然而，由于在第一多晶硅层表面上进行第二多晶硅层沉积时，两层多晶硅层表面会形成一个氧化层界面，由此，使得第一多晶硅层与第二多晶硅层的接触电阻变大，进而会导致存储单元的字线电阻变大，影响存储单元的读写速度。
发明内容
为解决上述问题，本发明提供了一种分离栅快闪存储器的制备方法，包括：
提供半导体基底，在所述半导体基底上于存储单元区域形成存储单元堆栈，外围电路区域形成外围电路器件氧化物；
在半导体基底上覆盖形成第一多晶硅层，并与外围电路区域的第一多晶硅层上形成上表面与存储单元堆栈上表面平齐的停止层；
在半导体基底上沉积覆盖形成第二多晶硅层；
执行化学机械研磨，以暴露存储单元堆栈上表面以及停止层上表面；
对存储单元区域执行预非晶化离子注入，并快速退火；
去除停止层。
进一步，所述预非晶化离子注入的元素为Ge、As、Sb中的一种或多种组合；预非晶化离子注入的能量为5K至40K，注入浓度为1E12至1E15。
进一步，所述快速退火的温度为1000℃。
进一步，所述停止层的材质为氧化物，通过湿法刻蚀去除所述停止层。
采用本发明提供的分离栅快闪存储器的制备方法，在进行化学机械研磨后，对存储单元区域执行预非晶化离子注入，由此将构成存储单元字线的第一多晶硅层残余和第二多晶硅层残余之间的氧化层界面破坏，因此，降低了第一多晶硅层与第二多晶硅层之间的接触电阻，进而提高了存储单元的读写速度。
附图说明
图1a～图1b为现有分离栅快闪存储器制备方法结构示意图；
图2为本发明一种分离栅快闪存储器的制备方法流程示意图；
图3a～图3b为本发明一种分离栅快闪存储器制备方法结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
如图2所示，本发明提供了一种分离栅快闪存储器的制备方法，包括：
提供半导体基底，在所述半导体基底上于存储单元区域形成存储单元堆栈，外围电路区域形成外围电路器件氧化物；
在半导体基底上覆盖形成第一多晶硅层，并与外围电路区域的第一多晶硅层上形成上表面与存储单元堆栈上表面平齐的停止层；
在半导体基底上沉积覆盖形成第二多晶硅层；
执行化学机械研磨，以暴露存储单元堆栈上表面以及停止层上表面；
对存储单元区域执行预非晶化离子注入，并快速退火；
去除停止层。
以下结合附图3a～图3b并参照图1a～图1b对本发明进行详细描述：
首先，与现有技术相同，参照图1a，提供半导体基底10，在半导体基底上于存储单元区域11形成有存储单元堆栈13，外围电路区域12形成有外围电路器件氧化物14；然后在半导体基底10上覆盖形成第一多晶硅层15，并与外围电路区域12的第一多晶硅层15上形成上表面与存储单元堆栈13上表面平齐的停止层16；接着在半导体基底10上沉积覆盖形成第二多晶硅层17；
参照图1b，执行化学机械研磨，以暴露存储单元堆栈13上表面以及停止层16上表面；此时，由于存储单元区域11的存储单元堆栈13与外围电路区域12的外围电路器件氧化物14存在高度差，因此，在进行化学机械研磨后，在存储单元区域11的字线区域即由第一多晶硅层残余15’与第二多晶硅层17’残余构成了字线WL，在存储单元区域11的擦除栅区域由第一多晶硅层残余15’构成了擦除栅EG；
如图3a所示，在本发明中，基于前程形成的结构，对存储单元区域11执行预非晶化离子注入(PAI)，优选的，预非晶化离子注入的元素为Ge、As、Sb中的一种或多种组合；预非晶化离子注入的能量为5K至40K，注入浓度为1E12至1E15；
参照图3b，进一步对进行预非晶化离子注入的前程形成的结构执行快速退火，并去除停止层16，优选的，快速退火的温度为1000℃，停止层的材质为氧化物，通过湿法刻蚀去除停止层。
在本发明提供的分离栅快闪存储器的制备方法中，由于在进行化学机械研磨后，对存储单元区域执行预非晶化离子注入，由此将构成存储单元字线的第一多晶硅层残余和第二多晶硅层残余之间的氧化层界面破坏，因此，降低了第一多晶硅层与第二多晶硅层之间的接触电阻，进而提高了存储单元的读写速度。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (4)
1.一种分离栅快闪存储器的制备方法，其特征在于，包括：
提供半导体基底，在所述半导体基底上于存储单元区域形成存储单元堆栈，外围电路区域形成外围电路器件氧化物；
在半导体基底上覆盖形成第一多晶硅层，并与外围电路区域的第一多晶硅层上形成上表面与存储单元堆栈上表面平齐的停止层；
在半导体基底上沉积覆盖形成第二多晶硅层；
执行化学机械研磨，以暴露存储单元堆栈上表面以及停止层上表面；
对存储单元区域执行预非晶化离子注入，并快速退火；
去除停止层。
2.根据权利要求1所述的方法，其特征在于，所述预非晶化离子注入的元素为Ge、As、Sb中的一种或多种组合；预非晶化离子注入的能量为5K至40K，注入浓度为1E12至1E15。
3.根据权利要求1所述的方法，其特征在于，所述快速退火的温度为1000℃。
4.根据权利要求1所述的方法，其特征在于，所述停止层的材质为氧化物，通过湿法刻蚀去除所述停止层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610004500.1A CN106952918A (zh) | 2016-01-05 | 2016-01-05 | 分离栅快闪存储器的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610004500.1A CN106952918A (zh) | 2016-01-05 | 2016-01-05 | 分离栅快闪存储器的制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106952918A true CN106952918A (zh) | 2017-07-14 |
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ID=59465258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610004500.1A Pending CN106952918A (zh) | 2016-01-05 | 2016-01-05 | 分离栅快闪存储器的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106952918A (zh) |
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