CN103165618A - 三维非易失性存储器件、存储系统及其制造方法 - Google Patents
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Abstract
本发明是三维非易失性存储器件、存储系统及其制造方法。其公开了一种三维非易失性存储器件，所述三维非易失性存储器件包括：沟道结构，每个沟道结构包括层叠在衬底之上的沟道层并沿第一方向延伸，其中，所述沟道层分别包括阱区；垂直栅，所述垂直栅位于沟道结构之间并且彼此间隔开；以及阱拾取线，所述阱拾取线与沟道层的阱区接触，并且沿着与沟道结构交叉的第二方向延伸。
Description
相关申请的交叉引用
本申请要求2011年12月19日提交的申请号为10-2011-0137331的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的实施例涉及一种半导体器件、存储系统及其制造方法，更具体而言，涉及一种三维非易失性存储器件、存储系统及其制造方法。
背景技术
非易失性存储器件即使在没有电源的情况下也可以保留数据。存储器单元以单层制造在硅衬底之上的二维存储器件在增加其集成度上已经达到物理极限。因此，已经提出了将存储器单元在硅衬底之上沿垂直方向层叠的三维非易失性存储器件。
在下文中，参照图1来描述三维（3D）非易失性存储器件的结构。
图1是说明现有的3D非易失性存储器件的结构的立体图。
如图1所示，现有的3D非易失性存储器件可以包括沟道结构C、垂直栅14以及字线WL。沟道结构C可以沿着第一方向I-I’平行延伸。垂直栅14可以位于相邻的沟道结构C之间并从衬底10突出。字线WL可以与垂直栅14耦接，并且沿着第二方向II-II’平行延伸。
这里，每个沟道结构C可以包括交替层叠在衬底10之上的层间绝缘层11和沟道层12。另外，隧道绝缘层13A、电荷陷阱层13B以及电荷阻挡层13C可以插入在垂直栅14与沟道结构C之间。
根据上述结构，可以沿着相对于衬底10的水平方向布置存储串（string）。这些存储串可以层叠在衬底10之上。因此，与二维结构的存储器件相比，可以增加具有以上结构的3D存储器件的集成度。然而，因为在3D存储器件中未提供阱区，所以3D存储器件可能具有低的操作速度。
发明内容
本发明的实施例涉及一种具有改进的操作速率的三维非易失性存储器件、存储系统以及制造方法。
根据本发明的一个实施例，一种三维（3D）非易失性存储器件包括：沟道结构，所述沟道结构每个都包括层叠在衬底之上的沟道层并且第一方向延伸，其中，所述沟道层分别包括阱区；垂直栅，所述垂直栅位于沟道结构之间并且彼此间隔开；以及阱拾取线，所述阱拾取线与沟道层的阱区接触，并沿着与沟道结构交叉的第二方向延伸。
根据本发明的另一个实施例，一种存储系统包括三维（3D）非易失性存储器件和存储控制器。所述三维非易失性存储器件包括：沟道结构，每个沟道结构具有层叠在衬底之上的沟道层并且包括各个阱区；垂直栅，所述垂直栅位于沟道结构之间并且彼此间隔开；以及阱拾取线，所述阱拾取线与沟道层的阱区接触，并且沿着与沟道结构交叉的方向延伸。所述存储控制器被配置成控制3D非易失性存储器件。
根据本发明的另一个实施例，一种制造三维（3D）非易失性存储器件的方法包括以下步骤：形成沟道结构，每个沟道结构包括交替地层叠在衬底之上的沟道层和层间绝缘层，其中，沟道层分别包括阱区；在沟道结构之间形成彼此间隔开的垂直栅；以及形成阱拾取线，所述阱拾取线在沟道层的阱区上接触，并沿与沟道结构交叉的方向延伸。
附图说明
图1是说明现有的三维（3D）非易失性存储器件的结构的立体图；
图2A至图5B是说明根据本发明的一个实施例的制造3D非易失性存储器件的方法的示图；
图6是说明根据本发明的一个实施例的存储系统的框图；以及
图7是说明根据本发明的一个实施例的计算系统的框图。
具体实施方式
在下文中，将参照附图详细地描述本发明的各种实施例。提供附图是为了使本领域技术人员能根据本发明的实施例来实现和利用本发明。
图2A至图5B是说明根据本发明的一个实施例的制造三维（3D）非易失性存储器件的方法的示图。图2A至图5A是立体图。图2B至图4B是分别沿着图2A至图4A的线A-A’截取的平面图，并且图5B是图5A的俯视平面图。
如图2A和图2B所示，可以在衬底20之上形成层间绝缘层21和沟道层22。这里，层间绝缘层21可以包括氧化物层。沟道层22可以包括半导体层，例如多晶硅层或掺杂了低浓度的P型杂质的多晶硅层。
根据本发明的一个实施例，可以在后续工艺中形成沟道结构C。沟道结构C可以包括层叠在衬底20之上的沟道层。可以沿着沟道结构C的侧壁形成存储器单元MC。另外，每个沟道层可以掺杂杂质以形成阱区W和源极区S。例如，阱区W可以位于包括在沟道结构C中的每个沟道层的一个端部。源极区S可以位于阱区W与形成有存储器单元的区MC之间。在图2B中，出于说明目的，相应区的部分用虚线表示。
沟道层22的一部分可以掺杂杂质以形成阱区W。例如，可以在沟道层22之上形成暴露出沟道层22的所述一部分的掩模图案（未示出）。随后，通过利用掩模图案作为阻挡层，可以使沟道层22掺杂杂质，以因而形成阱区W。掩模图案可以暴露出形成有阱区W的沟道层22的一部分，同时掩模图案可以覆盖形成有源极区S和存储器单元MC的沟道层的另一部分。可以通过利用离子注入工艺或等离子体掺杂工艺，使沟道层22掺杂杂质。例如，可以用诸如硼（B）的P型杂质来掺杂沟道层22。在这种情况下，可以在具有低杂质浓度的P型沟道中限定出具有高杂质浓度的P型阱区W。更具体地，阱区W可以包括与沟道层22相同类型的杂质，并且阱区W可以具有比沟道层22高的杂质浓度。
如图3A和图3B所示，形成层间绝缘层21、沟道层22以及阱区W的工艺可以重复多次。换言之，可以交替地形成层间绝缘层21和沟道层22。每当形成沟道层22时，可以用杂质掺杂沟道层22的一部分以形成阱区W。
在以要层叠的存储串的数目来交替地形成层间绝缘层21和沟道层22之后，可以刻蚀交替层叠的层间绝缘层21和沟道层22，以形成沟道结构C。沟道结构C可以沿着一个方向平行延伸。因此，沟道结构C可以包括层叠在衬底20之上的沟道层22A。每个沟道层22A可以包括阱区W。这里，层间绝缘层21A可以插入在层叠的沟道层22A之间。
供作参考，在形成沟道结构C之后，可以同时形成沟道层22A的阱区W。例如，在交替地形成层间绝缘层21和沟道层22，并且随后刻蚀它们以形成沟道结构C之后，可以形成暴露出阱区W的掩模图案。随后，可以利用掩模图案作为阻挡层，通过倾斜离子注入工艺或等离子体掺杂工艺来用杂质掺杂沟道层22A的暴露的区域。以这种方式，可以同时形成一个接另一个地层叠的沟道层22A的阱区W。
这里，由于通过用杂质掺杂暴露在沟道结构C的侧壁上的沟道层22A来形成阱区W，所以可以控制杂质掺杂工艺的条件，使得可以充分地掺杂沟道层22的中心区域。
如图4A和图4B所示，可以形成存储层23。可以在包括沟道结构C的所得结构的整个表面之上形成每个存储层23。可以形成存储层23以通过电荷注入/放电来储存数据。例如，存储层23可以包括隧道绝缘层、电荷陷阱层以及电荷阻挡层。
随后，可以在存储层23上形成导电层24。导电层24可以具有这样的厚度，该厚度使得导电层24可以填充在沟道层C之间并且可以形成在沟道层C的上方。随后，可以在导电层24之上形成采用沿着与沟道结构C交叉的方向平行延伸的线的形式的掩模图案（未示出）。随后，可以利用掩模图案作为阻挡层来刻蚀导电层24和存储层23。
结果，可以形成垂直栅和字线WL。垂直栅可以位于沟道结构C之间。字线WL可以与垂直栅耦接，并且沿着与沟道结构C交叉的方向延伸。这里，存储层23可以插入在字线WL与沟道结构C之间。可以沿着沟道结构C的侧壁形成存储器单元MC。
随后，可以在具有字线WL的所得结构之上形成用来形成结和源极区的掩模图案25。例如，掩模图案25可以是光致抗蚀剂图案。掩模图案25可以防止阱区W在随后的杂质掺杂工艺中被掺杂杂质。掩模图案25可以具有足以完全地覆盖阱区W的大面积。另外，掩模图案25可以完全地暴露出源极区S和形成有存储器单元MC的区MC。
随后，可以对暴露在掩模图案25与字线WL之间的沟道层22A掺杂杂质。例如，可以对沟道层22A掺杂诸如磷（P）或砷（As）的N型杂质。在这种情况下，可以在P型沟道层22A中形成N型结26和N型源极区S。
这里，可以对暴露在沟道结构C的两个侧壁上的沟道层22A的侧壁掺杂杂质，以形成结26和源极区S。这里，结26可以形成在暴露在垂直栅24之间的每个沟道层22A中。源极区S可以形成在沟道层22A的部分上。例如，每个源极区S可以形成在字线WL与阱区W之间。
可以通过利用等离子体掺杂工艺或在倾斜衬底的同时注入离子的倾斜离子注入工艺，对沟道层22A的侧壁掺杂杂质。这里，沟道层22A可以从沟道层22A的两个侧壁的表面掺杂杂质到指定的深度。可以控制杂质掺杂工艺的条件以将结26、源极区S以及阱区W彼此分隔开。
如图5A和图5B所示，在去除掩模图案25之后，可以在具有结26的所得结构之上形成层间绝缘层（未示出）。这里，层间绝缘层可以包括氧化物层。
随后，可以刻蚀层间绝缘层，以形成暴露出沟道结构C的源极区S的源极线沟槽和暴露出沟道结构C的阱区W的阱拾取线沟槽。随后，可以用导电层来填充源极线沟槽和阱拾取线沟槽。因此，可以形成源极线SL和阱拾取线Well_PL。源极线SL可以沿着与沟道结构C交叉的方向延伸，并与沟道层22A的源极区S接触。阱拾取线Well_PL可以与沟道层22A的阱区W接触。
这里，源极线SL和阱拾取线Well_PL可以具有与字线WL大体相似的结构。源极线SL和阱拾取线Well_PL每个都可以具有垂直栅部分和线部分，所述垂直栅部分位于沟道结构C之间，所述线部分将所述垂直栅部分耦接。
根据本发明的一个实施例的三维（3D）非易失性存储器件可以通过执行前述的工艺来制造。3D非易失性存储器件可以包括沟道结构C、垂直栅24、结26、源极线SL以及阱拾取线Well_PL。沟道结构C可以包括层叠在衬底20之上的沟道层22A。每个沟道层22A可以具有源极区S和阱区W。垂直栅24可以位于沟道结构C之间。结26可以形成在暴露在垂直栅24之间的沟道层22A内。源极线SL可以与沟道层22A的源极区S接触，并且可以沿着与沟道结构C交叉的方向延伸。阱拾取线Well_PL可以与沟道层22A的阱区W接触，并且沿着与沟道结构C交叉的方向延伸。
具体地，可以容易地形成存储器单元的源极区和漏极区。另外，可以在层叠在衬底20之上的每个沟道层22A中容易地形成源极区S和阱区W。因此，可以提高存储器件的编程速度，并且可以增加单元电流，因而保证感测余量。另外，可以减小在源极线与源极区之间以及在阱拾取线与阱区之间的接触电阻，以改善擦除速度。
图6是说明根据本发明的一个实施例的存储系统的框图。
如图6所示，根据本发明的一个实施例的存储系统100可以包括非易失性存储器件120和存储控制器110。
非易失性存储器件120可以具有结合图2A至图5B描述的结构。另外，非易失性存储器件可以是由多个快闪存储芯片组成的多芯片封装。
存储控制器110被配置成控制非易失性存储器件120。存储控制器110可以包括SRAM111、CPU112、主机接口113、ECC114以及存储器接口115。SRAM111可以起CPU112的操作存储器的作用。CPU112可以执行用于存储控制器110的数据交换的总体控制操作。主机接口113可以包括与存储系统100耦接的主机的数据交换协议。另外，ECC114可以检测并纠正从非易失性存储器件120中读取的数据中所包括的错误。存储器接口115可以执行与非易失性存储器件120的接口。存储控制器110还可以包括储存与主机接口的码数据的ROM。
具有上述配置的存储系统100可以是结合存储器件120和存储控制器110的固态盘（SSD）或记忆卡。例如，当存储系统100是SSD时，存储控制器110可以经由包括USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI以及IDE的接口协议中的一种与外部（例如，主机）通信。
图7是说明根据本发明的一个实施例的计算系统的框图。
如图7所示，根据本发明的一个实施例的计算系统200可以包括与系统总线260电耦接的CPU220、RAM230、用户接口240、调制解调器250以及存储系统210。另外，当计算系统200是移动设备时，计算系统200还可以包括电池以将操作电压供应给计算系统200。计算系统200还可以包括应用芯片组、照相机图像处理器（CIS）以及移动DRAM。
如参照图6的以上描述，存储系统210可以包括非易失性存储器件212和存储控制器211。
3D非易失性存储器件可以具有限定在每个沟道层中的阱区和形成在存储器单元之间的结。因此，可以改善编程速度，并且可以增加单元电流，因而保证感测余量。另外，可以减小源极线与源极区之间以及阱拾取线与阱区之间的接触电阻，以因而改善擦除速度。
Claims (17)
1.一种三维非易失性存储器件，包括：
沟道结构，所述沟道结构每个都包括层叠在衬底之上的沟道层并沿第一方向延伸，其中，所述沟道层分别包括阱区；
垂直栅，所述垂直栅位于所述沟道结构之间并且彼此间隔开；以及
阱拾取线，所述阱拾取线与所述沟道层的所述阱区接触，并且沿着与所述沟道结构交叉的第二方向延伸。
2.如权利要求1所述的三维非易失性存储器件，还包括：
字线，所述字线与所述垂直栅耦接，并且沿着与所述沟道结构交叉的所述第二方向延伸；以及
存储层，所述存储层插入在所述沟道结构与所述垂直栅之间，以及插入在所述沟道结构与所述字线中的每个之间。
3.如权利要求1所述的三维非易失性存储器件，还包括：结，所述结形成在暴露在所述垂直栅之间的所述沟道层中。
4.如权利要求3所述的三维非易失性存储器件，其中，所述沟道层包括低浓度的P型杂质，所述结包括N型杂质，以及所述阱区包括高浓度的P型杂质。
5.如权利要求1所述的三维非易失性存储器件，还包括：
源极区，所述源极区形成在所述沟道层中的每个中；以及
源极线，所述源极线与所述沟道层的所述源极区接触，并且沿与所述沟道结构交叉的所述第二方向延伸。
6.如权利要求5所述的三维非易失性存储器件，其中，所述沟道层包括低浓度的P型杂质，所述源极区包括N型杂质，以及所述阱区包括高浓度的P型杂质。
7.一种存储系统，包括：
三维非易失性存储器件，所述三维非易失性存储器件包括沟道结构、垂直栅以及阱拾取线，所述沟道结构每个都具有层叠在衬底之上的沟道层并且包括各个阱区，所述垂直栅位于所述沟道结构之间并且彼此间隔开，所述阱拾取线与所述沟道层的所述阱区接触，并且沿着与所述沟道结构交叉的方向延伸；以及
存储控制器，所述存储控制器被配置成控制所述三维非易失性存储器件。
8.如权利要求7所述的存储系统，还包括：结，所述结形成在暴露在所述垂直栅之间的所述沟道层中。
9.如权利要求7所述的存储系统，还包括：
源极区，所述源极区形成在所述沟道层中的每个中；以及
源极线，所述源极线与所述沟道层的所述源极区接触，并且沿着与所述沟道结构交叉的方向延伸。
10.一种制造三维非易失性存储器件的方法，所述方法包括以下步骤：
形成沟道结构，所述沟道结构每个都包括交替层叠在衬底之上的沟道层和层间绝缘层，其中，所述沟道层分别包括阱区；
形成垂直栅，所述垂直栅在所述沟道结构之间彼此间隔开；以及
形成阱拾取线，所述阱拾取线与所述沟道层的所述阱区接触，并且沿着与所述沟道结构交叉的方向延伸。
11.如权利要求10所述的方法，其中，形成所述沟道结构的步骤包括以下步骤：
在所述衬底之上交替地形成所述层间绝缘层和所述沟道层；以及
刻蚀所述层间绝缘层和所述沟道层，以形成沿着一个方向平行延伸的所述沟道结构。
12.如权利要求11所述的方法，其中，形成所述层间绝缘层和所述沟道层的步骤包括以下步骤：
在形成所述沟道层中的每个的步骤之后，用杂质掺杂所述沟道层中的每个的一部分以形成阱区。
13.如权利要求11所述的方法，其中，形成所述沟道结构的步骤还包括以下步骤：
形成掩模图案，所述掩模图案暴露出与所述沟道层的所述阱区相对应的所述沟道结构的部分；以及
通过利用所述掩模图案作为阻挡层，用杂质掺杂所述沟道层，在所述沟道层中形成所述阱区。
14.如权利要求10所述的方法，其中，形成所述垂直栅的步骤包括以下步骤：
在所述沟道结构的整个表面之上形成存储层；
在所述存储层上形成导电层；以及
通过刻蚀所述导电层和所述存储层，来形成所述垂直栅和与所述垂直栅耦接的字线，其中，所述字线沿着与所述沟道结构交叉的方向延伸。
15.如权利要求10所述的方法，还包括以下步骤：
在形成所述垂直栅的步骤之后，形成覆盖所述沟道层的所述阱区的掩模图案；以及
通过用杂质掺杂暴露在所述掩模图案与所述垂直栅之间的所述沟道层，在所述沟道层的一部分中的所述垂直栅与所述源极区之间的每个沟道层中形成结。
16.如权利要求15所述的方法，其中，通过利用倾斜离子注入工艺或等离子体掺杂工艺，来执行形成所述结和所述源极区的步骤。
17.如权利要求15所述的方法，还包括：形成源极线，所述源极线与所述沟道层的所述源极区耦接，并沿着与所述沟道结构交叉的方向延伸。
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|---|---|---|---|---|
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| US9343322B2 (en) * | 2014-01-17 | 2016-05-17 | Macronix International Co., Ltd. | Three dimensional stacking memory film structure |
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| US9466610B1 (en) * | 2015-03-24 | 2016-10-11 | Macronix International Co., Ltd. | Method of fabricating three-dimensional gate-all-around vertical gate structures and semiconductor devices, and three-dimensional gate-all-round vertical gate structures and semiconductor devices thereof |
| JP7002899B2 (ja) * | 2017-09-22 | 2022-01-20 | キオクシア株式会社 | 記憶装置 |
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090008695A1 (en) * | 2007-07-05 | 2009-01-08 | Industrial Technology Research Institute | Semiconductor device and method for fabricating the same |
| US20090251963A1 (en) * | 2008-04-03 | 2009-10-08 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of manufacturing the same |
| CN101937919A (zh) * | 2009-06-30 | 2011-01-05 | 海力士半导体有限公司 | 三维非易失性存储装置及其制造方法 |
Family Cites Families (5)
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|---|---|---|---|---|
| EP1312120A1 (en) * | 2000-08-14 | 2003-05-21 | Matrix Semiconductor, Inc. | Dense arrays and charge storage devices, and methods for making same |
| US7820491B2 (en) * | 2007-01-05 | 2010-10-26 | Freescale Semiconductor, Inc. | Light erasable memory and method therefor |
| US8779495B2 (en) * | 2007-04-19 | 2014-07-15 | Qimonda Ag | Stacked SONOS memory |
| US7965540B2 (en) * | 2008-03-26 | 2011-06-21 | International Business Machines Corporation | Structure and method for improving storage latch susceptibility to single event upsets |
| WO2011114503A1 (ja) * | 2010-03-19 | 2011-09-22 | 株式会社 東芝 | 不揮発性半導体記憶装置及びその製造方法 |
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-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090008695A1 (en) * | 2007-07-05 | 2009-01-08 | Industrial Technology Research Institute | Semiconductor device and method for fabricating the same |
| US20090251963A1 (en) * | 2008-04-03 | 2009-10-08 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of manufacturing the same |
| CN101937919A (zh) * | 2009-06-30 | 2011-01-05 | 海力士半导体有限公司 | 三维非易失性存储装置及其制造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017070995A1 (zh) * | 2015-10-28 | 2017-05-04 | 中国科学院微电子研究所 | 三维半导体器件及其制造方法 |
| US10644020B2 (en) | 2015-10-28 | 2020-05-05 | Institute of Microelectronics, Chinese Academy of Sciences | Three-dimensional semiconductor memory device with a substrate contact region and method of manufacturing the same |
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