TWI555212B - 採用富含矽之層的積體電路記憶體系統 - Google Patents
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Description
本發明係大致有關積體電路，且詳言之，係有關積體電路記憶體系統。
積體電路(IC)產品可在全世界大多數電子裝置中找到。IC產品中最熟習的應用產品係在行動電話、攝影機、可攜式音樂播放器、電視、以及電腦中找到。幾乎所有這些產品類型採用某種形式之記憶體，不管是唯讀記憶體(ROM)、或隨機存取記憶體(RAM)。ROM及RAM可被分別歸類為非揮發性以及揮發性記憶體。揮發性記憶體係允許資料依需要被儲存及改變的半導體裝置；當電源關閉時，在揮發性記憶體中之資料會遺失。非揮發性記憶體係設計以電荷形式而儲存數位資料之半導體裝置，其中，該電荷在電源關閉後仍保持在儲存器中。
快閃記憶體係非揮發性記憶體的一種類型，其能多次抹除及再程式化。快閃記憶體通常由NOR類型或NAND類型兩種技術之其中一者所建構。所取之名稱NOR(非或)及NAND(非及)係參照用於在記憶體單元內程式化資訊之邏
輯功能類型。近年來，NAND類型技術被視為有前途之解決方案，不僅用於非揮發性獨立記憶體，而且由於例如其卓越之可擴充性、低電力消耗、製程簡單、以及邏輯製程相容性之許多態樣而用在嵌入式記憶體。
該NAND類型快閃記憶體陣列係藉由互連與共同的源極/汲極擴散區域串聯的快閃記憶體單元而形成。NAND類型快閃記憶體陣列的密度係高的，然而由於該組構(configuration)之連續電阻，該讀取速度係低的。此外，NAND類型快閃記憶體單元係由福勒-諾德漢穿隧(Fowler-Nordheim tunneling)方式來程式化，其特性顯示相當低的程式化速度。
因此，對非揮發性記憶體裝置仍存有卓越之擴充性及低電力消耗的需求，其顯示提升的程式化速度能力。有鑒於節省成本及增進效益之不斷增加的需求，找出這些問題之解答係越來越重要。
這些問題之解決方案已長期被尋求，但先前發展尚未教示或建議任何解決方案，而因此這些問題之解決方案已長期困惑在此技術領域具有通常知識者。
本發明提供一種積體電路記憶體系統，其包含：設置基板；在該基板之上形成富含矽之電荷儲存層；在第一方向形成通過該富含矽之電荷儲存層的第一隔離溝槽；以及在第二方向形成通過該富含矽之電荷儲存層的第二隔離溝槽。
本發明之某些實施例除了或替代以上所提及之該等實施例外還具有其它態樣。對在此技術領域具有通常知識者而言，當參考附加圖式時從讀取以下詳細描述中該等態樣會變得清楚。
100、1000‧‧‧積體電路記憶體系統
102‧‧‧基板
104‧‧‧阻障氧化物
106‧‧‧井植入物
108‧‧‧位元線植入物
110‧‧‧臨界電壓植入物
200‧‧‧富含矽之複合堆疊
202‧‧‧底部介電層
204‧‧‧富含矽之電荷儲存層
206‧‧‧頂部介電層
300‧‧‧第一硬遮罩層
302‧‧‧第二硬遮罩層
304‧‧‧第一抗反射塗層
306‧‧‧第一光阻
400‧‧‧第一隔離溝槽
402‧‧‧溝槽襯層
410‧‧‧記憶體區域
412‧‧‧記憶體區域
414‧‧‧底部介電層
416‧‧‧富含矽之電荷儲存層
418‧‧‧頂部介電層
420‧‧‧底部介電層
422‧‧‧富含矽之電荷儲存層
424‧‧‧頂部介電層
426‧‧‧位元線
428‧‧‧位元線
500‧‧‧溝槽填充材料
600‧‧‧導電層
602‧‧‧第三硬遮罩層
700‧‧‧第二抗反射塗層
702‧‧‧第二光阻
800‧‧‧第二隔離溝槽
802‧‧‧導電層
804‧‧‧富含矽之電荷儲存層
806‧‧‧結構
900‧‧‧第一方向
902‧‧‧第二方向
1002,1004,1006,1008‧‧‧方塊
第1圖係根據本發明之實施例之積體電路記憶體系統於初期製造階段中之側視圖；第2圖係於富含矽之複合堆疊形成後之第1圖結構；第3圖係於該富含矽之複合堆疊之上形成額外之層後之第2圖結構；第4圖係於形成第一隔離溝槽後之第3圖結構；第5圖係於填充該第一隔離溝槽期間之第4圖結構；第6圖係於形成導電層與第三硬遮罩層後之第5圖結構；第7圖係於形成第二抗反射塗層及第二光阻後從不同面觀看之第6圖結構；第8圖係於形成隔離溝槽後之第7圖結構；第9圖係根據本發明之實施例之積體電路系統的立體圖；以及第10圖係根據本發明之實施例之用於製造該積體電路記憶體系統之積體電路記憶體系統之流程圖。
以下實施例將以足夠詳細之描述以使在此技術領域具有通常知識者能完成及使用本發明，且應瞭解，根據本
發明揭露內容，其它實施例會是明顯的，且在不脫離本發明之範疇下，可完成製程或機械改變。
在以下描述中，將給予數個特定細節以對本發明提供完整的瞭解。然而，會清楚的是，本發明可在沒有這些特定的細節下被實行。為了避免模糊本發明，一些習知的系統組構與製程步驟將不詳細揭露。同樣地，顯示本發明之實施例的該等圖式係部分概略的(semi-diagrammatic)且非按比例繪製的，以及特別是一些尺寸係為了清晰呈現而誇大顯示於該等圖式中。此外，多個實施例之揭露及描述係具有一些共同的特徵，為了說明、描述、及其瞭解之清晰及容易起見，彼此類似或同樣的特徵通常用相同的元件符號來描述。
如用於本文中的用語“水平(horizontal)”係定義為平行於該基板之平面或表面之平面，而無關其方向。用語“垂直(vertical)”稱為垂直於如剛才定義之水平之方向。例如“在...上方(above)”、“在...下方(below)”、“底部(bottom)”、“頂部(top)”、“側(side)”(如於“側壁(sidewall)”中)、“較高”、“較低”、“上面”、“在...之上(over)”、以及“在...之下(under)”之用語均相對於該水平平面來定義。用語“在...上(on)”係定義為一元件在另一元件之上且彼此接觸。如用於本文中的用語“處理(processing)”包含材料或光阻之沈積、圖案化(patterning)、曝光、顯影、蝕刻、清洗、及/或材料或光阻之移除，如於形成所述結構所需者。
例如NAND類型之半導體非揮發性記憶體裝置可使用氧化物/氮化物/氧化物(ONO)以及氧化物/氮化物/氧化物/氮化物(ONON)組構來建構。在ONO或ONON組構中最接近該半導體基板之氮化物層(例如氮化矽)作用為電荷儲存層，且一般藉由電子進出此層之穿隧方式而程式化及抹除。
由於與NAND類型組構相關聯之連續電阻及福勒-諾德漢穿隧(Fowler-Nordheim tunneling)方式之固有之耗時本質，NAND類型非揮發性記憶體裝置顯示比較低的程式化及抹除次數。因此，電子業必須尋求這些問題之解決方案。一種本發明所提出之此種解決方案係使用富含矽之電荷儲存層。當富含矽之電荷儲存層與一般氮化矽層比較時，由於其增加的導電性，該富含矽之電荷儲存層更具有吸引力。
於本發明之一個實施例中，此種富含矽之電荷儲存層係在NAND類型非揮發性記憶體裝置中。本發明已發現，藉由蝕刻在字元線方向的富含矽之電荷儲存層以及在位元線方向經由自行對準淺溝槽隔離(self-aligned shallow trench isolation,SASTI)製程而分隔該富含矽之電荷儲存層，該富含矽之電荷儲存層可能與源極/汲極區域有較佳的對準。藉由提升該富含矽之電荷儲存層與該源極/汲極區域的對準，可降低整個單元面積且也可增加該單元密度。
應瞭解以下圖式繪製用於形成積體電路記憶體系統之示範製程流程，例如採用富含矽之電荷儲存層之NAND類型非揮發性記憶體裝置。
現參考第1圖，其中係顯示根據本發明之實施例，積
體電路記憶體系統100於初期製造階段中的側視圖。該積體電路記憶體系統100包含基板102。該基板102可從矽、矽基複合物(composite)、或其它已知半導體材料來製造，其與選擇用於該積體電路記憶體系統100之製程條件在化學、溫度、及機械上相容。
於處理該基板102中，阻障氧化物104(以虛線顯示)係形成(例如藉由成長或沈積)於該基板102之上以及於由井植入物(implant)106、位元線植入物108、和臨界電壓植入物110組成的植入物之上。
於植入後，將該阻障氧化物104移除並執行活化退火(activation anneal)以修復結晶損害以及視摻雜物需要而電性活化摻雜物(dopant)。
現參考第2圖，其中係顯示於形成富含矽之複合堆疊(composite stack)200後之第1圖結構。該富含矽之複合堆疊200係形成於該基板102之上，其包含該井植入物106、該位元線植入物108、以及該臨界電壓植入物110。該富含矽之複合堆疊200可包含底部介電層202、富含矽之電荷儲存層204、以及頂部介電層206。該底部介電層202以及該頂部介電層206可包含藉由成長或沈積所形成之氧化物。
舉例說明，已發現最理想之效能係實現於當該底部介電層202形成到大約30至80埃(angstrom)的厚度、該富含矽之電荷儲存層204形成到大約40至150埃的厚度、以及該頂部介電層206係形成到大約30至80埃的厚度時。然
而，應瞭解本發明不受限於此種尺寸，但僅能被功能性之非揮發性記憶體裝置之關鍵尺寸技術所限制。
該富含矽之複合堆疊200之電荷儲存能力係由該富含矽之電荷儲存層204所提供。舉例而言，該富含矽之電荷儲存層204包含富含矽之介電質，例如富含矽之氮化物(SiRN)或富含矽之氧氮化物。此外，本發明可再包含視需要將氮化矽、富含矽之氮化物或多晶矽層加入至該富含矽之電荷儲存層204以最佳化抹除/程式化效能。然而，本發明並不受限於這些層，應瞭解，該富含矽之電荷儲存層204可包含任何電荷儲存層，其中該矽含量係大於一般化學計量(stoichiometrically)呈現的量。
此外，應瞭解，本發明包含該富含矽之複合堆疊200之其它變化，例如額外之氮化物層(由此形成ONON組構)或於該頂部介電層206上方所形成之高介電常數材料。
已發現當該富含矽之氮化物具有矽對氮之原子比大於3：4(3：4係化學計量呈現於Si3N4中的比例)時，該富含矽之電荷儲存層204具有特別好之記憶體保存特徵。
於該富含矽之複合堆疊200形成於該基板102之上後，將該富含矽之複合堆疊200自該積體電路記憶體系統100之周邊區域中移除，且形成適當的閘極介電質，用於非記憶體單元積體電路。
現參考第3圖，其中係顯示於該富含矽之複合堆疊200之上形成額外層後之第2圖結構。該積體電路記憶體系統100包含該基板102、該富含矽之複合堆疊200、第一硬遮
罩(hardmask)層300、第二硬遮罩層302、第一抗反射塗層(anti-reflective coating,ARC)304、以及第一光阻(photoresist)306。該基板102包含該井植入物106、該位元線植入物108、以及該臨界電壓植入物110，且該富含矽之複合堆疊200包含該底部介電層202、該富含矽之電荷儲存層204、以及該頂部介電層206。
該第一硬遮罩層300可包含形成到大約100至1000埃之厚度的薄之多晶矽或多非晶矽(poly or polyamorphous silicon)。該第一硬遮罩層300係形成於該富含矽之複合堆疊200以及該周邊閘極介電質上。作為多晶矽1(poly 1)之該第一硬遮罩層300可形成為電晶體閘極。
該第二硬遮罩層302應是耐久的遮罩材料，其保護該積體電路記憶體系統100內之主動區域使之免受於後續的淺溝槽隔離製程。此外，該第二硬遮罩層302應在任何往後步驟採用化學機械平坦化步驟期間作為研磨終止材料。更具體而言，該第二硬遮罩層302可包含例如氮化矽或富含矽之氮化物之介電質。該第二硬遮罩層302係形成於該第一硬遮罩層300上。
該第一抗反射塗層304係形成於該第二硬遮罩層302之上，且包含有機與無機材料，例如非晶碳及氧氮化矽。該第一光阻306係形成於該第一抗反射塗層304之上並包含負阻劑、正阻劑、化學放大型阻劑(chemically amplified resist)。然後該第一光阻306被圖案化以用於淺溝槽蝕刻。
現參考第4圖，其中係顯示於形成第一隔離溝槽400
後之第3圖結構。該第一隔離溝槽400可藉由例如淺溝槽隔離蝕刻至該基板102之製程而形成。該蝕刻製程移除第3圖之該第二硬遮罩層302、該第一硬遮罩層300、該富含矽之複合堆疊200、以及該基板102之被選取的部份。記憶體區域410與412可包含該底部介電層414與420、該富含矽之電荷儲存層416與422、以及該頂部介電層418與424。
該蝕刻製程於該基板102內持續進行直到所需之深度已達到隔離第1圖之臨界植入物110之部份、以及第1圖之位元線植入物108。舉例而言，該蝕刻製程可於該井植入物106內中斷。該蝕刻可同時或分別於核心及周邊區域中完成，其取決於該第一隔離溝槽400深度隔離剖面之需求條件而定。所用於形成該第一隔離溝槽400之蝕刻技術係本領域所習知的，而不在此重複論述。
此外，於填滿該第一隔離溝槽400之前，例如氧化物之溝槽襯層(trench liner)402可被選擇性地形成以改善該基板102以及任何用於填充該第一隔離溝槽400之材料間的介面。
該第一隔離溝槽400之形成將該富含矽之複合堆疊分隔成記憶體區域410與412，係延伸進入第4圖之頁面。該記憶體區域410包含底部介電層414、該富含矽之電荷儲存層416、以及該頂部介電層418。該記憶體區域412包含該底部介電層420、該富含矽之電荷儲存層422、以及該頂部介電層424。該第一隔離溝槽400必須是夠深以將該
臨界調整植入物110及該位元線植入物108之部份移除以形成位元線426與428。
使用該第一隔離溝槽400允許該記憶體區域410與412、以及該位元線426與428自行對準於可被稱為自行對準淺溝槽隔離(SASTI)製程中。這樣提升的該富含矽之電荷儲存層416與422之對準有助於減少該積體電路記憶體系統100之整個面積。藉由減少該積體電路記憶體系統100之整個面積，減小該單元之大小，所以增加該積體電路記憶體系統100之密度。
於形成該記憶體區域410與412後，第3圖之第一光阻306及第3圖之該第一抗反射塗層304被移除，且使用清洗製程以自該積體電路記憶體系統100之表面移除污染物。然後該積體電路記憶體系統100可被檢視以驗證適當測量，例如階梯高度(step height)、蝕刻率、以及關鍵尺寸(critical dimension)。
現參考第5圖，其中係顯示於填充該第一隔離溝槽400期間之第4圖結構。該積體電路記憶體系統100包含該基板102、該第一隔離溝槽400、該溝槽襯層402、該記憶體區域410與412、該底部介電層414與420、該富含矽之電荷儲存層416與422、該頂部介電層418與424、該位元線426與428、以及溝槽填充材料500。
該第一隔離溝槽400填有該溝槽填充材料500，係有助於在位元線方向隔離該富含矽之電荷儲存層416與422。舉例而言，該溝槽填充材料500可包含例如藉由高密
度電漿製程形成之氧化物的絕緣體材料。起初，該溝槽填充材料500被研磨而中止於該第二硬遮罩層302之某處，使得該第一硬遮罩層300不致裸露。在接下來之步驟中，該溝槽填充材料500被由例如氫氟酸(hydrogen fluoride)浸漬之製程蝕刻而在該第一硬遮罩層300之中間處具有該溝槽填充材料500之表面。
現參考第6圖，其中係顯示於形成導電層600與第三硬遮罩層602後之第5圖結構。在形成該導電層600與該第三硬遮罩層602之前，第5圖之該第二硬遮罩層302之剩餘部份自該積體電路記憶體系統100上移除。該積體電路記憶體系統100包含基板102、該第一硬遮罩層300、該記憶體區域410與412、該底部介電層414與420、該富含矽之電荷儲存層416與422、該頂部介電層418與424、該位元線426與428、該溝槽填充材料500、該導電層600以及該第三硬遮罩層602。
該導電層600可自例如多晶矽之材料而製造且該第三硬遮罩層602可自例如氧化物之材料來製造。然而，應瞭解該導電層600及該第三硬遮罩層602可分別自任何導電材料與自任何硬遮罩材料來製造，只要其與該積體電路記憶體系統100之製造程序相容。
現參考第7圖，其中係顯示於形成第二抗反射塗層700及第二光阻702後從不同面觀看之第6圖結構。該積體電路記憶體系統100包含該基板102、該富含矽之複合堆疊200、該第一硬遮罩層300、該記憶體區域412、該底部介
電層420、該富含矽之電荷儲存層422、該頂部介電層424、該位元線428、該導電層600、該第三硬遮罩層602、該第二抗反射塗層700、以及該第二光阻702。該第二抗反射塗層700係形成於該第三硬遮罩層602上且包含有機與無機材料。該第二光阻702係形成於該第二抗反射塗層700之上且包含負阻劑、正阻劑、與化學放大型阻劑。然後該第二光阻702被圖案化以用於蝕刻字元線。
現參考第8圖，其中係顯示於形成該第二隔離溝槽800後之第7圖結構。該第二隔離溝槽800係藉由蝕刻製程而形成，該蝕刻製程移除第7圖之該第三硬遮罩層602、該導電層600、第7圖之第一硬遮罩層300、該頂部介電層424、該富含矽之電荷儲存層422、以及該底部介電層420之被選取部份。
該蝕刻製程於該底部介電層420內中止。藉由蝕刻該導電層600、該導電層600被分隔成隔離的導電層802(例如字元線)，係延伸進入第8圖之頁面。對比之下，該基板102內之該位元線428沿著該積體電路記憶體系統100之長度延伸跨越第8圖之頁面。
此外，藉由將該富含矽之電荷儲存層422在第二方向(例如字元線方向)移除，該富含矽之電荷儲存層422被完全隔離而形成隔離的富含矽之電荷儲存層804。該結構806係用於非揮發性記憶體裝置(例如NAND類型裝置)之功能性堆疊。
用於形成該第二隔離溝槽800之該蝕刻技術係選擇性
蝕刻而不致蝕刻到該溝槽填充材料500。該第二隔離溝槽800接著填充有介電材料，而為了清晰起見不顯示該介電材料。
現參考第9圖，其中係顯示根據本發明之實施例之積體電路記憶體系統100的立體圖。該積體電路記憶體系統100包含基板102、該位元線426及428、該底部介電層414與420、該隔離之富含矽之電荷儲存層804、該頂部介電層418與424、該第一硬遮罩層300、該溝槽填充材料500、該隔離導電層802、該第三硬遮罩層602、以及該第二隔離溝槽800。請注意，該隔離之富含矽之電荷儲存層804係在第一方向900(例如位元線方向)以及在第二方向902(例如字元線方向)完全地被隔開。
現參考第10圖，其中係顯示根據本發明之實施例用於製造該積體電路記憶體系統100之積體電路記憶體系統1000之流程圖。該積體電路記憶體系統1000包含：於方塊1002中，設置基板；於方塊1004中，形成富含矽之電荷儲存層於該基板之上；於方塊1006中，在第一方向形成通過該富含矽之電荷儲存層的第一隔離溝槽；以及於方塊1008中，在第二方向形成通過該富含矽之電荷儲存層的第二隔離溝槽。
本發明因此揭露有數個態樣。主要態樣係本發明允許記憶體區域及位元線能自行對準於可被稱為自行對準淺溝槽隔離(SASTI)的製程中。這種提升的富含矽之電荷儲存層之對準有助於減少積體電路記憶體系統之整個面積。
本發明之另一態樣係該富含矽之電荷儲存層之提升的導電性。這樣的態樣有助於減少需要程式化及抹除該積體電路記憶體系統之時間量。
還有本發明之另一態樣係該自行對準淺溝槽隔離之方法係簡單的製造製程，該製程改善製造準確性及精確性，從而增進裝置可靠性。
本發明之這些及其它有價值的態樣因此將該技術之狀態至少推進至下一層次。
因此，本發明之積體電路記憶體系統提供重要及迄今未知及無法得到之解決方案、能力及功能性態樣已被揭露。例如，本發明之積體電路記憶體系統提升了電荷儲存層與源極/汲極區域之對準、減少程式化及抹除時間、以及簡化製造製程。該產生的製程及組構均為直接、有成本效益的、不複雜的、高通用性的以及有效的、能藉由已知的技術來調適而實施、以及因此立即適用於有效率及有經濟效益的製造。
雖然本發明已結合特定的最佳模式來描述，應瞭解鑑於先前描述許多替代、修改以及變化對在此技術領域具有通常技藝者會是顯而易見的。因此，本發明係欲包含所有落於該附加的申請權利範圍之範疇內的所有此種替代、修改、以及變化。本文中迄今所述及之所有的或示出於附加的圖式中的標的均以說明或非限制的意義來詮釋。
1000‧‧‧積體電路記憶體系統
1002,1004,1006,1008‧‧‧方塊
Claims (18)
- 一種積體電路記憶體，包括：具有位元線植入物之基板；於該基板之上的富含矽之電荷儲存層，該富含矽之電荷儲存層包括富含矽之氮化物且具有大於3：4的矽對氮之原子比；於該富含矽之電荷儲存層之上的第一硬遮罩層；於該第一硬遮罩層之上的第二硬遮罩層，在第一方向具有通過該第二硬遮罩層、該第一硬遮罩層、該富含矽之電荷儲存層、該基板及該位元線植入物的第一隔離溝槽，以形成位元線。
- 如申請專利範圍第1項所述之積體電路記憶體，進一步包括於該第一隔離溝槽中的溝槽填充材料。
- 如申請專利範圍第2項所述之積體電路記憶體，進一步包括於該溝槽填充材料之上的導電層。
- 如申請專利範圍第3項所述之積體電路記憶體，其中，該第一硬遮罩層在第二方向具有通過該導電層、該第一硬遮罩層及該富含矽之電荷儲存層的第二隔離溝槽，以形成字元線。
- 如申請專利範圍第1項所述之積體電路記憶體，進一步包括於該富含矽之電荷儲存層之上的頂部介電層。
- 如申請專利範圍第1項所述之積體電路記憶體，進一步包括於該富含矽之電荷儲存層之下且於該基板上的底部介電層。
- 如申請專利範圍第1項所述之積體電路記憶體，進一步包括以高於該富含矽之電荷儲存層之高度填充該第一隔離溝槽的溝槽填充材料。
- 如申請專利範圍第1項所述之積體電路記憶體，進一步包括以低於該第一硬遮罩層之高度填充該第一隔離溝槽的溝槽填充材料。
- 如申請專利範圍第1項所述之積體電路記憶體，進一步包括：於該富含矽之電荷儲存層之上的頂部介電層；以及於該基板上且於該富含矽之電荷儲存層之下的底部介電層，該底部介電層係具有進入但不通過該底部介電層之第二隔離溝槽。
- 一種製造積體電路記憶體之方法，包括：設置具有位元線植入物之基板；形成富含矽之電荷儲存層於該基板之上，該富含矽之電荷儲存層包含富含矽之氮化物且具有大於3：4的矽對氮之原子比；形成第一硬遮罩層於該富含矽之電荷儲存層之上；形成第二硬遮罩層於該第一硬遮罩層之上；在第一方向形成通過該第二硬遮罩層、該第一硬遮罩層、該富含矽之電荷儲存層、該基板及該位元線植入物的第一隔離溝槽，以形成位元線。
- 如申請專利範圍第10項所述之方法，進一步包括以溝槽填充材料填充該第一隔離溝槽。
- 如申請專利範圍第11項所述之方法，進一步包括於該溝槽填充材料之上形成導電層。
- 如申請專利範圍第12項所述之方法，進一步包括於該第一硬遮罩之上形成導電層。
- 如申請專利範圍第12項所述之方法，進一步包括於第二方向形成通過該導電層、該第一硬遮罩層及該富含矽之電荷儲存層的第二隔離溝槽，以形成字元線。
- 如申請專利範圍第10項所述之方法，進一步包括於該富含矽之電荷儲存層之上形成頂部介電層。
- 如申請專利範圍第10項所述之方法，進一步包括於該富含矽之電荷儲存層之下且於該基板上形成底部介電層。
- 如申請專利範圍第10項所述之方法，進一步包括形成以高於該富含矽之電荷儲存層之高度填充該第一隔離溝槽的溝槽填充材料。
- 如申請專利範圍第10項所述之方法，進一步包括形成以低於該第一硬遮罩層之高度填充該第一隔離溝槽的溝槽填充材料。
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