KR20070017552A

KR20070017552A - 듀얼 폴리를 사용하는 비트라인 임플랜트

Info

Publication number: KR20070017552A
Application number: KR1020067025824A
Authority: KR
Inventors: 웨이동 퀴안; 마르크 티. 람스베이; 진 이-메이 양; 사미르 하드다드
Original assignee: 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date: 2004-05-11
Filing date: 2005-02-11
Publication date: 2007-02-12
Also published as: TWI381457B; JP2007537592A; KR101136140B1; US20050255651A1; JP4922926B2; US6989320B2; TW200614388A; EP1745511B1; WO2005114734A1; CN100479169C; CN1954434A; EP1745511A1; DE602005020270D1

Abstract

본 발명은, 트랜지스터 기반의 메모리 디바이스(600)를 형성함에 있어, 듀얼 폴리 프로세스(500)를 수행하는 것에 관한 것이다. 이 프로세스는, 매몰된 비트라인(662)이, Vt 롤-오프를 개선하고 그리고 공간과 자원을 절약하기 위해, 종래 비트라인보다 더 얕은 깊이로 그리고 더 적은 에너지로 형성되도록 한다. 옥사이드 물질(670, 674)은 또한, 비트라인(662)과 워드라인(678) 사이에서의 항복 전압을 개선하기 위해(예를 들어, 증가시키는 것), 매몰된 비트라인(662) 위에 형성되며, 따라서 프로그래밍 및 소거 전하 사이에 더 큰 차이를 제공하고 더 신뢰할 수 있는 데이터 저장을 제공한다. 이 프로세스(500)는 또한 매몰된 비트라인 폭(666)의 감소를 용이하게 하고 따라서 비트라인(662)이 함께 더 가까이 형성되도록 한다. 결과적으로, 더 많은 디바이스가 동일한 또는 더 작은 영역 안에 "팩킹" 될 수 있다.

트랜지스터, 비트 라인, 워드 라인, 듀얼 폴리,

Description

듀얼 폴리를 사용하는 비트라인 임플랜트{BITLINE IMPLANT UTILIZING DUAL POLY}

본 발명은 일반적으로 컴퓨터 시스템, 기타 등등에 대한 메모리에 관한 것이며, 특히 상대적으로 얕게 임프랜트(implant)된 비트라인(bitlines)이 형성되도록 함에 있어 도움을 주는 듀얼 폴리 프로세스(dual poly process)를 구현하는 것에 관한 것이다.

다른 많은 타입과 스타일의 메모리는 컴퓨터 및 유사한 타입의 시스템에 대해 데이터를 저장한다. 예를 들어, 램(RAM, Random Access Memory), 디램(DRAM, Dynamic Random Access Memory), 에스램(SRAM, Static Random Access Memory), 롬(ROM, Random Only Memory), 피롬(PROM, Programmable Random Only Memory), 이피롬(EPROM, Erasable Programmable Random Only Memory), 이이피롬(EEPROM, Electrically Erasable Programmable Random Only Memory), 및 플래시 메모리(flash memory)는 현재 데이터를 저장하는데 사용할 수 있다.

각 타입의 메모리는 자기 자신의 특별한 장점과 단점을 가진다. 예를 들어, 디램과 에스램에서는 개별 데이터 비트는 차례대로 소거된다. 그러나 이러한 메모리는 파워가 제거되면 자신의 데이터를 잃어버린다. 대안적으로 이이피롬은 추가적 인 외부 장치 없이 쉽게 소거될 수 있다. 그러나 데이터 저장 밀도를 감소시키고, 속도를 느리게 하며, 비용을 상승시킨다. 그에 반하여, 이피롬은 비용이 더 적게 들고, 더 큰 밀도를 가지나, 소거성(erasability)이 없다.

플래시 메모리 널리 보급되어 있는 메모리 타입이다. 왜냐면 그것은 이피롬의 저비용 및 고밀도의 장점을 이이피롬의 전기적 소거성과 결합해 놓은 것이기 때문이다. 플래시 메모리는 다시 기록될 수 있고 그 내용을 파워 없이 유지할 수 있으며, 따라서 비휘발성이 이다. 이것은 자동차, 비행기, 공업 제어 시스템, 등과 같은 더 커다란 많은 전자 시스템에서뿐만 아니라 셀 폰, 휴대 컴퓨터, 보이스 레코더와 같은 많은 휴대 전자 물품 내에서 사용된다. 플래시 메모리는 일반적으로 많은 메모리 셀로 구성되는 데, 데이터의 단일 비트(bits)는 이 안에 저장되고 각각의 메모리 셀로부터 읽혀진다.

개별 메모리 셀은 일반적으로 개별적으로 어드레싱(addressing) 가능한 유닛 또는 그룹으로 구성된다, 이것은 읽기, 프로그램, 또는 소거 동작을 위해 어드레스 디코딩 회로를 통하여 액세스(access) 된다. 개별 메모리 셀은 일반적으로 데이터의 비트를 저장하는데 적합한 반도체 구조로 구성된다. 예를 들어, 종래의 많은 메모리 셀은 트랜지스터와 같은 스택 게이트 MOS 디바이스(stacked gate Metal Oxide Semiconductor device)를 포함하고, 이 안에 바이너리 단위의 정보가 보존될 수 있는다. 메모리 디바이스는, 동작하고 있는 셀에 전압을 제공하는 회로뿐만 아니라, 적당한 디코딩 및 그룹 선택 회로를 포함한다.

소거, 프로그램, 및 읽기 동작은 주로 적당한 전압을 메모리 셀의 어떤 단자 에 인가함으로써 수행된다. 소거 또는 쓰기 동작에서, 전압은 전하가 제거되거나 메모리 셀 내 저장되도록 인가된다. 읽기 동작에서, 전류가 셀 내에 흐르도록 적당한 전압이 인가되는데, 역시서 이러한 전류의 양은 셀 내에 저장되는 데이터의 값을 나타낸다. 저장된 데이터를 결정하기 위해 메모리 디바이스는 발생된 셀 전류를 감지하는 적당한 회로를 포함하는데, 다음으로 이것은 메모리 디바이스가 사용된 시스템 내에서 다른 디바이스에 의한 액세스를 위해 디바이스의 데이터 버스 단자에 제공된다.

종래 메모리 셀은, 채널 위에 놓이는 스택 게이트 구조뿐만 아니라, 일반적으로 소스, 드레인, 그리고 기판 내의 채널 또는 P-웰을 포함한다. 스택 게이트는 P-웰의 표면상에 형성된 박막 게이트 유전층(때로는 터널 옥사이드(tunnel oxide)로 언급됨)을 포함한다. 스택 게이트는 또한 터널 옥사이드 위에 놓이는 폴리실리콘 플로팅 게이트(polysilicon floating gate)와 그리고 플로팅 게이트 위에 놓이는 인터폴리 유전층(interpoly dielectric layer)을 포함한다. 인터폴리 유전층은 흔히 다중층의 절연체(예를 들어, 나이트리드 층(nitride layer)을 샌드위칭(sandwiching)하는 두 개의 옥사이드 층을 가진 옥사이드-나이트리드-옥사이드(Oxide-Nitride-Oxide, ONO) 층)이다.

NOR 구성에서, 제어 게이트는 셀의 섹터(sector)를 형성하기 위해 메모리 셀의 행(row)과 관려된 워드라인(wordline)에 연결된다. 추가로, 셀의 드레인 영역은 전도성 비트라인에 의해 함께 연결된다. 셀의 채널은, 스택 게이트 구조에 의해 채널 내에 조성된 전기장에 따라, 소스와 드레인 사이에서 전류를 전도한다. 하나의 열(column) 내의 트랜지스터의 개별 드레인 단자는 동일한 비트라인에 연결된다. 추가로, 소정의 비트라인과 관련된 개별 플래시 셀은 다른 워드라인에 연결된 스택 게이트 단자를 가지고, 반면에 어레이(array) 내에서의 모든 플래시 셀은 일반적으로 공통 소스 단자에 연결된 그들의 소스 단자를 가진다. 동작에 있어서, 개별 플래시 셀은, 프로그래밍(쓰기), 읽기, 또는 소거 기능을 위해 주변 디코더 및 제어 회로를 사용하여 각각의 비트라인과 워드라인을 거쳐 어드레싱 된다.

더 자세하게, 단일 비트 스택 게이트 플래시 메모리 셀은 제어 게이트에 상대적으로 높은 전압을 가함으로써 프로그래밍 되고, 그리고 소스를 그라운드(ground)에 연결하고 드레인을 소스 위의 미리 결정된 퍼텐셜(potential)에 연결함으로써 프로그래밍 된다. 터널 옥사이드 가로지르는 발생된 고 전기장은 파울러-노드하임 터널링 현상(Fowler-Nordheim tunneling phenomena)을 야기한다. 이러한 프로세스 동안, 코어 셀 채널 영역 내에서의 전자는 게이트 옥사이드를 통해 플로팅 게이트 안으로 터널링(tunneling) 하고, 플로팅 게이트 내에 트래핑(trapping) 된다. 이것은 플로팅 게이트가 인터폴리 유전체 및 터널 옥사이드에 의해 둘러싸이기 때문이다. 트래핑된 전자로 인해, 셀의 스레시홀드 전압(threshold voltage)은 증가한다. 트래핑된 전자에 의해 생성된 셀의 스레시홀드 전압(그리고 이것에 의한 채널 컨덕턴스) 내에서의 이 변화가 셀이 프로그래밍 되도록 하는 것이다.

일반적인 단일 비트 스택 게이트 플래시 메모리 셀을 소거하기 위해, 상대적으로 높은 전압이 소스에 인가되고, 그리고 제어 게이트는 음의(negative) 퍼텐셜에 유지된다. 반면에 드레인은 플로팅(floating)하게 된다. 이러한 조건에서, 강한 전기장이 플로팅 게이트와 소스 사이에서 터널 옥사이드를 가로질러 조성된다. 플로팅 게이트 내에 트래핑된 전자는 소스 영역 위에 놓인 플로팅 게이트의 일부분으로 흐르고 그 부분에 밀집하며, 그리고 터널 옥사이드를 통해 파울러-노드하임 터널링을 거쳐서 플로팅 게이트로부터 그리고 소스 영역 안으로 추출된다. 전자가 플로팅 게이트로부터 제거됨에 따라, 셀이 소거된다.

읽기 동작에 대해서, 어떤 전압 바이어스가 셀 트랜지스터의 소스와 드레인 양단에 인가된다. 셀의 드레인은 비트라인이고, 이것은 바이트(byte) 또는 워드(word) 그룹으로 다른 셀의 드레인에 연결될 수 있다. 종래 스택 게이트 메모리 셀 내에서의 드레인에서의 전압은 일반적으로 읽기 동작에서 0.5 볼트와 1.0 볼트 사이에서 제공된다. 그 다음으로 드레인으로부터 소스로 전류가 흐르게 하기 위해, 전압이 메모리 셀 트랜지스터의 게이트(예를 들어, 워드라인)에 인가된다. 읽기 동작 게이트 전압은 일반적으로, 프로그래밍된 스레시홀드 전압(Vt)과 프로그래밍되지 않은 스레시홀드 전압 사이 레벨에서 인가된다. 발생된 전류가 측정되는데, 이것에 의해 셀 내에 저장된 데이터 값에 대한 결정이 이루어진다.

최신의 메모리 기술은 듀얼 비트 메모리이며, 이것은 다수의 비트가 단일 셀 내에 저장될 수 있게 한다. 이 기술에서, 메모리 셀은 두 개의 동일한(미러드된(mirrored)) 부분으로 본질적으로 분리되고, 각각은 두 개의 독립적인 비트 중 하나를 저장하도록 구성된다. 종래의 셀과 마찬가지로 각 듀얼 비트 메모리 셀은 소스와 드레인을 가진 게이트를 가진다. 그러나, 종래의 스택 게이트 셀(여기서 소스는 항상 전기적 소스에 연결되고 그리고 드레인은 항상 전기적 드레인에 연결됨) 과 달리 각각의 듀얼 비트 메모리 셀은 두 개의 비트를 저장하기 위해 동작 동안 소스 및 드레인의 연결(connections)이 교환(reverse)되도록 될 수 있다.

가상 그라운드 타입 구조에서, 듀얼 비트 메모리 셀은 임플랜트된 전도성 비트라인을 가진 반도체 기판을 가진다. 다중층의 저장 층("전하-트래핑 유전층"으로 언급됨)은 반도체 기판 위에 형성된다. 전하-트래핑 유전층은 일반적으로 3개의 개별 층으로 구성될 수 있다: 제 1 절연층, 전하-트래핑 층, 그리고 제 2 절연층. 워드라인은 실질적으로 비트라인에 수직한 전하-트래핑 유전층 위에 형성된다. 하나의 비트는 하나의 배열 내에서 연결되는 드레인 및 소스에 의해 저장되도록 그리고 상보적인(complematary) 비트는 또 다른 하나의 배열 내에서 연결되는 드레인 및 소스에 의해 저장되도록, 프로그래밍 회로는 신호를 워드라인(이것은 제어 게이트로 동작함)에 인가함으로써 그리고 비트라인 연결을 바꿈으로써 셀 당 두 개의 비트를 제어한다.

전자공학 산업에서 지속적인 경향은 전자 디바이스의 크기를 줄여, 보다 많고 점점 더 복합적인 기능을 더 빠르게 더 적은 파워로 수행할 수 있는, 더 작은 그러나 더 강력한 디바이스(예를 들어, 셀 폰, 디지털 카메라, 등)을 생산하는 것이다. 이것을 성취하기 위해, 이러한 디바이스에서 사용되는 반도체 및 집적 회로(예를 들어, 메모리 셀, 트랜지스터, 등)의 크기는 점점 작아진다. 단일 반도체 기판 또는 그 일부분(다이(die)로 알려져 있음) 상에 이러한 컴포넌트(components) 중 많은 것들을 "팩킹(packing)" 하는 능력은 또한 제조 효율과 생산성을 향상시킨다. 따라서, 개별적인 반도체 웨이퍼(wafers)(또는 다이) 상에 제조될 수 있는 메 모리 셀의 수를 증가시키려는 노력이, 다른 것들 가운데에서도, 계속되고 있다.

더 많은 메모리 셀/트랜지스터를 더 작은 영역 안으로 팩킹 하는 하나의 기술은 그들의 구조와 컴포넌트 소자를 함께 더 가깝게 형성하는 것이다. 비트라인을 함께 더 가깝게 형성함으로써, 예를 들어, 그 사이로 정의되는 채널의 길이는 짧아지고 그리고 더 많은 디바이스가 동일한 영역 내에 형성될 수 있다. 그러나, 이것은 어떤 현상이 더 우세하게 하며 디바이스 성능에 실질적인 영향을 준다. 예를 들어, Vt 롤-오프(roll-off)는, 개별 채널 길이가 감소함에 따라, 더 많이 선언될 수 있다. 특히, 스레시홀드 전압(Vt), 또는 전압(이 전압에서 트랜지스터 또는 메모리 셀은 "턴온(turn on)" 하거나 또는 데이터의 비트(예를 들어, 전하)를 소거하며 그리고/또는 저장하도록 활성화된다)은, 개별 채널 길이가 감소됨(예를 들어, 소스 및 드레인 영역이 함께 더 가깝게 되는 것)에 따라, 변할 수 있다(예를 들면 감소되는 것). 추가적으로, Vt 롤-오프의 강도(severity)는 다른 메모리 셀 사이에서 변할 수 있다. 이런 방식에서, 메로리 셀 중 선택된 그룹 모두가, 동일한 또는 유사한 전압이 셀에 인가될 때, 프로그래밍/소거 되는 것은 아니다. 이것은 결국 데이터를 훼손시키고 그리고/또는 데이터가 부정확하게 저장되거나 프로그래밍 되게 한다.

마찬가지로, 누설 전류, 크로스 토크(cross talk) 등과 같은, 다른 문제점이 또한 크기조절(scaling)로 인해 발생할 수 있다. 예를 들어, 채널 길이가 감소되고 비트가 함께 더 가깝게 됨에 따라, 전하-트래핑 층 내에 저장된 전하 또는 두 개의 비트를 절연시키는 것은 점점 더 어려워진다. 이러한 방식에서, 크로스-토크는 발 생할 수 있고, 비트는 서로를 오염시킬 수 있으며 그리고 하나의 비트에 관해 수행된 동작이 다른 비트에 영향을 줄 수 있다(때로는 보상 비트 방해(Complimentary Bit Disturb, CBD)로 언급됨). 따라서, 팩킹 밀도를 증가시키고 반면에 Vt 롤-오프 및 CBD와 같은 그로부터 발생할 수 있는 역효과를 감소시키기 위해 크기 변형으로 인한 특징을 감소시키는 것이 바람직하다.

다음은 본 발명의 일부 태양의 기초적인 이해를 제공하기 위해 본 발명의 간단한 개요를 제공한다. 이 개요는 본 발명의 포괄적인 개관이 아니다. 이것은 본 발명의 범위를 한정하거나 또는 본 발명의 핵심적인 또는 중요한 구성요소를 확인하려는 것이 아니다. 오히려, 주목적은 단지 본 발명의 하나 이상의 사상을, 이후에 제공되는 더 자세한 설명의 서두로서, 간소화된 형태로 제공하려는 것이다.

본 발명은, 트랜지스터 기반의 메모리 디바이스를 형성함에 있어, 듀얼 폴리 프로세스를 수행하는 것에 관한 것이다. 이 프로세스는, 매몰된 비트라인이, Vt 롤-오프를 개선하고 그리고 공간과 자원(resources)을 절약하기 위해, 종래 비트라인보다 더 얕은 깊이로 그리고 더 적은 에너지로 형성되도록 한다. 옥사이드 물질은 또한, 비트라인과 워드라인 사이에서의 항복 전압(breakdown voltage)을 개선하기 위해(예를 들어, 증가시키는 것), 매몰된 비트라인 위에 형성되며, 따라서 프로그래밍 및 소거 전하 사이에 더 큰 차이를 제공하고 더 신뢰할 수 있는 데이터 저장을 제공한다. 이 프로세스는 또한 매몰된 비트라인 폭의 감소를 용이하게 하고 따라서 비트라인이 함께 더 가까이 형성되도록 한다. 결과적으로, 더 많은 디바이스가 동일한 또는 더 작은 영역 안에 "팩킹" 될 수 있다.

본 발명의 하나 이상의 태양에 따라, 반도체 기판상에 듀얼 비트 메모리 코어 어레이의 적어도 일부분을 형성하는 방법이 개시된다. 이 방법은 기판 위에 전하 트래핑 유전층을 형성하고 그리고 전하 트래핑 유전층 위에 제 1 폴리 층을 형성하는 것이다. 하드 마스크는 제 1 폴리 층 위에 형성되고, 그리고 하드 마스크 피처들(hardmask features)(이들 사이에 각각의 제 1 스페이싱들(spacings)을 가진다)를 형성하기 위해 패터닝 된다. 제 1 스페이싱들은 각각의 제 1 폭(widths)을 가진다. 그 다음으로 스페이서(spacer) 물질 층은 하드마스크 피처들 위에 형성되고, 그리고 하드마스크 피처들에 인접한 측벽 스페이서를 형성하기 위해 패터닝 된다. 이것에 의해 측벽 스페이서의 각 쌍은 비트라인 개구(openings)를 정의한다. 그 다음으로 제 1 폴리 층은 그들 안에 제 2 스페이싱을 형성하기 위해 패터닝 되고, 제 2 스페이싱은 비트라인 개구들의 각각의 폭과 실질적으로 같은 각각의 제 2 폭을 가진다. 그 다음으로 전하 트래핑 유전층은 그 안에 제 3 스페이싱을 형성하기 위해 패터닝 되고, 제 3 스페이싱은 비트라인 개구들의 각각의 폭과 실질적으로 같은 각각의 제 3 폭을 가진다. 그 다음으로 비트라인 임플랜트는, 기판 안에 매몰된 비트라인을 확립하기 위해 비트라인 개구 그리고 제 2 스페이싱 그리고 제 3 스페이싱을 통해, 수행된다. 매몰된 비트라인은 비트라인 개구들의 각각의 폭에 실질적으로 대응하는 각각의 비트라인 폭을 가진다. 그 다음으로 고온 옥사이드 증착이 하나 이상의 옥사이드 기반의 물질로 상기 제 3 스페이싱을 채우기 위해 수행된다. 그 이후에 마찬가지로 고밀도 플라즈마 옥사이드 증착이 하나 이상의 옥사이드 기반의 물질로 제 2 스페이싱을 채우기 위해 수행된다. 그 다음으로 화학적 기계적 연마가 과다 옥사이드 기반의 물질을 제거하기 위해 수행된다. 마지막으로, 제 2 폴리 층이 전하 트래핑 유전층 위에 형성되고, 그리고 매몰된 비트라인 위에 놓인 워드라인을 형성하기 패터닝 된다.

본 발명의 하나 이상의 다른 특징에 따르면, 듀얼 비트 메모리 디바이스가 개시된다. 이 디바이스는 반도체 기판상에 형성되고, 기판 위에 놓인 전하 트래핑 유전층을 포함한다. 이 디바이스는 또한 소스 및 드레인 영역의 역할을 하는 매몰된 비트라인 사이에서 기판 내에 확립된 채널 영역 위에 위치한 게이트 구조를 가진다. 추가로, 제 1 옥사이드 영역은 게이트 구조에 인접한 매몰된 비트라인을 위에 형성되고 그리고 제 2 옥사이드 영역은 또한 게이트 구조에 인접한 제 1 옥사이드 영역 위에 형성된다.

앞에서 말한 그리고 관련된 목적을 달성하기 위해, 다음의 설명과 첨부되는 도면은 본 발명의 어떤 예시적인 태양 및 실시예를 세부적으로 설명한다. 단지 다양한 몇 가지 방법을 나타내는 것이고 여기에 본 발명의 하나 이상의 태양이 이용될 수 있다. 본 발명의 다른 태양, 장점 그리고 새로운 특징은 첨부되는 도면과 연결되어 고려될 때, 본 발명의 다음에 나오는 상세한 설명으로부터 명백해질 것이다.

도 1은 듀얼 비트 플래시 메모리 디바이스의 평면도이다.

도 2는 가상 그라운드 타입 구성에서 도 1에서 도시된 코어 중 하나의 코어 의 적어도 부분을 포함할 수 있는 메모리 코어의 일부분의 배선도이다.

도 3은 도 1에서 도시된 코어 중 하나의 코어의 적어도 부분을 포함할 수 있는 메모리 코어의 적어도 일부분의 평면도이다.

도 4는 도 3의 라인 4--4를 따라 취해진 듀얼 비트 플래시 메모리의 일부분의 횡단면 등축도이다.

도 5는 본 발명의 하나 이상의 태양에 따른 메모리 디바이스를 형성하는 방법의 한 예를 나타낸 순서도이다. 여기서 듀얼 폴리 층이 비트라인 크기를 감소시키기 위해 그리고 항복 스레시홀드 전압을 증가시키기 위해 구현된다.

도 6 - 23은 본 발명의 하나 이상의 태양에 따라 형성된 메모리의 횡단면도이다.

도 24는 도 3에서 도시된 것과 유사한 메모리 코어의 적어도 일부분의 평면도이다. 그러나 대신에 도 21 및 22에서 도시된 것과 같은 본 발명의 하나 이상의 태양에 따라 형성된 디바이스에서의 견본이 된다.

본 발명의 하나 이상의 태양이 도면을 참조하여 설명되며, 여기서 동일한 참조 번호는 일반적으로 여기서 전체적으로 동일한 구성요소를 언급하는 것으로 사용되고, 그리고 여기서 다양한 구조는 반드시 일정한 비율로 도시된 것이 아니다. 다음의 설명에서, 설명을 위해, 특정된 다양한 세부사항이 본 발명의 하나 이상의 태양의 완전한 이해를 제공하기 위해 설명된다. 그러나 본 발명의 기술 분야의 숙련된 자에게는 이러한 특정된 세부 사항 일부만 가지고도 본 발명은 실시될 수 있다 는 것이 명백할 것이다. 다른 예에서, 잘 알려진 구조 및 디바이스는 본 발명의 하나 이상의 태양을 설명하는 것을 용이하게 하기 위해 다른 형태 또는 블록도로 나타난다.

본 발명은, 트랜지스터 기반의 메모리 디바이스를 형성함에 있어, 듀얼 폴리 프로세스를 수행하는 것에 관한 것이다. 이 프로세스는, 매몰된 비트라인이, Vt 롤-오프를 개선하고 그리고 공간과 자원을 절약하기 위해, 종래 비트라인보다 더 얕은 깊이로 그리고 더 적은 에너지로 형성되도록 한다. 옥사이드 물질은 또한, 비트라인과 워드라인 사이에서의 항복 전압을 개선하기 위해(예를 들어, 증가시키는 것), 매몰된 비트라인 위에 형성되며, 따라서 프로그래밍 및 소거 전하 사이에 더 큰 차이를 제공하고 더 신뢰할 수 있는 데이터 저장을 제공한다. 이 프로세스는 또한 매몰된 비트라인 폭의 감소를 용이하게 하고 따라서 비트라인이 함께 더 가까이 형성되도록 한다. 결과적으로, 더 많은 디바이스가 동일한 또는 더 작은 영역 안에 "팩킹" 될 수 있다.

먼저 도 1을 참조하면, 예시적인 듀얼 비트 플래시 EEPROM(100)의 평면도가 도시된다. 메모리(100)는 일반적으로 반도체 기판(102)을 포함한다. 이 기판 안에 하나 이상의 고-밀도 코어 영역(104)과 하나 이상의 저-밀도 주변 부분이 형성된다. 고-밀도 코어 영역은 일반적으로, 개별적으로 어드레싱 가능하고, 실질적으로 동일한 듀얼 비트 플래시 메모리 셀의, 하나 이상의 M × N 어레이(104)을 포함한다. 반면에 저-밀도 주변 부분은 일반적으로 입력/출력(Input/Output, I/O) 회로(106)를 포함하고 개별적인 메모리 셀을 선택적으로 어드레싱하기 위한 프로그래 밍 회로를 포함한다. 프로그래밍 회로가 파트별로 제공되며 하나 이상의 x-디코더(108) 그리고 하나 이상의 y-디코더(110)을 포함한다. 이들은 선택되고 어드레싱된 메모리 셀의 소스, 게이트, 및/또는 드레인을 미리 결정된 전압 또는 임피던스(impedances)에 선택적으로 연결하여 개별 메모리 셀 상에서의 지정된 동작(예를 들어, 프로그래밍, 읽기, 및 소거, 그리고 이러한 동작에 영향을 미치도록 필요한 전압을 끌어내는 것)에 영향을 미치도록 I/O 회로(106)와 협력한다.

도 2로 가서, 도 1에서 도시된 M × N 어레이 코어(104) 가운데 하나의 코어의 적어도 부분을 포함할 수 있는, 메모리 코어의 일부분(200)의 배선도가 제공된다. 회로 배선도는 메모리 셀의 라인을 보여주는데, 이것은 예를 들어 가상 그라운드 타입 실시예에서 메모리 셀(201 내지 204)을 포함한다. 각각의 메모리 셀(201 내지 204)은 워드라인(206)(제어 게이트로서의 역할을 함)에 연결되고 그리고 메모리 셀의 쌍은 공통 비트라인을 공유한다. 예를 들어, 보여진 예에서, 메모리 셀(201)은 비트라인(208과 209)을 관련시킨다; 메모리 셀(202)은 비트라인(209와 210)을 관련시킨다; 메모리 셀(203)은 비트라인(210과 211)을 관련시킨다; 그리고 메모리 셀(204)는 비트라인(211과 212)을 관련시킨다. 그것으로서 셀(201과 202)은 비트라인(209)을 공유하고, 셀(202와 203)은 비트라인(210)을 공유하고 그리고 셀(203과 204)은 비트라인(211)을 각각 공유한다.

전기적 소스 또는 드레인으로의 메모리 셀 내의 비트라인의 연결 및 워드라인 상에서의 신호에 따라, 메모리 셀(201 내지 204)은 위치(215 내지 222)에서 비트를 쓰고, 읽고, 그리고 소거할 수 있다. 예를 들어, 위치(215)에서 비트의 제어 는 드레인의 비트라인(208)으로의 연결, 그리고 소스의 비트라인(209)으로의 연결을 통하여 달성된다. 마찬가지로, 위치(216)에서 비트의 제어는 드레인의 비트라인(209)으로의 연결, 그리고 소스의 비트라인(208)으로의 연결을 통하여 달성된다. 인접한 메모리 셀이 공통 비트라인을 공유할지라도, 인접 메모리 셀은 서로를 간섭하지 않는데, 왜냐하면 메모리 셀은 일반적으로 한번에 하나씩 프로그래밍 되고 그리고 그러한 경우에 단지 하나의 메모리 셀이 프로그래밍 동안 한번에 활성화되기 때문이라는 사실을 알 수 있다.

도 3을 참조하면, 메모리 코어의 적어도 일부분(300)의 평면도가 제공된다. 그러한 것은 도 1에서 도시된 M × N 어레이 코어(104) 가운데 하나의 적어도 부분을 포함할 수 있다. 메모리(300)는 반도체 기판(102) 상에 형성되고, 그리고 서로에 실질적으로 병렬로 확장하는 다수의 임플랜트된 비트라인(304)을 가지며, 그리고 서로에 실질적으로 병렬로 확장하는 그리고 다수의 임플랜트된 비트라인(304)에 실질적으로 수직으로 확장하는 다수의 형성되는 워드라인(302)을 더 포함한다. 워드라인(302)과 비트라인(304)은 도 1에서 도시되는 x-디코더(108) 및 y-디코더(110)에 의해, 적어도 부분적으로, 제공될 수 있는 프로그래밍 회로로의 콘택(contacts)과 상호연결(도시되지 않음)을 가진다는 것을 알 수 있다.

도 4는 도 3의 라인 4--4를 따라 취해진 듀얼 비트 플래시 메모리의 일부분의 횡단면 등축도(400)이다. 반도체 기판(102)(이 위에 메모리가 형성됨)은, 이 안에 스레시홀드 조절 임플랜트(V_tadjust) 영역(402)을 확립하기 위해, 붕소와 같은 p- 타입 불순물로 도핑(doping)된다. 스레시홀드 조절 임플랜트는 반도체 기판(102)보다 더 높은 농도로 도핑되는 영역(402)을 제공한다. 예를 들어, 기판은 실리콘으로 형성으로 형성될 수 있고, 그 자체가 p-타입 불순물로 도핑될 수 있다. 스레시홀드 조절 임플랜트(402)는 메모리(400) 내에서 다양한 셀의 스레시홀드 전압을 제어하는 것을 돕는다.

전하-트래핑 유전층(404)은 반도체 기판(102) 위에 증착된다. 전하-트래핑 유전층(404)은 일반적으로 3 개의 개별 층으로 구성될 수 있다: 제 1 절연층(406), 전하-트래핑 층(408), 그리고 제 2 절연층(410). 제 1 및 제 2 절연층(406과 410)은 일반적으로 실리콘 다이옥사이드(silicon dioxide)(SiO₂)와 같은 옥사이드 유전체로 형성되고, 전하-트래핑 층(408)은 일반적으로 실리콘 나이트리드(silicon nitride)(Si_xN_y)와 같은 나이트리드 유전체로 형성된다. 옥사이드-나이트리드-옥사이드 구성은 일반적으로 편의를 위해 ONO 층으로 언급된다. 대안적으로, 다른 타입의 전하-트래핑 유전층이 사용될 수 있고 그리고 이것은 본 발명의 범위 내에 있는 것으로 고려된다.

전하 트래핑 유전층(404) 아래에 놓인 제 1 및 제 2 전도성 비트라인(412와 414)은 도 4에서 도시된다. 어떠한 수의 비트라인이 반도체 기판(102) 안으로 임플랜트될 수 있고, 그리고 그러한 비트라인이 도 3에 도시된 비트라인(304)에 대응할 수 있다는 것을 알 수 있다. 비트라인은 일반적으로 비소와 같은 임플랜트된 n-타입 물질로 형성되고, 그리고 일부 예에서는 옥사이드 부분(도시되지 않음)을 포함 할 수 있다. 제 1 및 제 2 전도성 비트라인(412와 414)은 떨어져 있고 그리고 그들 사이에 채널 영역(416)을 정의한다.

마찬가지로, 전하-트래핑 유전층(404) 위에 놓인 제 1 및 제 2 전도성 워드라인(418, 420)이 도시된다. 어떠한 수의 워드라인이 유전층(404) 위에 형성될 수 있고, 그리고 그러한 워드라인이 도 3에 도시된 워드라인(302)에 대응할 수 있다는 것을 알 수 있다. 예를 들어 워드라인은 폴리실리콘 물질로 형성될 수 있는 데, 여기서 폴리실리콘 물질은 유전층(404) 위에 증착될 수 있고 그리고 그 다음에 패터닝되고 에칭될 수 있다.

위치(420과 422)는 일반적으로 데이터의 각각의 비트가 메모리(400)의 셀 또는 하나 내에서 어디에 저장될지를 가리킨다. 채널(416)은 유효 길이 L_eff를 가지며, 그리고 비트(420, 422)는 이 길이가 감소 됨에 따라(예를 들어, 스케일링(scaling)의 결과로) 함께 더 가까이 위치될 수 있다. 이로써, 비트 자신들은 서로를 간섭할 수 있고 그리고/또는 오염시킬 수 있으며 그리고 만약 비트가 서로 너무 가까워 지면 하나의 비트 상에서 수행된 동작은 다른 비트에 영향을 줄 수 있다. 따라서, 일부 경우에서 채널 길이 감소를 통해 메모리가 스케일링 될 수 있는 정도는 제한되며, 채널 길이를 감소시키지(예를 들어 어떤 유효 길이 L_eff이하로) 않으면서 디바이스의 크기를 감소시키는 기술이 요구된다.

보여진 예에서, 매몰된 비트라인(412, 414)은 폭(426)과 깊이(428)로 형성된다. 종래에는, 예를 들어, 이러한 폭(426)은 대략 120 나노-미터(nano-meters)이 며, 반면에 깊이(428)는 대략 800 옹스트롬(angstroms)이다. 위에 놓이는 ONO 층(404)의 전기적 성질과 주로 결합된 이러한 치수는 약 16 볼트의 워드라인과 비트라인 사이에서의 스레시홀드 전압(Vt) 또는 항복 전압을 야기한다.

도 5로 가서, 본 발명의 하나 이상의 태양에 따른 메모리 디바이스를 형성하는 방법(500)이 도시된다. 특히, 비트라인과 워드라인 사이에서의 항복 전압을 높이고, Vt 롤-오프를 감소시키고, 증가된 팩킹 밀도를 용이하게 하기 위해, 더 얇고 더 좁게 매몰되는 비트라인(이들 위에 옥사이드 물질이 형성된다)을 확립하는 듀얼 폴리 프로세스로 메모리가 형성된다. 예를 들어, 그렇게 형성된 메모리 디바이스는 도 1에서 도시된 M × N 어레이 코어 가운데 하나의 적어도 부분을 포함하는 메모리 코어의 일부분에 대응한다.

방법(500)이 일련의 동작 또는 사건으로 이후에 설명되고 서술될지라도, 본 발명은 이러한 동작 또는 사건의 설명된 순서에 한정되지 않는다는 것을 알 수 있다. 예를 들어, 어떤 동작은 여기서 서술되고 그리고/또는 설명되는 것과는 다른 동작 또는 사건과 동시에 그리고/또는 다른 순서로 발생할 수 있다. 추가로, 모든 설명된 단계가 본 발명의 하나 이상의 태양에 따른 방법을 구현하기 위해 요구되는 것은 아니다. 더욱이 하나 이상의 동작은 하나 이상의 개별적인 동작 또는 단계에서 수행될 수 있다.

본 발명의 하나 이상의 태양에 따라 수행되는 방법이 여기서 설명되거나 서술되지 않은 다른 구조와 연관되어서 구현될 수 있을 뿐만 아니라 여기서 설명되거나 서술되는 구조의 프로세싱 및/또는 형성과 연관되어 구현될 수 있다. 예를 들자 면, 이에 관한 방법 또는 변형이, 여기서 보여지거나 서술되지 않은 디바이스와 관련하여서뿐만 아니라, 도 6 - 24와 관련하여 아래에 설명되고 서술되는 듀얼 비트 메모리를 제조하는 데 사용될 수 있다.

메모리는 반도체 기판상에 형성되고, 그리고 단계(502)에서 임의의 스레시홀드 조절 임플랜트 V_tadjust는 기판의 영역을 확립하기 위해 수행되는데, 이 영역은 반도체 기판의 나머지 부분 보다 더 높은 농도로 도핑된다. 예를 들어, 기판은 실리콘으로 형성될 수 있고, 그리고 그 자체가 붕소와 같은 p-타입 불순물로 도핑 될 수 있다. 예를 들어, 스레시홀드 조절 임플랜트는 기판의 나머지에서 사용되는 동일하거나 다른 p-타입 도펀트(dopant)의 더 높은 농도 및/또는 더 높은 에너지 임플랜트를 포함할 수 있고, 메모리의 스레시홀드 전압을 제어하는 것을 돕는다.

단계(504)에서, 전하 트래핑 유전층은 반도체 기판 위에 형성된다. 전하 트래핑 유전층은 제 1 절연층, 전하-트래핑 층, 그리고 제 2 절연층을 포함하는 다중층 물질이 될 수 있다. 예를 들어, 제 1 및 제 2 절연 층은 실리콘 다이옥사이드(SiO₂)와 같은 옥사이드 유전체로 형성될 수 있다. 예를 들어 제 1 절연 층은 약 70 옹스트롬 또는 그보다 작은 두께로 형성될 수 있고, 반면에 제 2 절연 층은 약 100 옹스트롬 또는 그보다 작은 두께로 형성될 수 있다. 전하-트래핑 층은 예를 들어 실리콘 나이트리드(Si_xN_y)와 같은 나이트리드 유전체로 형성될 수 있고, 예를 들어 약 60 내지 80 옹스트롬 두께로 형성될 수 있다. 옥사이드-나이트리드-옥사이드 구성은 편의를 위해 주로 ONO 층으로 언급된다. 대안적으로, 폴리-섬(islands) 또 는 다른 타입의 전하 트래핑 유전층은 본 발명의 하나 이상의 태양에 따라 형성될 수 있다.

그 다음으로 제 1 폴리 층 기반의 물질(들)은 단계(506)에서 전하 트래핑 유전층 위에 형성된다. 이 제 1 폴리 층은 예를 들어 약 900 내지 1100 옹스트롬 두께로 형성될 수 있다. 하드마스크 물질 층은 이 후에 단계(508)에서 제 1 폴리 층 위에 형성된다. (예를 들어 실리콘 나이트리드 또는 실리콘 옥시나이트리드와 같은 유기 물질의) 임의의 무반사 코팅(AntiReflective Coating, ARC) 층은 또한 하드마스크 위에 형성될 수 있고, 그리고 레지스터(resist)는 하드마스크 패터닝을 용이하게 하도록 ARC 층 위에 형성될 수 있다. ARC 층은 특히 노출 동안 반사를 감소시키는 것을 돕고 그리고 그것에 의해 패턴 전달의 충실도를 향상시킨다. 예를 들어 하드마스크는 약 300 내지 700 옹스트롬 두께로 적용되는 옥사이드 기반 물질(들)로부터 형성될 수 있다.

그 다음 하드마스크는 단계(510)에서 패터닝 될 수 있다(예를 들어, 패턴을 하드마스크 상에 전달하기 위한 결합된 포토마스크를 형성하기 위해, 레지스터 및 임의의 ARC 층 양쪽 모두 패터닝되고, 노출되고, 에칭되고, 그리고/또는 선택적으로 스트립핑(stripping)된 후에). 하드마스크 안에 형성된(예를 들어 에칭된), 패터닝된 피처는 적어도 부분적으로 기판 안에 형성될 수 있는 매몰된 비트라인에 대응한다. 특히, 피처 사이의 각각의 스페이싱은 기판 안에 임플랜트 될 수 있는 매몰된 비트라인에 어느 정도 대응한다. 하드마스크 안에서의 스페이싱은 예를 들어 약 100 내지 140 나노-미터 사이의 각각의 폭을 가지도록 형성될 수 있다.

단계(512)에서 (예를 들어, 옥사이드 기반의 물질(들)의) 스페이서 물질 층은 패터닝된 하드마스크 위에 형성된다. 스페이서 물질은 예를 들어 약 200 내지 500 옹스트롬 두께로 형성될 수 있고, 그리고 더 좁은 매몰된 비트라인을 확립하는 것을 돕는 스페이서를 형성하기 위해 사용된다. 이로서, 스페이서 물질이 그 다음으로 하드마스크의 패터닝된 피처에 인접하는 측벽 스페이서를 형성하기 위해 단계(514)에서 패터닝 되고(예를 들어 등방성으로 에칭됨), 이것에 의해 하드마스크 피처들 사이의 각각의 스페이싱을 감소시킨다. 스페이서는 예를 들어 약 20 내지 40 나노-미터 사이의 각각의 폭을 가지도록 형성될 수 있다. 스페이서 사이의 거리는 예를 들어 약 55 내지 85 나노-미터 정도의 폭을 가진 각각의 비트라인 개구를 정의한다. ARC 층이 하드마스크를 패터닝 하는데 사용될 수 있다는 것을 알 수 있으며, ARC 층이 또한 패터닝 될 수 있고 그리고 옥사이드 측벽 스페이서의 두께에 더해질 수 있고, 그리고 각각의 비트라인 개구를 좁게하는 것에 공헌할 수 있다는 것을 알 수 있다.

그 다음으로 제 1 폴리 층은 단계(516)에서 패터닝 된다. 측벽 스페이서는 가이드(guides)로서 역할을 하고, 이로써 제 1 폴리 층 안에 형성되는 스페이싱은 비트라인 개구들의 폭에 대응하는 각각의 폭을 가진다. 마찬가지로 전하 트래핑 유전층은 비트라인 개구들의 폭에 대응하는 각각의 폭을 가진 스페이싱을 포함하도록 단계(518)에서 패터닝 된다. 제 1 및 제 2 유전층을 제거하기 위해 사용되는 에천트(echants)은 또한 패터닝된 하드마스크 피처 및 측벽 스페이서를 제거하는 데 효과적인데, 이것은 이러한 피처는 동일한 또는 유사한 타입의 화합물 즉 옥사이드를 함유하기 때문이라는 것을 알 수 있다. 만약 하드마스크 피처의 일부 흔적이 남아 있다면, 이런 것들은 이후 적당한 시간에서 스트립핑되거나 세정될 수 있다.

그 다음으로 비트라인 임플랜트는 노출된 반도체 기판 안에서의 매몰된 비트라인을 확립하기 위해 단계(520)에서 수행된다. 비트라인 임플랜트는 예를 들어 비소와 같은 n-타입 도펀트를 포함할 수 있다. 제 1 폴리 층과 전하 트래핑 유전체 ONO 층이 제거되기 때문에, 임플랜트는, 예를 들어 약 40 KeV의 종래의 임플랜트 에너지에 비해서, 약 10 KeV의 상대적으로 더 낮은 에너지 레벨에서 수행될 수 있다. 마찬가지로, 비트라인은 예를 들어 약 700 옹스트롬의 종래의 깊이에 비해서 약 300 내지 500 옹스트롬 사이의 더 얕은 깊이로 형성될 수 있다. 추가적으로, 비트라인 임플랜트는 예를 들어 약 2E20/㎤의 농도를 위해 약 1E15/㎠의 첨가량(dosage)에서 수행될 수 있다. 제 1 폴리 및 ONO 층은 임플랜트를 블록화한다. 따라서, 비트라인은 비트라인 개구들의 폭에 실질적으로 대응하는 폭으로 형성된다. 일 예로, 비트라인은 약 70 나노-미터의 폭으로 형성된다.

다음으로 고온 옥사이드 증착이 전하 트래핑 유전층 안에서 형성되는 각각의 스페이싱을 채우기 위해 단계(522)에서 수행된다. 고온 옥사이드 증착이 예를 들어 대략 섭씨 700 내지 1200도 사이의 온도에서 수행될 수 있다. 고온 옥사이드 증착은 각각의 비트라인 위에 옥사이드 성장을 야기하며 반면에 또한 매몰된 비트라인 위에 옥사이드를 증착시킨다. 일 예로, 약 100 옹스트롬의 옥사이드가 성장되고, 반면에 추가적인 약 100 옹스트롬의 옥사이드가 비트라인 위에 증착된다.

그 다음으로 고밀도 플라즈마(High Density Plasma, HDP) 증착은, 옥사이드 물질로 제 1 폴리 층 안에 형성된 각각의 스페이싱을 채우기 위해, 단계(524)에서 수행된다. 예를 들어 HDP 증착은 제 1 폴리 스페이싱을 채우기 위해 약 1 - 10 mTorr의 압력 하에서, 약 300C 내지 약 700C의 온도에서 수행될 수 있다. 그 다음으로 전체 웨이퍼는, 어떠한 과다 옥사이드를 제거하기 위해 그리고 그 위에 있는 구조의 표면을 평탄화하기 위해, 단계(526)에서 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)를 받는다.

그 다음으로 제 2 폴리 층 기반의 물질(들)이 단계(528)에서 제 1 폴리 층 위에 형성된다. 제 1 폴리 층으로서, 이 제 2 폴리 층는 예를 들어 약 900 내지 1100 옹스트롬 두께로 형성될 수 있다. 제 2 폴리 층은 워드라인 물질의 역할을 하고 그리고 그러한 것은 워드라인으로 패터닝 될 수 있다. 따라서, 제 2 폴리 층은 매몰된 비트라인 위에 (예를 들어, 실질적으로 90 도 방향에서) 워드라인을 확립하기 위해 단계(530)에서 패터닝 된다. 그 다음으로 추가적인 백-엔드 프로세싱(back-end processing)을 위해 상기 방법은 계속 될 수 있다.

도 6 - 24로 가서, 본 발명의 하나 이상의 태양에 따라 메모리 디바이스(600)를 형성하는 예시적인 기술이 개시된다(도 6). 특히, 메모리(600)는 매몰된 비트라인의 크기를 감소시키기 위해 그리고 항복 전압 및 스레시홀드 전압 Vt를 개선하기 위해 옥사이드 응용물과 듀얼 폴리 층을 사용하여 형성된다. 이 전까지는 실시하기 어려운 감소된 비트라인 크기가 스케일링 및 증가된 팩킹 밀도를 용이하게 한다. 이렇게 형성되는 메모리 디바이스(600)는 예를 들어 도 1에서 도시된 M × N 어레이 코어 가운데 하나의 적어도 부분을 포함할 수 있는 그러한 메모리 코 어의 일부분에 대응할 수 있다.

처음에, 반도체 기판(602)(이 위에 메모리가 형성됨)은, 기판(602)의 영역(606)(반도체 기판의 나머지보다 더 높은 농도로 도핑됨)을 확립하기 위하여, 스레시 홀드 조절 임플랜트(604)를 받는다(도 6). 기판은 그 자체로 예를 들어 붕소와 같은 p-타입 도펀트로 도핑될 수 있고 그리고 스레시홀드 조절 임플랜트(V_tadjust)는 예를 들어 동일하거나 다른 p-타입 도펀트의 더 높은 농도 및/또는 더 높은 에너지 임플랜트를 포함할 수 있다. 스레시홀드 조절 임플랜트(604)는 메모리 디바이스(600)의 스레시홀드 전압을 제어하는 것을 돕는다. 그러나 스레시홀드 조절 임플랜트는 선택적이고, 그리고 본 발명에 따라서 생략될 수 있다.

여기서 사용되는 기판 또는 반도체 기판으로 언급되는 것은 베이스 반도체 웨이퍼(예를 들어, 실리콘, SiGe 또는 SOI 웨이퍼) 그리고 에피텍시얼 층(epitaxial layers) 또는 그들 위에 형성되거나 그들과 관련된 다른 타입 반도체를 포함할 수 있다는 것을 알 수 있다. 여기서 도시된 구성요소는 간단하고 쉬운 이해를 목적으로 서로에 대해 상대적인 특정된 크기(예를 들어 층 간 크기 및/또는 방향)로 도시되었으며, 그리고 구성요소의 실제 크기는 여기에 나타난 것과 실질적으로 다를 수 있다는 것을 알 수 있다.

그 다음으로 전하 트래핑 유전층(608)은 반도체 기판(602) 위에 형성된다(도 7). 보이는 예에서, 전하 트래핑 유전층(608)은 제 1 절연층(610), 전하 트래핑 층(612), 그리고 제 2 절연층(614)을 포함한다. 제 1 절연층(610)은 예를 들어 약 70 옹스트롬 또는 그보다 작은 두께로 형성되고, 반면에 제 2 절연층(614)은 예를 들어 약 100 옹스트롬 또는 그보다 작은 두께로 형성될 수 있다. 제 1 및 제 2 절연층 모두는 예를 들어 실리콘 다이옥사이드를 포함할 수 있다. 전하-트래핑 층(612)은 예를 들어 실리콘 나이트리드(Si_xN_y)와 같은 나이트리드 유전체로 형성될 수 있고, 그리고 예를 들어 약 60 내지 80 옹스트롬 두께로 형성될 수 있다. 옥사이드-나이트리드-옥사이드 구성은 편의상 일반적으로 ONO 층으로 언급된다. 대안적으로, 폴리-섬 또는 다른 타입의 전하 트래핑 유전층은 본 발명의 하나 이상의 태양에 따라 형성될 수 있다.

그 다음으로 제 1 폴리 층 기반의 물질(들)(616)은 전하 트래핑 유전층(608) 위에 형성된다(도 8). 제 1 폴리 층(616)은 예를 들어 약 900 내지 1100 옹스트롬 두께로 형성될 수 있다. 하드마스크 물질 층(618)은 이후에 제 1 폴리 층(616) 위에 형성된다(도 9). 예를 들어 실리콘 나이트리드 또는 실리콘 옥시나이트리드와 같은 유기 물질을 포함할 수 있는 임의의 무반사 코딩(ARC) 층(도시되지 않음)은 하드마스크(618) 위에 형성될 수 있고, 그리고 레지스터(역시 도시되지 않음)는 하드마스크(618) 패터닝을 용이하게 하도록 ARC 층 위에 형성될 수 있다. ARC 층은 특히 노출 동안 반사를 감소시키는 것을 돕고, 이것에 의해 패턴 전달의 충실도를 개선한다. 예를 들어 하드마스크(618)는 약 300 내지 700 옹스트롬 두께로 가해지는 옥사이드 기반의 물질(들)로부터 형성될 수 있다.

그 다음에 하드마스크(618)는 패터닝된다(예를 들어, 레지스터와 임의의 ARC 층 모두 하드마스크 상에 패턴을 전달하는 결합된 포토마스크를 형성하기 위해 패터닝 되고, 노출되고, 에칭되고, 그리고/또는 선택적으로 스트립핑된다.)(도 10). 하드마스크(618)로부터 형성된(예를 들어 에칭된) 하드마스크 피처(620)는 기판(602) 안에서 형성될 수 있는 매몰된 비트라인에 적어도 부분적으로 대응한다. 특히, 피처(620) 사이의 각각의 스페이싱(622)은 기판(602) 안에 임플랜트될 수 있는 매몰된 비트라인에 어느 정도 대응한다. 하드마스크(618) 안에서의 스페이싱(622)은 예를 들어 100 내지 140 나노-미터 사이의 각각의 폭(624)을 가지도록 형성될 수 있다.

그 다음으로 (예를 들어, 옥사이드 기반의 물질(들)의 임의의 스페이서 물질 층(630)은 패터닝된 하드마스크 피처(620) 위에 형성되고, 제 1 폴리 층(616)의 부분을 노출시킨다(도 11). 스페이서 물질(630)은 예를 들어 약 200 내지 500 옹스트롬 두께로 형성될 수 있고, 더 좁은 매몰된 비트라인을 확립하는 것을 돕는 스페이서를 형성하는 데 사용된다. 이로서, 스페이서 물질(630)은 그 다음으로 하드마스크의 패텅닝된 피처(620)에 인접한 측벽 스페이서(632)를 형성하기 위해 패터닝 된다(예를 들어, 등방성으로 에칭된다)(도 12). 스페이서(632) 사이의 거리는 예를 들어 약 55 내지 85 나노-미터 정도의 폭(636)을 가진 각각의 비트라인 개구(634)를 정의한다. 측벽 스페이서는 예를 들어 약 20 내지 40 나노-미터 사이의 각각의 폭(638)을 가질 수 있다. 만약 ARC 층이 하드마스크(618)를 패터닝하는데 사용된다면, ARC 층은 또한 패터닝되고 그리고 측벽 스페이서(632)의 두께에 더해지며, 따라서 각각의 비트라인 개구(634) 좁히는데 공헌한다는 것을 알 수 있다.

제 1 폴리층(616)은 그 다음으로 가이드의 역할을 하는 측벽 스페이서(632)와 함께 패터닝된다(도 13). 이로서, 제 1 폴리 층(616) 안에 형성된 스페이싱(640)은 비트라인 개구(634)들의 폭(636)에 대응하는 각각의 폭(642)을 가진다(도 12). 3차원적 투시에 있어서, 제 1 폴리 층(616)은 제 1 폴리 물질(616)의 병렬 "스트립(strips)"(644)로 패터닝 된다. 마찬가지로 전하 트래핑 유전층(608)은, 또한 비트라인 개구(634)들의 폭(636)(도 12)에 대응하는 각각의 폭(652)을 가진 스페이싱(650)을 포함하도록 패터닝 된다(도 14)는 것을 알 수 있다. 제 1(610) 및 제 2(614) 유전 층을 제거하기 위해 사용되는 에천트는 또한 패터닝된 하드마스크 피처(620) 및 측벽 스페이서(632)(도 13)를 제거하는 데 효과적인데, 이것은 이러한 피처는 동일한 또는 유사한 타입의 화합물, 즉 옥사이드 기반의 물질을 함유하기 때문이라는 것을 알 수 있다. 만약 하드마스크 피처의 일부 흔적(656)이 남아 있다면, 이런 것들은 청결하게 패터닝된 제 1 폴리 층(616)을 들추어내도록 나중에 스트립핑되거나 세정될 수 있다(도 15).

그 다음에 비트라인 임플랜트(660)는 반도체 기판(602) 안에서의 매몰된 비트라인(662)을 확립하기 위해 수행된다(도 16). 비트라인 임플랜트(660)는 예를 들어 비소와 같은 n-타입 도펀트를 포함할 수 있다. 제 1 폴리 층(616)과 전하 트래핑 유전체 ONO 층(608)이 패터닝 되기 때문에, 임플랜트는, 예를 들어 약 40 KeV의 종래의 임플랜트 에너지에 비해서, 약 10 KeV의 상대적으로 더 낮은 에너지 레벨에서 수행될 수 있다. 이것은 결과적으로 다른 것들 가운데에서 메모리 디바이스를 형성하는 것과 관련되는 비용과 그리고 메모리 디바이스를 형성하는 것에 대해 요 구되는 자원을 감소시킨다.

마찬가지로, 비트라인(662)은 예를 들어 약 700 옹스트롬의 종래의 깊이(428, 도 4)에 비해서 약 300 내지 500 사이의 상대적으로 더 얕은 깊이로 형성될 수 있다. 추가적으로, 비트라인 임플랜트는 예를 들어 약 2E20/㎤의 농도를 위해 약 1E15/㎠의 첨가량(dosage)에서 수행될 수 있다. 제 1 폴리(616) 및 ONO(608)층은 임플랜트(660)를 블록화하고, 따라서 비트라인(662)은 비트라인 개구(634)의 폭(636)에 실질적으로 대응하는 폭(666)으로 형성된다. 이 폭(666)은 예를 들어 약 70 나노-미터가 될 수 있고, 그리고 측벽 스페이서(632)(도 12)의 사용으로 인한 (적어도 부분적으로) 종래 임플랜트된 비트라인(412)의 폭(426)(도 4)보다 실질적으로 더 작다.

다음으로 고온 옥사이드 증착(668)이 전하 트래핑 유전층(608) 안에서 형성되는 각각의 스페이싱(650)을 옥사이드 기반의 물질(670)(도 17)로 채우기 위해 수행된다. 고온 옥사이드 증착이 예를 들어 대략 섭씨 700 내지 1200도 사이의 온도에서 수행될 수 있다. 고온 옥사이드 증착은 각각의 비트라인(662) 위에 옥사이드 성장을 야기하며 반면에 또한 매몰된 비트라인 위에 옥사이드를 증착시킨다. 일 예로, 약 100 옹스트롬의 옥사이드가 성장되고, 반면에 추가적인 약 100 옹스트롬의 옥사이드가 비트라인(662) 위에 증착된다.

그 다음으로 고밀도 플라즈마(HDP) 증착(672)은, 옥사이드 물질(674)(도 18)로 제 1 폴리 층(616) 안에 형성되는 각각의 스페이싱(640)을 채우기 위해, 수행된다(도 18). 예를 들어 HDP 증착(672)은 제 1 폴리 스페이싱(640)을 채우기 위해 약 1 - 10 mTorr의 압력 하에서 그리고 약 300C 내지 약 700C의 온도에서 수행될 수 있다. 그 다음으로 전체 웨이퍼는, 어떠한 과다 옥사이드 물질(674)을 제거하기 위해 그리고 그 위에 있는 구조의 표면을 평탄화하기 위해, 화학적 기계적 연마(CMP)를 받는다(도 19). 3차원적인 투시에서 이것은 결국 제 1 폴리 물질(616)의 패터닝된 스트립(644)과 병렬인 옥사이드 물질(674)의 "스트립"을 초래한다.

그 다음으로 제 2 폴리 층 기반의 물질(들)(676)이 제 1 폴리 층(616) 위에 형성된다(도 20). 제 1 폴리 층(616)으로, 이 제 2 폴리 층(676)은 예를 들어 약 900 내지 1100 옹스트롬 두께로 형성될 수 있다. 제 2 폴리 층(676)은 워드라인 물질의 역할을 하고 그리고 그러한 것은 워드라인으로 패터닝 될 수 있다. 따라서, 그 다음에 제 2 폴리 층(676)은 매몰된 비트라인(662) 위에 워드라인(678)을 확립하기 위해 패터닝 된다(도 21). 워드라인(678)은 비트라인(662)에 관해 약 90도 방향을 향하도록 형성된다는 것을 알 수 있다. 이 "교차된" 방향은 개별 메모리 셀이 어드레싱되도록 한다. 따라서 도 21에서 도시된 도면은 도 6 - 20에 도시된 이미지에 대해 약 90도 회전된다. 이로써, 매몰된 비트라인(662)의 길이 방향 도면 또는 측면도는 도 21에 도시된다. 도 21은 또한 라인 21 - 21(워드라인(678) 안으로 패터닝된 제 2 폴리 층(676)을 가짐)을 따라서 도 20에서의 도면으로 생각될 수 있다.

매몰된 비트라인(662)은, 스트립(644) 사이에 증착된 옥사이드 물질의 "스트립"(674)뿐만 아니라 패터닝된 제 1 폴리 층(616)의 "스트립"(664)에 실질적으로 병렬이기 때문에, 패터닝된 워드라인(678)은 또한 스트립(644, 674)에 실질적으로 수직이라는 것을 알 수 있다. 따라서, 워드라인(678)은 이러한 스트립(644, 674) 위 바로 가까이에 놓이기 때문에, 워드라인은 패터닝된 제 1 폴리 층(616)의 아래에 놓인 스트립(644)에 의해 함께 짧아질 수 있다(만약에 이러한 스트립(644)이 위에 놓인 워드라인(678)을 서로로부터 전기적으로 절연시키도록 패터닝 되지 않는다면). 이로써, 제 2 폴리 층(676)이 워드라인(678)을 형성하도록 패터닝될 때, 이 프로세스는 워드라인(678) 사이에서 스트립(644)의 아래에 놓인 부분이 또한 (예를 들어, 제 2 절연 층(614)을 노출시키도록) 제거될 때까지 계속된다. 따라서, 도 21에서 보이는 옥사이드 물질(674a)의 스트립의 부분은 제 1 폴리 층(616)의 스트립(644a)의 제거된 부분에 의해 들추어 내진다. 이로써, 스트립(674a)의 이렇게 보이는 부분은, 스트립(644a)의 폭(690)과 실질적으로 같은 거리로 스트립(644a)의 남아있는 부분으로부터 실제로 뒤쪽에 놓여 진다(도 20).

도 20을 참고하여, 매몰된 비트라인(662)이 트랜지스터 또는 메모리 셀(600)의 소스 및 드레인 영역의 역할을 하고, 그리고 채널(680)은 이러한 영역 사이에서 정의된다는 것을 알 수 있다. 채널(680)은 트랜지스터의 게이트 아래에 놓이는데, 여기서 워드라인은 일반적으로 메모리 디바이스로서 동작하는 트랜지스터의 게이트로서의 역할을 한다. 충분한 크기의 전압(예를 들어, 스레시홀드 전압(Vt))이 트랜지스터의 게이트에 인가될 때, 트랜지스터 안에서 발생된 전기장은 전류가 소스 및 드레인 영역 사이에서 흐르도록 한다. 이것은 전하(682, 684)(데이터의 비트에 대응함)가 전하 트래핑 층(612) 안에 저장되도록(프로그램되도록) 그리고/또는 전하 트래핑 층(612)으로부터 소거되도록 한다. 본 발명의 하나 이상의 태양이 듀얼 비 트 메모리 셀에 적용되는 거와 같이 듀얼 전하 또는 비트가 여기서 설명된다는 것을 알 수 있다.

그러나 스케일링 발생하고 채널 길이가 상응하여 감소됨에 따라, 스레시홀드 전압 Vt는 변할 수 있다. 예를 들어, 소스 및 드레인 영역이 함께 더 가까이 위치됨에 따라, 데이터 비트를 프로그래밍 및/또는 소거하는데 더욱더 작은 전압이 필요하다. 이것은 Vt 롤-오프을 촉진하고 데이터가 비의도적으로 소거 및/또는 프로그래밍되도록 한다. 그러나 더 얇아진 비트라인(662)은 Vt 롤-오프를 감소시키기는 역할을 하고, 이것에 의해 언제 데이터가 셀(600)로부터 프로그램되고 그리고/또는 소거될지에 관해 더 많은 예측가능성을 제공한다. 추가로, 비트라인(662) 위에 놓인 옥사이드 영역(670, 674)은 비트라인(662)과 워드라인(678) 사이에서 항복 전압을 유지시키는 그리고/또는 증가시키는 역활을 한다(예를 들어 종래의 16V로부터 25V 정도까지). 이러한 방식으로 트랜지스터(600)는 종래 디바이스에 비하여 더 예측가능한 성능을 보여준다.

더욱이, 측벽 스페이서(632)는 각각의 비트라인이 종래의 폭(426)(도 4)에서 더 작은 폭(666)(도 16)까지 감소되도록 한다. 비트라인 폭에서의 이러한 감소의 양(686)은 채널의 길이를 효과적으로 확장시킨다. 그러나 수용할 수 있는 Vt 그리고 크로스-토크, 컴플리먼터리 비트 디스터브(Complimentary Bit Disturb, CBD), 누설 전류 등과 같은 문제점이 적절히 감소되도록 하기 위해, 어떤 유효 채널 길이(L_eff)는 단지 유지될 필요가 있다. 따라서 비트라인 폭에서 감소는 더 많은 비트 라인(662)이 동일한 양의 공간에서 함께 더 가까이 형성되도록 하고 반면에 유효 채널 길이(도 22)를 유지한다. 이로써, 더 많은 트랜지스터/메모리 셀은 반도체 웨이퍼 또는 다이 상에 "팩킹"될 수 있다. 이것은 동일한 또는 더 작은 영역 안에 비트(682 & 684, 688 & 690, 692, 694)와 같은 데이터의 더 많은(듀얼) 비트의 더 효율적인 저장을 용이하게 한다. 비트라인과 워드라인 사이가 실질적으로 수직 방향이라면, 워드라인의 길이 방향 도면이 도 22에서 도시된다는 것을 알 수 있다.

도 23은 도 22에 관하여 설명되는 "압축된" 형식의 패터닝된 워드라인(678)을 나타내지만, 도 22의 라인 23 - 23에서 보는 것이고 또는 약 90도 회전되었다. 도 23은, 패터닝된 워드라인(678)을 나타내고 그리고 대응하는 도 22에 대해 약 90도로 회전되었다는 점에서, 도 21과 유사하다. 그러나 도 23에 도시되는 디바이스는 도 21의 디바이스 보다 더 많은 저장 용량을 갖는다. 마찬가지로, 도 24는, 도 1에서 도시되는 M × N 어레이 코어(104) 가운데 하나의 적어도 부분을 포함할 수 있는 것과 같은 메모리 코어의 적어도 일부분(2400)의 평면도를 나타낸다는 점에서, 도3과 유사하다. 그럼에도 불구하고, 메모리(2400)는 본 발명의 하나 이상의 태양에 따라 도 24에서 응축된다.

메모리(2400)는 반도체 기판(2402) 상에 형성되고, 그리고 실질적으로 서로에 대해 병렬로 확장하는 다수의 임플랜트된 비트라인(2404)을 가지며, 그리고 매몰된 비트라인(2404) 위에 형성된 다수의 워드라인(2406)을 더 포함한다. 워드라인(2406)은 다수의 임플랜트된 비트라인(2404)에 관하여 실질적으로 직각으로 그리고 서로에 대해 실질적으로 병렬로 확장한다. 워드라인(2406)과 비트라인(2404)은 도 1에 도시된 x-디코더(108) 그리고 y-디코더(110)에 의해 적어도 일부가 대표될 수 있는 프로그래밍 회로에 대한 콘택과 상호연결(도시되지 않음)을 가진다는 것을 알 수 있다. 또한 예를 들어 도 22는 라인 22--22를 따라 취해진 도 24에서 도시되는 것에 대응할 수 있고 반면에 도 23은 예를 들어 라인 23--23을 따라 취해진 도 24에서 도시되는 것에 대응할 수 있다는 것을 알 수 있다.

여기에서 설명된 층 가운데 어느 것은 어떤 하나 이상의 적당한 방식으로 형성될 수 있는 데, 예를 들어 스핀-온 기술(spin-on techniques), 스퍼터링 기술(sputtering techniques)(예를 들어, 마크네트론(magnetron) 또는 이온 빔 스퍼터링(ion beam sputtering)), 화학적 기상 증착(Chemical Vapor Deposition, CVD) 및/또는 저압 화학적 기상 증착(Low Pressure Chemical Vapor Deposition, LPCVD)과 같은 성장 및/또는 증착 기술과 같은 것을 단독으로 또는 조합하여 형성될 수 있다.

본 발명이 하나 이상의 실시예에 관하여 설명되고 보여졌을 지라도, 등가적인 변형과 수정이 본 명세서 및 첨부되는 도면을 읽고 이해한 것을 기초로 본 기술 분야의 다른 숙련된 사람들에게서 일어날 수 있다. 본 발명은 그러한 모든 수정과 변경을 포함하고, 그리고 다음의 특허청구범위에 의해서만 단지 한정된다. 특히 상기 설명된 구성요소(조합, 디바이스, 회로 등)에 의해 수행되는 다양한 기능과 관련하여, 그러한 구성요소를 설명하기 위해 사용된 용어("수단"으로 언급되는 것을 포함함)는, 만약 달리 지시되는 바가 없다면, 설명된 구성요소의 특정 기능을 수행하는 어떠한 구성요소(즉 기능적으로 등가인 구성요소)에 대응하며, 비록 여기서 설명되는 본 발명의 예시적 실시예에서의 기능을 수행하는 개시된 구조와 구조적으로 등가가 아닐지라도 그러하다. 추가로 본 발명의 특별한 특징이 몇몇 실시예 가운데 단지 하나와 관련하여 개시되었을 지라도, 그러한 특징은, 어떤 소정의 또는 특별한 응용에 대해서 요구되고 이로울 수 있는, 다른 실시예의 하나 이상의 다른 특징과 결합될 수 있다. 더욱이 용어 "포함한다", "가지는", "가진다", "함께", 또는 그런 것들의 변형은 상세한 설명이나 특허청구범위에서 사용되는 범위에서, 그러한 용어는 용어 "포함하는"과 유사한 방식으로 포괄하는 것으로 의도된 것이다.

여기서 개시되는 듀얼 비트 메모리를 형성하는 방법은 다른 것 가운데에서도 디바이스 스케일링 그리고 향상된 항복 전압을 용이하게 하는 반도체 제조 분야에서 사용될 수 있다.

Claims

반도체 기판(602) 상에 듀얼 비트 메모리 코어 어레이(600)의 적어도 일부분을 형성하는 방법에 있어서,

상기 기판(602) 위에 전하 트래핑 유전층(608)을 형성하는 단계(504)와;

상기 전하 트래핑 유전층(608) 위에 제 1 폴리 층(616)을 형성하는 단계(506)와;

상기 제 1 폴리 층(616) 위에 하드마스크(618)를 형성하는 단계(508)와;

하드마스크 피처(620)들-이들 사이에 각각의 제 1 스페이싱(622)들을 가진다-을 형성하기 위해 상기 하드마스크(618)를 패터닝하는 단계(510)와, 여기서 상기 제 1 스페이싱들은 각각의 제 1 폭(624)을 가지며;

상기 하드마스크 피처(620)들 위에 스페이서 물질 층(630)을 형성하는 단계(512)와;

상기 하드마스크 피처(620)들에 인접한 측벽 스페이서(632)들을 형성하기 위해 상기 스페이서 물질 층(630)을 패터닝하는 단계(514)와, 여기서 측벽 스페이서들의 각 쌍은 비트라인 개구(634)를 정의하며;

상기 제 1 폴리 층(616) 안에 제 2 스페이싱(640)을 형성하기 위해 상기 제 1 폴리 층(616)을 패터닝하는 단계(516)와, 여기서 상기 제 2 스페이싱은 상기 비트라인 개구(634)들의 각각의 폭(636)과 실질적으로 같은 각각의 제 2 폭(642)을 가지며;

전하 트래핑 유전층(608) 안에 제 3 스페이싱(650)을 형성하기 위해 상기 전하 트래핑 유전층(608)을 패터닝하는 단계(518)와, 여기서 상기 제 3 스페이싱은 상기 비트라인 개구(634)들의 각각의 폭(636)과 실질적으로 같은 각각의 제 3 폭(652)을 가지며;

상기 비트라인 개구(634)들의 각각의 폭(636)에 실질적으로 대응하는 각각의 비트라인 폭(666)을 가진 상기 기판(602) 내에서의 매몰된 비트라인(662)을 확립하기 위해 상기 비트라인 개구(634) 그리고 상기 제 2 스페이싱(640) 그리고 제 3 스페이싱(650)을 통해 비트라인 임플랜트(660)를 수행하는 단계(520)와;

하나 이상의 옥사이드 기반의 물질(670)로 상기 제 3 스페이싱(650)을 채우기 위한 고온 옥사이드 증착(672)을 수행하는 단계(522)와;

하나 이상의 옥사이드 기반의 물질(674)로 상기 제 2 스페이싱(640)을 채우기 위한 고밀도 플라즈마 옥사이드 증착(672)을 수행하는 단계(524)와;

과다 옥사이드 기반의 물질을 제거하기 위해 화학적 기계적 연마를 수행하는 단계(526)와;

상기 전하 트래핑 유전층 위에 제 2 폴리 층(676)을 형성하는 단계(528)와;

상기 매몰된 비트라인(662) 위에 놓인 워드라인(678)을 형성하기 위해 상기 제 2 폴리 층(676)을 패터닝하는 단계(530)를 포함하는 것을 특징으로 하는 듀얼 비트 메모리 코어 어레이의 적어도 일부분을 형성하는 방법.
제 1항에 있어서,

상기 제 1 폴리 층(616)은 약 900 내지 1100 옹스트롬 두께로 형성되는 것을 특징으로 하는 듀얼 비트 메모리 코어 어레이의 적어도 일부분을 형성하는 방법.
제 1항에 있어서,

상기 하드마스크(618)는 하나 이상의 옥사이드 기반의 물질로부터 형성되는 것을 특징으로 하는 듀얼 비트 메모리 코어 어레이의 적어도 일부분을 형성하는 방법.
제 1항에 있어서,

상기 제 1 폭(624)은 약 100 내지 140 나노-미터인 것을 특징으로 하는 듀얼 비트 메모리 코어 어레이의 적어도 일부분을 형성하는 방법.
제 1항에 있어서,

상기 스페이서 물질 층(630)은 약 200 내지 500 옹스트롬 두께로 형성되는 것을 특징으로 하는 듀얼 비트 메모리 코어 어레이의 적어도 일부분을 형성하는 방법.
제 1항에 있어서,

상기 측벽 스페이서(632)들은 약 20 내지 40 나노-미터 사이의 각각의 폭을 가지는 것을 특징으로 하는 듀얼 비트 메모리 코어 어레이의 적어도 일부분을 형성 하는 방법.
제 1항에 있어서,

상기 비트라인 개구(634)는 약 55 내지 85 나노-미터 사이의 각각의 폭을 가지는 것을 특징으로 하는 듀얼 비트 메모리 코어 어레이의 적어도 일부분을 형성하는 방법.
제 1항에 있어서,

상기 비트라인 임플랜트(660)는 약 10 KeV의 에너지 레벨에서 수행되는 것을 특징으로 하는 듀얼 비트 메모리 코어 어레이의 적어도 일부분을 형성하는 방법.
제 1항에 있어서,

상기 비트라인(662)은 약 300 내지 500 암스트롱 깊이로 형성되는 것을 특징으로 하는 듀얼 비트 메모리 코어 어레이의 적어도 일부분을 형성하는 방법.
제 1항에 있어서,

상기 비트라인(662)은 약 70 나노-미터의 폭으로 형성되는 것을 특징으로 하는 듀얼 비트 메모리 코어 어레이의 적어도 일부분을 형성하는 방법.