CN101673735B

CN101673735B - 默认多晶硅间距设计规则下的混合多晶硅间距单元设计结构及系统

Info

Publication number: CN101673735B
Application number: CN2009101764064A
Authority: CN
Inventors: 侯永清; 田丽钧; 鲁立忠; 李秉中; 郭大鹏
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2008-09-12
Filing date: 2009-09-14
Publication date: 2011-11-16
Anticipated expiration: 2029-09-14
Also published as: CN101673735A

Abstract

本发明公开一种保留类型-1单元与类型-2单元的集成电路。类型-1单元包括具有默认多晶硅间距的多晶硅线。类型-2单元包括具有非默认多晶硅间距的多晶硅线。第一边界区域包括至少一个隔离区域，所述隔离区域沿第一方向位于类型-1单元与类型-2单元之间。所述第一边界区域包括至少一个合并伪多晶硅线，其中所述至少一个合并伪多晶硅线包括符合所述类型-1单元的默认多晶硅间距的第一部分，以及符合所述类型-2单元的非默认多晶硅间距的第二部分。

Description

默认多晶硅间距设计规则下的混合多晶硅间距单元设计结构及系统

技术领域

本发明通常涉及集成电路结构版图，尤其涉及一种具有与默认多晶硅间距单元混合的非默认多晶硅间距单元的系统以及集成电路版图。背景技术

随着半导体工业对晶体管密度的改进，其中一个挑战正在控制制造变化。由于多晶硅临界尺寸(CD)影响着晶体管性能，因此多晶硅临界尺寸(CD)控制是集成电路处理中的一个关键要求。多晶硅临界尺寸控制通常必须衡量用于新技术，以保持沟道长度常数的百分比变化。这些关键要求常常使得多晶硅第一层需要新的图案化解决方案和设计准则。

在光刻和蚀刻工艺过程中，增强临界尺寸控制的公知方法是在版图工艺中插入伪多晶硅线。伪多晶硅线有助于后续的蚀刻工艺，以及有助于图案化。由于不同的图案密度，不同的蚀刻剂消耗导致在密集和单个图案之间的蚀刻歪斜。通常，区域中具有低密度的所有可用蚀刻剂被快速消耗，并因而蚀刻率显著下降。为了减少蚀刻歪斜，可以以特定间隔邻近主要图案插入伪多晶硅线。此外，伪多晶硅线可以放置在有源层区域的外侧。伪多晶硅线需要正确放置，从而实现电阻的适刷性以及蚀刻工艺更好。

设计规则指定了器件版图的约束。例如，设计规则通常指定可在版图中使用的最小宽度结构，例如多晶硅线宽度和沟道长度。此外，设计规则指定了可用来确保结构不会短路的结构间最小间距。规则间隔结构线的间距为第一线的第一侧到邻近线第一侧的距离。因此，间距为结构线宽度加上结构线之间的中间间隔。

早期的现有版图已经放松了设计规则，允许多晶硅宽度、间隔和器件方位随意组合。由于器件缩减，设计规则发生改变，以适应光学邻近修正(Optical proximity correction，OPC)和/或相位偏移光罩(PSM)、和/或离轴照明(OAI)的使用。在照明技术，例如离轴照明中来获得最小线宽和最小间隔的变化，可能不允许相同的缩放比例用于较宽的线，或者可能使得沿第一方向和第二方向的缩放比例不同。当版图可预测，并且不存在由于使用不期望的设计规则组合而造成的热区时，这些工具和方法起到最好的作用。

在一些工艺中，例如如果使用离轴照明，则选择光刻工艺来增强版图中最常见间距的特性。当最优化设计中最少或最常使用的间距用于其中一个间距中，可能存在其他间距，光刻工艺导致对该间距的较弱响应，并因而较小的聚合/工艺窗深度。这些问题已经导致具有一致多晶硅间距的版图单元出现，其中一致多晶硅间距沿着越过器件单元的单方向定位。这些单元被称作为默认单元。因此，执行改变的设计规则，其中多晶硅版图规则基于限制的多晶硅线宽度、多晶硅间隔以及方向。

但是，一些电路不能满足多晶硅间距的要求。例如，footer、接头(header)、电平转换器以及解耦单元可能需要不同的多晶硅间距。使用默认多晶硅间距单元库的电路设计者可能需要在器件版图中设置非默认多晶硅间距单元。随着电路设计者努力将非默认单元应用到别的默认单元器件中，混淆以及器件版图难度可能出现。

然后，需要的是一种适应默认和非默认单元的混合多晶硅间距单元的新集成电路结构及系统，以克服现有技术的上述缺陷。发明内容

通过混合默认多晶硅间距单元和非默认多晶硅间距单元的集成电路结构和系统，通常上述及其他问题可以解决或避开，并且通常获得技术优点。

根据本发明的实施例，本发明提出了一种保留类型-1单元与类型-2单元的集成电路。类型-1单元包括具有默认多晶硅间距的多晶硅线。类型-2单元包括具有非默认多晶硅间距的多晶硅线。第一边界区域包括至少一个隔离区域，所述隔离区域沿第一方向位于类型-1单元与类型-2单元之间。所述第一边界区域包括至少一个合并伪多晶硅线，其中所述至少一个合并伪多晶硅线包括符合所述类型-1单元的默认多晶硅间距的第一部分，以及符合所述类型-2单元的非默认多晶硅间距的第二部分。

优选实施例的优点包括，提供了用来支配将非默认多晶硅单元包括到默认多晶硅间距单元器件中的规则。当除了默认多晶硅单元外提供非默认多晶硅单元到设计版图中时，这些实施例考虑可预见性。

为了更好地理解下文中对本发明的详细描述，上文广泛地概述了本发明的示例实施例的特征及技术优点。本发明实施例的附加特征和优点将在下面的描述中给出，这些特征和优点形成本发明保护范围要求的目标。本领域的普通技术人员应当了解，文中公开的概念与特定实施例可以容易地作为修改或设计其他结构或步骤的基础，以实现本发明相同的目的。本领域的普通技术人员应当了解，这样的等同结构不脱离如所附权利要求限定的示例实施例的精神和范围。附图说明

为了更完全地理解本发明的实施例及其附图，现在将结合附图给出下文描述，其中：

图1为九个默认多晶硅单元的有源和多晶硅层的平面示意图；

图2为九个单元的有源和多晶硅层的平面示意图；

图3为根据本发明一个实施例的六个单元的有源和多晶硅层平面示意图；

图4为根据本发明另一个实施例的六个单元的有源和多晶硅层平面示意图；

图5为根据本发明一个实施例用于将非默认单元容纳在主要默认单元器件版图中的系统流程图；以及

图6为根据本发明另一个实施例用于将非默认单元容纳在主要默认单元器件版图中的系统流程图。

不同附图中的对应数字和符号通常表示对应的部件，除非另有指示。附图的绘制是为了清楚地阐述优选实施例的相关方面，并不需要按照比例绘制。具体实施方式

下面将详细讨论本发明优选实施例的实现和使用。但是应当理解，示例实施例提供了许多可适应的发明概念，这些发明概念能够体现在各种不同的特定环境下。这里讨论的特定实施例仅仅显示了实现和使用本发明的特定方式，而不能解释为对本发明的限制。

本发明将针对特定环境下，即具有混合默认和非默认单层多晶硅单元的示例实施例进行描述。但是，本发明还可以适用于其他半导体器件，包括那些具有多个多晶硅层的半导体器件。

现在参考图1，该图显示了九个单元的有源和多晶硅层平面示意图。版图对象的例子包括单元、多晶硅、有源区域、隔离区以及伪多晶硅线，但是不局限于此。在本发明的一个实施例中，这些单元在版图中按多行排列。图1所示的示例版图100包括来自例如单元库的默认多晶硅单元。默认多晶硅表示大多数器件单元的多晶硅间距。多晶硅间距被限制为库单元和/或器件单元的特定间距。限制的间距则变为用于单元、器件或库的默认间距。任何具有不同间距的单元则为非限制或非默认单元。每个单元，单元-1a到单元-1i为类型-1或者默认多晶硅单元。每个单元具有隔离区边界，围绕所有的有源和多晶硅形状(虚线)。这些单元边界沿第一方向邻接。单元高度沿第二方向，并且单元宽度沿第一方向。单元-1a、单元-1d和单元-1g的单元高度“H”分别为Ha、Hd和Hg。单元1g、单元1h和单元1i的单元宽度“W”分别为Wg、Wh和Wi。请注意，每个类型-1的单元为均匀的多个默认多晶硅间距。

单元-1a到1i为类型-1(默认)单元。每个单元中的多晶硅线102具有相同的多晶硅间距，例如单元-1c中显示的多晶硅间距104，并且多晶硅线102沿着相同方向定位。此外，从单元到单元之间，多晶硅线沿着第二方向一个在另一个的上方对准，例如单元-1b中的多晶硅线106，单元-1e中的多晶硅线108，以及单元-1h中的多晶硅线110。当然，本技术领域普通技术人员应当理解，图1仅显示了那些在器件版图中可以发现的单元数量的少量样本。此外，多于一个的类型-2单元可以放置在版图中。并且，版图中的单元可以包括许多有源层区域，例如单元-1a、单元-1c和单元-1i中的112。有源层区域112的外侧为场(field)或隔离区，例如单元-1a、单元-1f和单元-1g中的114。多晶硅线可以进一步包括栅极多晶硅线和/或形状，以及场多晶硅线和/或形状，其中栅极多晶硅线和/或形状为位于有源层上方的多晶硅，场多晶硅线和/或形状通常位于隔离区120上方。伪多晶硅线，例如伪多晶硅线125可以放置在单元的边界区域内，如图所示例如单元-1b和单元-1c之间，单元-1f的边界区域上，以及单元-1g和单元-1h之间。

通常，伪多晶硅线125的放置根据器件工程师定义的系统规则选择，并通过分辨率增强技术(RET)工具执行。例如工具可以包括MentorGraphics的Calibre^TM和Synopsys的Proteus^TM。可以在单元放置在版图中之后放置伪多晶硅线125。但是，这些实施例的范围不局限于此。

图2显示了九个单元的有源和多晶硅层的平面示意图。示例版图200为混合的类型-1(默认)与类型-2(非默认)版图。示例版图200显示了为非默认多晶硅单元的单元-2j，以及为默认多晶硅单元的单元-1a、1b、1c、1d、1f、1g、1h和1i。用于单元-2j的边界区域如图所示被标记为201、202、203和204。

边界区域202和204为沿版图200的第一方向的边界区域，以及边界区域201和203为沿版图200的第二方向的边界区域。首先参见边界区域202和204，从图2显然可知类型-1多晶硅间距220(图示在单元-1d中)不同于类型-2多晶硅间距222(图示在单元-2j中)。伪多晶硅线225和226沿第一方向具有多晶硅间距220，的确遵循类型-1(默认)多晶硅规则，但是多晶硅线225沿第二方向不遵循默认多晶硅规则。由于单元-2j不是多个类型-1多晶硅间距220，并因而不允许周围的单元与它们对应相邻的类型-1单元对准，因此出现不匹配。

正如图2显然可知，单元-1a的多晶硅线230沿第二方向没有和单元-1d的多晶硅线231对准，并且单元-1g的多晶硅线232没有和多晶硅线231对准，虽然事实上这些单元为类型-1默认单元。因此，单元-1a、单元-1d和单元-1g不遵循默认多晶硅单元准则。此外，沿第二方向的边界区域201和203在示例版图200中可能过窄。窄的边界201和203允许第二方向的非遵循多晶硅线紧密接近。单元-1b的多晶硅线206没有和单元-2j的多晶硅线208对准，并且单元-1h的多晶硅线210也没有和多晶硅线208对准。因此，单元之间剩下的空间可能不足以可靠的多晶硅图案化和蚀刻，并且可能导致多晶硅短路。

图3显示了根据本发明一个实施例的六个单元的有源和多晶硅层平面示意图。为了简化图3，仅六个单元显示在示例版图300中。首先，类型-2单元，单元-2k被设计为类型-1多晶硅间距320的倍数，其中倍数是包含其他数量没有余数的整倍数的数量。在示例版图300中，单元-2k为类型-1多晶硅间距320的10倍。产生为类型-1多晶硅间距倍数的类型-2单元是有利的，因为这遵循默认多晶硅设计准则的单元-1d、单元-1g和单元-1a(图中未显示)，因此多晶硅线沿第二方向对准。

此外，沿第二方向303的隔离区允许多晶硅线向多晶硅线间隔增加。图示实施例的结构具有从沿着第二方向的相邻单元向类型-2单元，例如图3的单元-2k最小化或消除多晶硅到多晶硅短路的优点。虽然多晶硅线在单元-2k与单元-1h之间沿第二方向没有对准，但是多晶硅线之间的距离足以防止单元之间的接通。伪多晶硅线，例如多晶硅线350和多晶硅线352被增加到类型-2单元和与类型-2单元并置的第一方向类型-1单元，例如单元-1d和单元-1f之间的边界区域内。

此外，类型-2伪多晶硅线351和/或353可以增加到符合非默认多晶硅间距322的类型-2单元的一侧或者两侧的边界区域中。类型-2多晶硅间距322因此延伸到类型-2边界区域的隔离区域中。类型-2间距322到隔离区域303中的延伸可以允许设置在单元-2k的有源区域上的多晶硅线更可靠的图案化以及蚀刻。有源区域的精确图案化和蚀刻通常对器件性能是关键的。并置的两个多晶硅线可以合并到一个多晶硅线中，其中合并多晶硅线的第一部分符合类型-1单元的多晶硅间距，以及合并多晶硅线的第二部分符合类型-2单元的多晶硅间距。换言之，在版图阶段，两个单元之间可以没有间隙，或者可以一个覆盖于另一个上面。因此，两个单元可以合并到一个直线形状中，而不是两个区别的直线形状中。这是示例实施例的优点，因为通过覆盖合并的多晶硅线，可以节省半导体版图的空间。

图4显示了本发明又一个实施例的六个单元的有源和多晶硅层平面示意图。在示例版图400中，单元-21具有宽度，该宽度为类型-1单元默认多晶硅间距的倍数，加上放置额外伪多晶硅线到类型-2单元中的额外区域。示例版图400中的单元-21为类型-1多晶硅间距420的11倍。默认伪多晶硅线450和452分别放置到类型-2单元-11和类型-1单元-2d以及单元-1f之间的边界中。默认伪多晶硅线460和461放置在类型-2单元，例如示例版图400中所示的单元-21中。此外，在图示实施例中，非默认伪多晶硅线462与默认伪多晶硅线461并列设置。在另一个实施例中，默认伪多晶硅线460和/或461可以具有并置的非默认多晶硅线。在最终的版图中，与默认伪多晶硅线并列设置的非默认伪多晶硅线可以并入到一个大的多晶硅线中，例如版图400中的线461和462的结合。请注意，在版图400中，用于类型-1单元的多晶硅间距继续到类型-2单元的边缘。此外，注意到单元之间的第二方向间隔进行扩展以防止多晶硅短路。单元版图中固定有更大的垂直间隔，因此不管其中单元-21放置在哪里，在单元-21与其上、下的相邻单元中的多晶硅线之间将具有更大的垂直间隔，该垂直间隔的单元高度为默认多晶硅间距的倍数。

图5为根据本发明一个实施例用于将具有不匹配多晶硅线(非默认多晶硅线间距)的单元容纳在默认多晶硅器件中的系统流程图。工艺500首先是确定类型-1(默认)单元的默认多晶硅间距(步骤502)。产生类型-2(非默认)单元为默认多晶硅间距的倍数(步骤504)。将类型-1单元和类型-2单元布置在器件版图中(步骤506)。虽然实施例显示了一个类型-2单元，但是本领域普通技术人员应当了解多个类型-2单元可以放置在版图中。

默认多晶硅间距的伪多晶硅线放置在类型-1单元与类型-2单元之间的第一方向边界区域中(步骤508)。至少一个非默认多晶硅间距伪多晶硅线与第一方向边界区域中的默认多晶硅间距伪多晶硅线合并(步骤510)。由于当邻接类型-1单元时需要更大的多晶硅线间隔，因此类型-2单元可以沿第一方向增加。此外，类型-2单元可以需要更多的多晶硅线来满足性能要求。因此，类型-2单元可以或许沿第一方向比这里显示的更宽。通过设计提供更多的隔离间隔到其垂直相邻的多晶硅线，类型-2单元中的多晶硅线可以更短(步骤512)。因此，工艺500结束。

图6为根据本发明另一个实施例用于将具有不匹配多晶硅线(非默认多晶硅线间距)的单元容纳在类型-1器件中的系统流程图。工艺600首先是确定类型-1单元的多晶硅间距(步骤602)。利用分配用于非默认单元中伪多晶硅线的额外区域产生类型-2单元，其中产生的类型-2单元为类型-1单元的默认多晶硅间距的倍数(步骤604)。将类型-1单元和类型-2单元均放置在器件版图中(步骤606)。默认多晶硅间距伪多晶硅线杯增加到类型-1单元与类型-2单元之间的第一方向边界区域中(步骤608)。默认多晶硅间距伪多晶硅线杯增加到与边界伪多晶硅线相邻的类型-2单元中(步骤610)。至少一个非默认多晶硅间距伪多晶硅线被放置与置于类型-2单元中的默认多晶硅间距伪多晶硅线邻接(步骤612)。合并邻接的伪多晶硅线(步骤614)。增加沿第二方向边界区域类型-单元与类型-2单元之间的区域(步骤616)。因此，工艺600结束。

虽然上文已详细阐述了本发明的实施例及其优点，但是应当理解，在不脱离如所附权利要求限定的本发明精神和范围的情况下，可以进行各种变化、替换和改变。例如，上述多种结构和功能可以执行在软件、硬件或固件，或它们的组合中。另外，本领域普通技术人员将容易地理解，在仍处于本发明保护范围内的同时，多晶硅的层数可以改变。

此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims

1.一种集成电路，包括：

类型-1单元，所述类型-1单元包括具有默认多晶硅间距的多晶硅线；

类型-2单元，所述类型-2单元包括具有非默认多晶硅间距的多晶硅线；以及

第一边界区域，所述第一边界区域在至少一个类型-1单元与所述类型-2单元之间沿第一方向包括至少一个隔离区域，所述第一边界区域具有至少一个合并伪多晶硅线，其中所述至少一个合并伪多晶硅线包括符合所述类型-1单元的多晶硅间距的第一部分，以及符合所述类型-2单元的多晶硅间距的第二部分。

2.如权利要求1所述的集成电路，还包括位于所述第一边界区域内的第二伪多晶硅线，使得与所述第一边界区域邻接的类型-1单元中的所有有源多晶硅线符合默认多晶硅间距规则。

3.如权利要求1所述的集成电路，其中所述类型-2单元使所述第一边界区域位于两侧上，并且所述两侧的每个具有合并的伪多晶硅线。

4.如权利要求1所述的集成电路，还包括第二边界区域，所述第二边界区域在至少一个类型-1单元与所述类型-2单元之间沿垂直所述第一方向的第二方向包括扩展隔离区域，其中所述扩展隔离区域的单元高度为默认多晶硅间距的倍数。

5.一种集成电路，包括：

第一边界区域，所述第一边界区域在至少一个类型-1单元与所述类型-2单元之间沿第一方向包括至少一个隔离区域，所述第一边界区域具有符合所述类型-1单元的默认多晶硅间距的边界伪多晶硅线。

6.如权利要求5所述的集成电路，还包括位于所述类型-2单元内的第二伪多晶硅线，使得与所述类型-2单元邻接的类型-1单元中的有源多晶硅线符合所述类型-1单元的默认多晶硅间距。

7.如权利要求5所述的集成电路，其中所述类型-2单元的宽度为所述类型-1单元的默认多晶硅间距的倍数。

8.如权利要求5所述的集成电路，还包括位于所述类型-2单元中的合并伪多晶硅线，所述合并伪多晶硅线具有符合所述类型-1单元的默认多晶硅间距的第一部分，以及符合所述类型-2单元的非默认多晶硅间距的第二部分；或者所述集成电路还包括两个合并伪多晶硅线，每个伪多晶硅线具有符合所述类型-1单元的默认多晶硅间距的第一部分，以及符合所述类型-2单元的非默认多晶硅间距的第二部分。

9.如权利要求5所述的集成电路，还包括第二边界区域，所述第二边界区域在类型-1单元的多晶硅线与类型-2单元的多晶硅线之间沿垂直所述第一方向的第二方向包括扩展隔离区域，其中所述扩展隔离区域的单元高度为默认多晶硅间距的倍数。

10.一种集成电路的版图系统，所述系统包括：

在器件版图中设置类型-1单元，所述类型-1单元具有默认多晶硅间距；以及

在所述器件版图中设置类型-2单元，所述类型-2单元具有非默认多晶硅间距，其中所述类型-2单元的宽度为所述类型-1单元的默认多晶硅间距的倍数。

11.如权利要求10所述的系统，还包括：

在所述类型-1单元与所述类型-2单元之间的至少一个第一方向边界区域中设置至少一个默认多晶硅间距伪多晶硅线。

12.如权利要求10所述的系统，还包括：

在所述类型-1单元与所述类型-2单元之间的至少一个第一方向边界区域中设置至少一个合并伪多晶硅线，其中所述至少一个合并伪多晶硅线具有符合默认多晶硅间距的第一部分，以及符合非默认多晶硅间距的第二部分。

13.如权利要求10所述的系统，还包括：

在所述类型-1单元与所述类型-2单元之间的第一方向边界区域中均设置合并伪多晶硅线，其中所述合并伪多晶硅线具有符合默认多晶硅间距的第一部分，以及符合非默认多晶硅间距的第二部分。

14.如权利要求10所述的系统，还包括：

在至少一个第二方向边界区域中增加所述类型-1单元与所述类型-2单元之间的隔离区域。

15.如权利要求10所述的系统，还包括：

将默认多晶硅间隔伪多晶硅线放置到所述类型-1单元与所述类型-2单元之间的第一方向边界区域中。