TWI695283B - 半導體佈局結構及其設計方法 - Google Patents

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Abstract

一種半導體佈局結構之設計方法，首先接收一第一主動特徵組，其包含有至少一第一主動特徵，且該第一主動特徵包含有一第一通道長度。隨後於該第一主動特徵組之兩側設置一對第一虛置特徵，以形成一第一元件圖案。該等第一虛置特徵包含有一第一虛置特徵寬度，且該第一主動特徵組與該對第一虛置特徵之間分別定義有一第一間距與一第三間距。該第一元件圖案包含有一第一元件寬度與一第一多晶矽間隔，且該第一元件寬度係為該第一多晶矽間隔之整數倍。上述接收該第一主動特徵組以及設置該對第一虛置特徵等步驟係進行於至少一電腦輔助設計工具中。

Description

半導體佈局結構及其設計方法
本發明有關於一種半導體佈局結構及其設計方法，尤指一種元件寬度(cell width)等於多晶矽間距(poly pitch)之整數倍的半導體佈局結構及其設計方法。
半導體積體電路(integrated circuit，IC)是現代化資訊社會最重要的硬體基礎之一。一般來說，功能複雜的積體電路是由一群具有基本功能的標準元件組合而成的。由於這些標準元件是構築一積體電路的基本方塊，故各個標準元件的佈局結構就會影響積體電路的整體佈局形式。
習知的標準元件可具有不同的元件寬度(cell width)，當一元件寬度為該元件內最小多晶矽間距(poly pitch)之整數倍，即可稱為是一柵上(on-grid)佈局結構。On-grid佈局結構係可使佈局與繞線(placement and routing，P&R)軟體具有較高的效率，甚至在某些P&R軟體上，只能接受on-grid佈局結構。換句話說，on-grid佈局結構係有助於將不同的標準元件整合製作於同一晶片上。然而，元件寬度是依 元件的複雜度而定，越複雜的標準元件其元件寬度越大，且不一定所有的標準元件都具有on-grid佈局結構。
如前所述，具有on-grid佈局結構的標準元件可使得P&R軟體具有較高效率，且有助於晶片的整合製作。因此，目前仍然需要一種可使得元件寬度不同的標準元件皆具有on-grid佈局結構，而使得這些大小不同的標準元件得以整合製作於同一晶片的半導體佈局結構設計方法。
因此，本發明之一目的即在於提供一種全柵上(all on-grid)之半導體佈局結構及其設計方法。
根據本發明之申請專利範圍，係提供一種半導體佈局結構之設計方法，該設計方法首先接收一第一主動特徵組(active feature group)，該第一主動特徵組包含有至少一第一主動特徵(active feature)，且該第一主動特徵包含有一第一通道長度(channel length)。接下來，於該第一主動特徵組之兩側設置一對第一虛置特徵(dummy feature)以形成一第一元件圖案，該等第一虛置特徵包含有一第一虛置特徵寬度(dummy width)，且該第一主動特徵組與該對第一虛置特徵中之一第一虛置特徵之間定義有一第一間距，該第一主動特徵組與該對第一虛置特徵中另一第一虛置特徵之間定義有一第三間距。更重要的是，該第一元件圖案包含有一第一元件寬度(cell width)與一第一多晶矽間隔(poly pitch)，且該第一元件寬度係為該第一多晶矽間隔之整數 倍。上述接收該第一主動特徵組以及設置該對第一虛置特徵以形成該第一圖案等步驟係進行於至少一電腦輔助設計(computer-aided design，以下簡稱為CAD)工具中。
根據本發明之申請專利範圍，另提供一種半導體佈局結構，該半導體佈局結構包含有一基底，以及至少一設置於該基底上之第一元件圖案，包含有一第一元件寬度。該第一元件圖案更包含有一對分別包含有一第一虛置特徵寬度之第一虛置特徵，以及一第一主動特徵組，且該第一主動特徵組係夾設於該對第一虛置特徵之間。該第一主動特徵組包含有至少一第一主動特徵，且該第一主動特徵包含有一第一通道長度。該第一元件圖案更包含一第一多晶矽間隔，且該第一元件寬度係為該第一多晶矽間隔之整數倍。
根據本發明所提供之半導體佈局結構之設計方法，係在接收該第一主動特徵組之後，藉由計算或查表等方式取得一對第一虛置特徵之第一虛置特徵寬度以及其與第一主動特徵組之間的間距，並將其安置於該第一主動特徵組之兩側。根據本發明所提供之設計方法，至少可藉由不同第一虛置特徵寬度以及其與第一主動特徵組之間的間距，使最終獲得的元件圖案之元件寬度等於該元件圖案中多晶矽間隔的整數倍，亦即使得最終獲得的元件圖案為on-grid佈局結構。是以，即使不同元件圖案具有不同的多晶矽寬度，仍可藉由計算或查表所獲得的第一虛置特徵寬度以及其與第一主動特徵組之間的間距使得最終獲得的各個元件圖案全部成為on-grid佈局結構。由於本發明所提供之半導體佈局結構係一全柵上佈局結構，因此不論該半導體佈局結構所 包含之元件圖案或大或小，皆可整合製作於同一晶片上，可完全符合積體電路整合的目的，並提昇晶片空間整合效率。
10:標準元件佈局結構
11:基底
10a、10b:元件邊界
12:主動區域
14:主動特徵組
14a:主動特徵
16a、16b:虛置特徵
20、30、40:元件圖案
20a、20b、30a、30b、40a、40b:元件邊界
21、31、41、71:基底
22、32、42、52、62:主動區域
20C、30C、40C、70C:半導體佈局結構
24、34、44:主動特徵組
24a、34a、44a:主動特徵
26a、26b、36a、36b、46a、46b:虛置特徵
50:第一元件圖案
50a、50b:第一元件邊界
54:第一主動特徵組
54a:第一主動特徵
56a、56b:第一虛置特徵
60:第二元件圖案
60a、60b:第二元件邊界
64:第二主動特徵組
64a:第二主動特徵
66a、66b:第二虛置特徵
100:電腦系統
110:匯流排
120:資料儲存系統
130:用戶介面輸入設備
140:處理器
150:網路介面
160:用戶介面輸出設備
170:通訊網路
200:半導體佈局結構之設計方法
步驟202:接收一第一主動特徵組，該第一主動特徵組包含有至少一第一主動特徵，該第一主動特徵包含有一第一通道長度
步驟204:於該第一主動特徵組之兩側設置一對第一虛置特徵以形成一第一元件圖案，該等第一虛置特徵包含有一第一虛置特徵寬度，且該第一主動特徵組與該對第一虛置特徵中之一第一虛置特徵之間定義有一第一間距，該第一主動特徵組與該對第一虛置特徵中另一第一虛置特徵之間定義有一第三間距
步驟2041:根據該第一通道長度獲得該第一主動特徵組內之各相鄰第一主動特徵之一第二間距
步驟206:於一CAD工具中產生(generating)該第一元件圖案
A:界外部、第一界外部
B:界內部、第一界內部
A’:第二界外部
B’:第二界內部
D:方向
L、L’:通道長度
P:多晶矽間隔
P1:第一多晶矽間隔
P2:第二多晶矽間隔
W:元件寬度
W1:第一元件寬度
W2:第二元件寬度
WA:界外寬度、第一界外寬度
WA’:第二界外寬度
WB:界內寬度、第一界內寬度
WB’:第二界內寬度
S1:第一間距
S2:第二間距
S3:第三間距
S4:第四間距
S5:第五間距
S6:第六間距
第1圖繪示一電腦系統，該電腦系統適合用作本發明實施之工作平台。
第2圖係為一本發明所提供之一標準元件佈局結構之示意圖。
第3圖為本發明所提供之半導體佈局結構之設計方法之一流程圖。
第4圖係為根據本發明所提供之半導體佈局結構之設計方法最終獲得之半導體佈局結構之第一較佳實施例之示意圖。
第5圖係為根據本發明所提供之半導體佈局結構之設計方法最終獲得之半導體佈局結構之第二較佳實施例至第四較佳實施例之示意圖。
第6圖係為根據本發明所提供之半導體佈局結構之設計方法最終獲得之半導體佈局結構之第五較佳實施例至第七較佳實施例之示意圖。
第7圖至第9圖係為根據本發明所提供之半導體佈局結構之設計方法之一第八較佳實施例之示意圖。
一般說來，積體電路設計的流程可簡化說明如下：先有一構思，並藉由一電腦輔助設計(computer-aided design，CAD)工具產生電路設計(此步驟通常又稱為電子設計自動化(electronic design automation，EDA))。完成電路設計後，即開始製造處理以及後續的封裝與組裝處理，而獲得積體電路晶片。
請參閱第1圖，第1圖繪示一電腦系統100，電腦系統100適合用作本發明實施之工作平台。電腦系統可包含一匯流排110、一資料儲存系統120、一用戶介面輸入設備130、一處理器140、一網路介面150、與一用戶介面輸出設備160等組成單元。資料儲存系統120儲存基本程式編寫和資料構造，並可為程式和資料檔案提供永久性儲存。在本發明中，資料儲存系統120可提供一個或所有CAD工具的功能。用戶介面輸入設備130與用戶介面輸出設備160允許使用者與電腦系統100互動，網路介面150則提供介面給外部網路，並通過一通訊網路170耦合至其他電腦系統中的相應週邊設備。另外，第1圖所示之電腦系統100本身可包括各種類型，例如個人電腦、攜帶式電腦、工作站、電腦終端、網路電腦或任何一種資料處理系統或用戶設備，且第1圖所示之電腦系統100僅為一例示，熟習該項技藝之人士應知電腦系統100可包含其他配置，或更多的組成單元。
接下來請先參閱第2圖，第2圖係為本發明所提供之一標準元件佈局結構之示意圖。如第2圖所示，標準元件佈局結構10包含有一基底11、一對彼此平行的元件邊界10a、另一對彼此平行的元件邊界10b、複數個形成於元件邊界10a/10b之內的主動區域12、一個形成於元件邊界10a/10b之內且設置於主動區域12之間的主動特徵組14、以及一對設置於主動特徵組14兩側之虛置特徵16a/16b。主動特徵組14可以包含一個或複數個主動特徵14a，且主動特徵14a與虛置特徵16a/16b皆沿一方向D延伸。也就是說，主動特徵14a與虛置特徵16a/16b彼此平行。標準元件佈局結構10垂直方向D具有一元件寬度W，而主動特徵組14內各主 動特徵14a具有一主動特徵寬度，此一主動特徵寬度即為場效電晶體(field effect transistor，FET)之一通道長度L。主動特徵組14與一虛置特徵16a之間係定義有一第一間距S1，而主動特徵組14與另一虛置特徵16b之間係定義有一第三間距S3。值得注意的是，當主動特徵組14內包含有複數個主動特徵14a時，各相鄰主動特徵14a之間更定義有一第二間距S2。標準元件佈局結構10更包含有一多晶矽間隔P，其為通道長度L與第二間距S2之和。另外值得注意的是，在一般的元件圖案和/或元件佈局結構中，元件寬度W的計算方式係為主動特徵組14之寬度(包含所有主動特徵14a之寬度與所有第二間距S2的和)、第一間距S1、第三間距S3與所有虛置特徵16a/16b之寬度的和。但在本發明所述之較佳實施例中，係可調整元件寬度W的計算方式。如第2圖所示，元件邊界10b係平行虛置特徵16a/16b之一長軸，且元件邊界10b穿過虛置特徵16a/16b之長軸。換句話說，元件邊界10b係綜穿虛置特徵16a/16b，而使得虛置特徵16a/16b被元件邊界10b切分定義而分別包含有一界外部A與一界內部B，界外部A包含有一界外寬度WA，而界內部B包含有一界內寬度WB。因此，在本發明所提供之較佳實施例中，元件寬度W之計算方式可以是主動特徵組14之寬度(包含所有主動特徵14a之寬度與所有第二間距S2的和)、第一間距S1、第三間距S3與虛置特徵16a/16b之界內部B寬度的和。接下來本發明所提供之半導體佈局結構之設計方式中，係採用上述元件寬度、元件邊界、主動特徵組(包含一個或複數個主動特徵)、虛置特徵、第一間距、第二間距、第三間距之用語定義，俾使本領域中具有通常知識者得以根據本發明所提中半導體佈局結構之設計方式製作所需的元件佈局結構。
請參閱第3圖，第3圖為本發明所提供之半導體佈局結構之設計方法之一流程圖。如第3圖所示，本發明所提供之半導體佈局結構之設計方法200主要包含以下步驟：步驟202：接收一第一主動特徵組，該第一主動特徵組包含有至少一第一主動特徵，該第一主動特徵包含有一第一通道長度；步驟204：於該第一主動特徵組之兩側設置一對第一虛置特徵以形成一第一元件圖案，該等第一虛置特徵包含有一第一虛置特徵寬度，且該第一主動特徵組與該對第一虛置特徵中之一第一虛置特徵之間定義有一第一間距，該第一主動特徵組與該對第一虛置特徵中另一第一虛置特徵之間定義有一第三間距。
值得注意的是，上述之第一主動特徵組係可包含一個主動特徵或複數個第一主動特徵，當第一主動特徵組內包含複數個第一主動特徵時，除上述步驟204之外，本較佳實施例更包含以下步驟：步驟2041：根據該第一通道長度獲得該第一主動特徵組內之各相鄰第一主動特徵之一第二間距。
步驟206：於一CAD工具中產生(generating)該第一元件圖案。
首先須注意的是，上述半導體結構佈局結構之設計方法200之各步驟202~206皆係進行於至少該CAD工具中。更重要的是，根據 上述半導體佈局結構之設計方法所獲得之第一元件圖案包含有一第一元件寬度(cell width)與一第一多晶矽間隔(poly pitch)，且該第一元件寬度係為該第一多晶矽間隔之整數倍。
接下來將更加詳述本發明所提供之半導體佈局結構之設計方法。一般說來，在一半導體製程中，首先係取得一初始通道長度L3以及一最小多晶矽間距S。值得注意的是，初始通道長度L3可以因製程或產品設計所需進一步縮小，且通常係根據一建立在資料庫中的減縮預定變數δL進一步線性減縮。舉例來說，在取得初始通道長度L3之後，係可進一步減縮初始通道長度，而獲得一第一級減縮通道長度L2與一第二級減縮通道長度L1，且第一級減縮通道長度L2=L3-δL，第二級減縮通道長度L1=L3-2δL。而根據初始通道長度L3、減縮預定變數δL以及最小多晶矽間距S，係可分別計算具有初始通道長度L3的標準元件、具有第一級減縮通道長度L2的標準元件、以及具有第二級減縮通道長度L1的標準元件內各項的參數值。此外須注意的是，在本發明中初始通道長度L3係可根據其為奇數或偶數而具有不同的計算方式，此處係先提供初始通道長度L3為一偶數時之計算方式。以下為清楚表示不同標準元件的計算方式，係將該計算方式列示於表格一中：
Figure 104125336-A0305-02-0011-1
Figure 104125336-A0305-02-0012-2
舉例來說，在本發明之一較佳實施例中，首先係取得以下定值：初始通道寬度L3=40、減縮預定變數δL=5、最小多晶矽間距S=100。如前所述，當初始通道寬度L3為一偶數時，即將上述條件套入表格一，可獲得一表格二：
Figure 104125336-A0305-02-0012-3
在獲得表格二之後，係可進行本發明所提供之半導體佈局結 構之設計方法200。
請參閱第4圖，第4圖係為根據本發明所提供之半導體佈局結構之設計方法最終獲得之半導體佈局結構之第一較佳實施例之示意圖。根據本較佳實施例之一第一較佳實施例中，首先進行步驟202，接收一主動特徵組24。在本較佳實施例中，主動特徵組24僅包含一主動特徵24a，且主動特徵24a包含有一通道長度L’。在本較佳實施例中，通道長度L’=L3，且可根據資料庫獲得預定變數δL=5以及最小多晶矽間距S=100。
接下來，進行步驟204，於主動特徵組24之兩側設置一對虛置特徵26a/26b，以形成一元件圖案20。更重要的是，虛置特徵26a/26b之寬度、主動特徵組24a與虛置特徵26a之間的第一間距S1、主動特徵組24a與虛置特徵26b之間的第三間距S3可根據表格一所示之計算公式，或直接查閱表格二獲得。另外須注意的是，虛置特徵26a/26b之寬度係等於表格一或表格二中的界外寬度WA與界內寬度WB之和。在本較佳實施例中，通道長度L’=L3=40、界外寬度WA=15、界內寬度WB=20、第一間距S1=100、而第三間距S3=100。在獲得上述參數之後，係進行步驟206，於CAD工具中形成此一元件圖案20。之後，將此元件圖案20輸出至一光罩，隨後轉移至具有複數個主動區域22的一半導體基底21上，而獲得一半導體佈局結構20C。
在本較佳實施例中，半導體佈局結構20C/元件圖案20可以是一將與其他半導體佈局結構鄰接整合於同一半導體基底的佈局結構， 此時本較佳實施例中半導體佈局結構20C的一元件寬度W的計算方式如第4圖所示，係為元件邊界20b之間距，且元件寬度W更是兩個虛置特徵26a/26b的界內寬度WB、第一間距S1、通道長度L’以及第三間距S3的和：W=2*WB+S1+L’+S3=2*20+100+40+100=280
此外，如前所述，半導體佈局結構20C/元件圖案20尚包含有一多晶矽間隔P，其為主動特徵24a之通道長度L’以及第一間距S1或第三間距S3之和：P=S1+L或L+L3=100+40或40+100=140
更重要的是，本較佳實施例所提供之半導體佈局結構20C/元件圖案20之元件寬度W=280=(140)*2=P*2。由此可知，本較佳實施例所提供之半導體佈局結構20C/元件圖案20之元件寬度W係為多晶矽間隔P之整數倍，亦即半導體佈局結構20係為一on-grid佈局結構。
根據本較佳實施例所提供之半導體佈局結構之設計方法，係在接收主動特徵組24之後，藉由計算或查表等方式取得一對虛置特徵26之第一虛置特徵寬度WA+WB以及其與主動特徵組24之間的間距S1、S3，並將其安置於主動特徵組24之兩側。根據本發明所提供之設計方法，係可確保最終獲得的元件圖案20之元件寬度W等於元件佈局結構20C中多晶矽間隔P的整數倍，亦確保最終獲得的元件佈局結構20C為一on-grid佈局結構。
請參閱第5圖，第5圖係為根據本發明所提供之半導體佈局結構之設計方法最終獲得之半導體佈局結構之第二較佳實施例至第四較佳實施例之示意圖。首先須注意的是，由於根據第二較佳實施例至第四較佳實施例僅有因計算或查表所得的參數不同，故於此係皆以第5圖繪示。根據第二較佳實施例中，首先進行步驟202，接收一主動特徵組34。在本較佳實施例中，主動特徵組34包含複數個主動特徵34a，主動特徵34a包含有一通道長度L’，而相鄰之主動特徵34a之間係定義有一第二間距S2。在本較佳實施例中，通道長度L’=L3，且可根據資料庫獲得減縮預定變數δL=5以及最小多晶矽間距S=100。
接下來，進行步驟204，於主動特徵組34之兩側設置一對虛置特徵36a/36b，以形成一元件圖案30。更重要的是，虛置特徵36a/36b之寬度、主動特徵組34與虛置特徵36a之間的第一間距S1、主動特徵組34內相鄰之兩主動特徵34a之間的第二間距S2、主動特徵組34與虛置特徵36b之間的第三間距S3可根據表格一所示之計算公式，或直接查閱表格二獲得。如前所述，虛置特徵36a/36b之寬度係等於表格一或表格二中的界外寬度WA與界內寬度WB之和。在本較佳實施例中，通道長度L’=L3=40、界外寬度WA=15、界內寬度WB=20、第一間距S1=100、第二間距S2=100、而第三間距S3=100。在獲得上述參數之後，係進行步驟206，於CAD工具中形成此一元件圖案30。隨後將此元件圖案30輸出至一光罩，隨後轉移至具有複數個主動區域32的一半導體基底31上，而獲得一半導體佈局結構30C。
在本較佳實施例中，半導體佈局結構30C/元件圖案30可以是一將與其他半導體佈局結構鄰接整合於同一半導體基底的佈局結構，此時本較佳實施例中半導體佈局結構30C的一元件寬度W的計算方式如第5圖所示，係為元件邊界30b之間距，且元件寬度W更是兩個虛置特徵36a/36b的界內寬度WB、第一間距S1、主動特徵組34內所有主動特徵34a之通道長度L’、主動特徵組34內所有第二間距S2以及第三間距S3的和：W=2*WB+S1+n*L’+(n-1)*S2+S3=2*20+100+4*40+3*100+100=700
如前所述，半導體佈局結構30C/元件圖案30尚包含一多晶矽間隔P，其為主動特徵34a之通道長度L’以及第二間距S2之和：P=L’+S2=40+100=140
更重要的是，本較佳實施例所提供之半導體佈局結構30C/元件圖案30之元件寬度W=700=(140)*5=P*5。由此可知，本較佳實施例所提供之半導體佈局結構30C/元件圖案30之元件寬度W仍然是多晶矽間隔P之整數倍，亦即半導體佈局結構30C係為一on-grid佈局結構。
根據本發明所提供之第三較佳實施例，係進行步驟202，接收一主動特徵組34，主動特徵組包含有複數個主動特徵34a，且本較佳實施例中各主動特徵34a之通道長度L’=L2。此外，可根據資料庫獲得減縮預定變數δL=5以及最小多晶矽間距S=100。接下來，進行步驟 204，於主動特徵組34之兩側設置一對虛置特徵36a/36b，以形成一元件圖案30。更重要的是，虛置特徵36a/36b之寬度、主動特徵組34與虛置特徵36a之間的第一間距S1、主動特徵組34內相鄰之兩主動特徵34a之間的第二間距S2、主動特徵組34與虛置特徵36b之間的第三間距S3可根據表格一所示之計算公式，或直接查閱表格二獲得。如前所述，虛置特徵36a/36b之寬度係等於表格一或表格二中的界外寬度WA與界內寬度WB之和。在本較佳實施例中，通道長度L’=L2=35、界外寬度WA=15、界內寬度WB=20、第一間距S1=100、第二間距S2=105、第三間距S3=105。另外須注意的是，在本較佳實施例中，雖然主動特徵組34與虛置特徵36a之間的第一間距S1為100，主動特徵組34與虛置特徵36b之間的第三間距S3為105，但第一間距S1與第三間距S3之數值可依需要互換。在獲得上述參數之後，係進行步驟206，於CAD工具中形成此一元件圖案30。隨後將此元件圖案30輸出至一光罩，隨後轉移至具有複數個主動區域32的一半導體基底31上，而獲得一半導體佈局結構30C。
如前所述，在本較佳實施例中，半導體佈局結構30C/元件圖案30的一元件寬度W的計算方式如第5圖所示，係為元件邊界30b之間距，且元件寬度W更是兩個虛置特徵36a/36b的界內寬度WB、第一間距S1、主動特徵組34內所有主動特徵34a之通道長度L’、主動特徵組34內所有第二間距S2以及第三間距S3的和：W=2*WB+S1+n*L’+(n-1)*S2+S3=2*20+100+4*35+3*105+105=700
如前所述，半導體佈局結構30C/元件圖案30尚包含有一多晶矽間隔P，其為主動特徵34a之通道長度L’以及第二間距S2之和：P=L’+S2=35+105=140
更重要的是，本較佳實施例所提供之半導體佈局結構30C/元件圖案30之元件寬度W=700=(140)*5=P*5。由此可知，本較佳實施例所提供之半導體佈局結構30C/元件圖案30之元件寬度W仍然是多晶矽間隔P之整數倍，亦即半導體佈局結構30C仍然是一on-grid佈局結構。另外須注意的是，在第二較佳實施例至第四較佳實施例中，主動特徵組34內包含了四個主動特徵34a，但熟習該項技藝之人士應知，主動特徵組34內所包含的主動特徵34a之數量係可依不同的產品設計而定，故並不限於此。
根據本發明所提供之第四較佳實施例，係進行步驟202，接收一主動特徵組34，主動特徵組包含有複數個主動特徵34a，且本較佳實施例中各主動特徵34a之通道長度L’=L1。此外，可根據資料庫獲得預定變數δL=5以及最小多晶矽間距S=100。接下來，進行步驟204，於主動特徵組34之兩側設置一對虛置特徵36a/36b，以形成一元件圖案30。更重要的是，虛置特徵36a/36b之寬度、主動特徵組34與虛置特徵36a之間的第一間距S1、主動特徵組34內相鄰之兩主動特徵34a之間的二間距S2、主動特徵組34與虛置特徵36b之間的第三間距S3可根據表格一所示之計算公式，或直接查閱表格二獲得。如前所述，虛置特徵36a/36b之寬度係等於表格一或表格二中的界外寬度WA與界內寬度WB 之和。在本較佳實施例中，通道長度L’=L1=30、界外寬度WA=15、界內寬度WB=15、第一間距S1=110、第二間距S2=110、第三間距S3=110。在獲得上述參數之後，係進行步驟206，於CAD工具中形成此一元件圖案30。隨後將此元件圖案30輸出至一光罩，隨後轉移至具有複數個主動區域32的一半導體基底31上，而獲得一半導體佈局結構30C。
如前所述，在本較佳實施例中，半導體佈局結構30C/元件圖案30的一元件寬度W的計算方式如第5圖所示，係為元件邊界30b之間距，且元件寬度W更是兩個虛置特徵36a/36b的界內寬度WB、第一間距S1、主動特徵組34內所有主動特徵34a之通道長度L’、主動特徵組34內所有第二間距S2以及第三間距S3的和：W=2*WB+S1+n*L’+(n-1)*S2+S3=2*15+110+4*30+3*110+110=700
此外，熟習該項技藝之人士應知多晶矽間隔(poly pitch)P係為主動特徵34a之通道長度L’以及第二間距S2之和：P=L’+S2=30+110=140
更重要的是，本較佳實施例所提供之半導體佈局結構30C/元件圖案30之元件寬度W=700=(140)*5=P*5。由此可知，本較佳實施例所提供之半導體佈局結構30C/元件圖案30之元件寬度仍然是多晶矽間隔P之整數倍，亦即半導體佈局結構30C係為一on-grid佈局結構。
如前所述，由於第二較佳實施例至第四較佳實施例僅有因計算或查表所得的參數不同，故於此係皆以第5圖繪示，且第二較佳實施例至第四較佳實施例之元件寬度W計算方式相同。根據第二較佳實施例至第四較佳實施例所提供之半導體佈局結構之設計方法，係在接收主動特徵組34之後，藉由計算或查表等方式根據主動特徵34a的通道長度L’取得一對虛置特徵36之虛置特徵寬度WA+WB、虛置特徵36與主動特徵組34之間的間距S1/S3、以及主動特徵34a之間的第二間距S2，並將虛置特徵36a/36b安置於主動特徵組34之兩側。根據本發明所提供之設計方法，不論主動特徵34a的通道長度L’為何，皆可確保最終獲得的半導體佈局結構30C/元件圖案30之元件寬度W等於半導體佈局結構30C/元件圖案30中多晶矽間隔P的整數倍，亦即確保最終獲得的所有元件佈局結構30C全為on-grid佈局結構。
接下來將另詳述本發明所提供之半導體佈局結構之設計方法。如前所述，在一半導體製程中，首先係取得一初始通道長度L3以及一最小多晶矽間距S。值得注意的是，初始通道長度L3可根據一建立在資料庫中的減縮預定變數δL進一步線性減縮，而獲得一第一級減縮通道長度L2與一第二級減縮通道長度L1，且第一級減縮通道長度L2=L3-δL，第二級減縮通道長度L1=L3-2δL。而根據初始通道長度L3、減縮預定變數δL以及最小多晶矽間距S，係可分別計算具有初始通道長度L3的標準元件、具有第一級減縮通道長度L2的標準元件、以及具有第二級減縮通道長度L1的標準元件內的各項參數值。如前所述，在本發明中，初始通道長度L3係可根據其為奇數或偶數而具有不同的計算方式，此處即提供初始通道長度L3為一奇數時之計算方式。以下為 清楚表示不同標準元件的計算方式，係將該計算方式列示於表格三中：
Figure 104125336-A0305-02-0021-4
舉例來說，在本發明之一較佳實施例中，係具有以下定值：初始通道寬度L3=35、減縮預定變數δL=5、最小多晶矽間距S=100。如前所述，當初始通道寬度L3為一奇數時，即將上述條件套入表格三，而獲得一表格四：
Figure 104125336-A0305-02-0021-5
Figure 104125336-A0305-02-0022-6
在獲得表格四之後，係可進行本發所提供之半導體佈局結構之設計方法200。
請參閱第6圖，第6圖係為根據本發明所提供之半導體佈局結構之設計方法最終獲得之半導體佈局結構之第五較佳實施例至第七較佳實施例之示意圖。首先須注意的是，由於根據第五較佳實施例至第七較佳實施例僅有因計算或查表所得的參數不同，故於此係皆以第6圖繪示。根據第五較佳實施例，首先進行步驟202，接收一主動特徵組44。在本較佳實施例中，主動特徵組44包含複數個主動特徵44a，主動特徵44a包含有一通道長度L’，而相鄰之主動特徵44a之間係定義有一第二間距S2。在本較佳實施例中，通道長度L’=L3，且可根據資料庫獲得預定變數δL=5以及最小多晶矽間距S=100。
接下來，進行步驟204，於主動特徵組44之兩側設置一對虛置特徵46a/46b，以形成一元件圖案。更重要的是，虛置特徵46a/46b之寬度、主動特徵組44與虛置特徵46a之間的第一間距S1、主動特徵組44內相鄰之兩主動特徵44a之間的二間距S2、主動特徵組44與虛置特徵46b之間的第三間距S3可根據表格三所示之計算公式，或直接查閱表格 四獲得。如前所述，虛置特徵46a/46b之寬度係等於表格三或表格四中的界外寬度WA與界內寬度WB之和。在本較佳實施例中，通道長度L’=L3=35、界外寬度WA=17.5、界內寬度WB=17.5、第一間距S1=100、第二間距S2=100、而第三間距S3=100。在獲得上述參數之後，係進行步驟206，於CAD工具中形成此一元件圖案40。隨後將此元件圖案40輸出至一光罩，隨後轉移至具有複數個主動區域42的一半導體基底41上，而獲得一半導體佈局結構40C。
在本較佳實施例中，半導體佈局結構40C/元件圖案亦可以是一將與其他半導體佈局結構鄰接整合於同一半導體基底的佈局結構，此時本較佳實施例中半導體佈局結構40C的一元件寬度W的計算方式係如第6圖所示，為元件邊界40b之間距，且元件寬度W更是兩個虛置特徵46a/46b的界內寬度WB、第一間距S1、主動特徵組44內所有主動特徵44a之通道長度L’、主動特徵組44內所有第二間距S2以及第三間距S3的和：W=2*WB+S1+n*L’+(n-1)*S2+S3=2*17.5+100+3*35+2*100+100=540
如前所述，半導體佈局結構40C/元件圖案40尚包含一多晶矽間隔P，其為主動特徵44a之通道長度L’以及第二間距S2之和：P=L’+S2=35+100=135
更重要的是，本較佳實施例所提供之半導體佈局結構40C/ 元件圖案40之元件寬度W=540=(135)*4=P*4。由此可知，本較佳實施例所提供之半導體佈局結構40C/元件圖案40之元件寬度W仍然是多晶矽間隔P之整數倍，亦即半導體佈局結構40C係為一on-grid佈局結構。
根據本發明所提供之第六較佳實施例，係進行步驟202，接收一主動特徵組44，主動特徵組包含有複數個主動特徵44a，且本較佳實施例中各主動特徵44a之通道長度L’=L2。此外，可根據資料庫獲得預定變數δL=5以及最小多晶矽間距S=100。接下來，進行步驟204，於主動特徵組44之兩側設置一對虛置特徵46a/46b，以形成一元件圖案。如前所述，虛置特徵46a/46b之寬度、主動特徵組44與虛置特徵46a之間的第一間距S1、主動特徵組44內相鄰之兩主動特徵44a之間的二間距S2、主動特徵組44與虛置特徵46b之間的第三間距S3可根據表格三所示之計算公式，或直接查閱表格四獲得。此外，虛置特徵46a/46b之寬度係等於表格一或表格二中的界外寬度WA與界內寬度WB之和。在本較佳實施例中，通道長度L’=L2=30、界外寬度WA=15、界內寬度WB=15、第一間距S1=105、第二間距S2=105、第三間距S3=105。在獲得上述參數之後，係進行步驟206，於CAD工具中形成此一元件圖案40。隨後將此元件圖案40輸出至一光罩，隨後轉移至具有複數個主動區域42的一半導體基底41上，而獲得一半導體佈局結構40C。
如前所述，在本較佳實施例中，半導體佈局結構40C/元件圖案40的一元件寬度W的計算方式如第6圖所示，係為元件邊界40b之間距，且元件寬度W更是兩個虛置特徵46a/46b的界內寬度WB、第一間距S1、主動特徵組44內所有主動特徵44a之通道長度L’、主動特徵組44 內所有第二間距S2以及第三間距S3的和：W=2*WB+S1+n*L’+(n-1)*S2+S3=2*15+105+3*30+2*105+105=540
此外，熟習該項技藝之人士應知多晶矽間隔(poly pitch)P係為主動特徵44a之通道長度L’以及第二間距S2之和：P=L’+S2=30+105=135
更重要的是，本較佳實施例所提供之半導體佈局結構40C/元件圖案40之元件寬度W=540=(135)*4=P*4。由此可知，本較佳實施例所提供之半導體佈局結構40C/元件圖案40之元件寬度仍然是多晶矽間隔P之整數倍，亦即半導體佈局結構40C仍然是一on-grid佈局結構。
根據本發明所提供之第七較佳實施例，係進行步驟202，接收一主動特徵組44，主動特徵組包含有複數個主動特徵44a，且本較佳實施例中各主動特徵44a之通道長度L’=L1。此外，可根據資料庫獲得預定變數δL=5以及最小多晶矽間距S=100。接下來，進行步驟204，於主動特徵組44之兩側設置一對虛置特徵46a/46b，以形成一元件圖案。更重要的是，虛置特徵46a/46b之寬度、主動特徵組44與虛置特徵46a之間的第一間距S1、主動特徵組44內相鄰之兩主動特徵44a之間的二間距S2、主動特徵組44與虛置特徵46b之間的第三間距S3可根據表格三所示之計算公式，或直接查閱表格四獲得。如前所述，虛置特徵46a/46b之寬度係等於表格三或表格四中的界外寬度WA與界內寬度WB 之和。在本較佳實施例中，通道長度L’=L1=25、界外寬度WA=12.5、界內寬度WB=12.5、第一間距S1=110、第二間距S2=110、第三間距S3=110。在獲得上述參數之後，係進行步驟206，於CAD工具中形成此一元件圖案40。隨後將此元件圖案40輸出至一光罩，隨後轉移至具有複數個主動區域42的一半導體基底41上，而獲得一半導體佈局結構40C。
如前所述，在本較佳實施例中，半導體佈局結構40C/元件圖案40的一元件寬度W的計算方式如第6圖所示，係為元件邊界40b之間距，且元件寬度W兩個虛置特徵46a/46b的界內寬度WB、第一間距S1、主動特徵組44內所有主動特徵44a之通道長度L’、主動特徵組44內所有第二間距S2以及第三間距S3的和：W=2*WB+S1+n*L’+(n-1)*S2+S3=2*12.5+110+4*25+3*110+110=540
此外，熟習該項技藝之人士應知多晶矽間隔(poly pitch)P係為主動特徵34a之通道長度L’以及第二間距S2之和：P=L’+S2=25+110=135
更重要的是，本較佳實施例所提供之半導體佈局結構40C/元件圖案40之元件寬度W=540=(135)*4=P*4。由此可知，本較佳實施例所提供之半導體佈局結構40C/元件圖案40之元件寬度W仍然是多晶矽間隔P之整數倍，亦即半導體佈局結構40C係為一on-grid佈局結構。
另外須注意的是，在第五較佳實施例至第七較佳實施例中，主動特徵組44內包含了三個主動特徵44a，但熟習該項技藝之人士應知，主動特徵組44內所包含的主動特徵44a之數量係可以不同的產品設計而定，主動特徵組44內所包含的主動特徵44a亦可如第一較佳實施例所示者，僅包含一主動特徵44a，故並不限於此。
如前所述，由於第五較佳實施例至第七較佳實施例僅有因計算或查表所得的參數不同，故於此係皆以第6圖繪示，且第五較佳實施例至第七較佳實施例之元件寬度W計算方式相同。根據第五較佳實施例至第七較佳實施例所提供之半導體佈局結構之設計方法，係在接收主動特徵組44之後，藉由計算或查表等方式根據主動特徵44a的通道長度L’取得一對虛置特徵46之虛置特徵寬度WA+WB、虛置特徵46與主動特徵組44之間的間距S1/S3、以及主動特徵44a之間的第二間距S2，並將虛置特徵46a/46b安置於主動特徵組44之兩側。根據本發明所提供之設計方法，不論主動特徵44a的通道長度L’為何，皆可確保最終獲得的半導體佈局結構40C/元件圖案40之元件寬度W等於半導體佈局結構40C/元件圖案40中多晶矽間隔P的整數倍，亦即確保最終獲得的所有元件佈局結構40C全為on-grid佈局結構。
綜上所述，根據本發明所提供之半導體佈局結構之設計方法所得到之半導體佈局結構，最終元件寬度W永遠等於虛置特徵之界內寬度WB的二倍、第一間距S1、主動特徵組之一寬度(所有主動特徵之通道長度L’與所有第二間距S2之和)、以及第三間距S3之和。此外，根 據本發明所提供之半導體佈局結構之設計方法所得到之半導體佈局結構，其永遠符合以下公式一：2*WB+S1+nL+(n-1)(S2)+S3=(n+1)(L+S2) 公式一
其中，WB為虛置特徵之界內寬度、S1為第一間距、n為一大於2之正整數值、L為通道長度、S2為第二間距、S3為第三間距。
接下來請參閱第7圖至第10圖，第7圖至第10圖係為本發明所提供之半導體佈局結構之設計方法之一第八較佳實施例之示意圖。根據第八較佳實施例，本發明所提供之半導體佈局結構之設計方法係可重複實施。首先，係取得一初始通道長度L3、一減縮預定變數δL、以及一最小多晶矽間隔S。在本較佳實施例中，初始通道長度L3為40、減縮預定變數δL為5、而最小多晶矽間隔S為100。接下來，依序進行步驟202至步驟204，接收一包含有至少一第一主動特徵54a的第一主動特徵組54，且第一主動特徵54a包含有一第一通道長度L’，以及根據計算或查表於該第一主動特徵組54兩側設置一對第一虛置特徵56a/56b，以形成一第一元件圖案50。當第一主動特徵組54內包含有複數個第一主動特徵54a時，更進行步驟2401，以獲得各相鄰之第一主動特徵54a之間的一第二間距S2。在本較佳實施例中，第一主動特徵54a的第一通道長度L’=L3，因此，可根據表格一所列之計算方法，或直接查閱表格二得知第一虛置特徵56a/54b之第一虛置特徵寬度WA+Wb為15+20=35、第一虛置特徵56a與第一主動特徵組54之間的第一間距S1為100、另一第一虛置特徵56b與第一主動特徵組54之間的第三間距S3 為100。另外，由於本較佳實施例中第一主動特徵組54內包含有複數個第一主動特徵54a，因此可根據表格一所列之計算方法，或直接查閱表格二得知第一主動特徵組54內各相鄰之第一主動特徵54a之間的第二間距S2為100。由此可知，根據上述參數，第一元件圖案50係具有一第一元件寬度W1，且由於第一元件圖案50可與其他元件圖案鄰接整合，故本較佳實施例中第一元件寬度W1係為兩個虛置特徵56a/56b的界內寬度WB、第一間距S1、第一主動特徵組54內所有第一主動特徵54a之通道長度L’、第一主動特徵組54內所有第二間距S2以及第三間距S3的和：W1=2*WB+S1+n*L’+(n-1)*S2+S3=2*20+100+2*40+1*100+100=420
此外，第一元件圖案50可包含一第一多晶矽間隔P1，熟習該項技藝之人士應知第一多晶矽間隔P1係為第一主動特徵54a之通道長度L’以及第二間距S2之和：P=L’+S2=40+100=140
由此可知，本較佳實施例係先提供第一元件圖案50，且第一元件圖案50之第一元件寬度W1係為第一多晶矽間隔P1之整數倍。換句話說，第一元件圖案50符合on-grid要求。
接下來，係可重複進行本發明所提供之半導體佈局結構之設 計方法，依序進行步驟202至步驟204，接收一包含有至少一第二主動特徵64a的第二主動特徵組64，且第二主動特徵64a包含有一第二通道長度L’，以及根據計算或查表於該第二主動特徵組64兩側設置一對第二虛置特徵66a/66b，且當第二主動特徵組64內包含有複數個第二主動特徵64a時，更進行步驟2401，以獲得各相鄰之第二主動特徵64a之間的一第五間距S5。在本較佳實施例中，第二主動特徵64a的第二通道長度L’=L1，因此，可根據表格一所列之計算方法，或直接查閱表格二得知第二虛置特徵66a/64b之第二虛置特徵寬度WA’+Wb’為15+15=30、第二虛置特徵66a與第二主動特徵組64之間的第四間距S4為110、另一第二虛置特徵66b與第二主動特徵組64之間的第六間距S6為110。另外，在本較佳實施例中第二主動特徵組64內包含有複數個第二主動特徵64a，因此可根據表格一所列之計算方法，或直接查閱表格二得知第二主動特徵組64內各相鄰之第二主動特徵64a之間的第五間距S5為110。由此可知，根據上述參數，係可形成一第二元件圖案60，其具有一第二元件寬度W2，第二元件圖案60可與其他元件圖案鄰接整合，故本較佳實施例中第二元件寬度W2係為兩個第二虛置特徵66a/66b的界內寬度WB’、第四間距S4、第二主動特徵組64內所有第二主動特徵64a之通道長度L’、第二主動特徵組64內所有第五間距S5以及第六間距S6的和：W=2*WB+S4+n*L’+(n-1)*S5+S6=2*15+110+3*30+2*110+110=560
此外，第二元件圖案60可包含一第二多晶矽間隔P2，熟習該項技藝之人士應知第二多晶矽間隔P2係為第二主動特徵64a之通道長 度L’以及第五間距S5之和：P=L’+S5=30+110=140
由此可知，本較佳實施例係可重複進行步驟202~204或2041，以提供第二元件圖案60，且第二元件圖案60之第二元件寬度W2係為第二多晶矽間隔P2之整數倍。換句話說，第二元件圖案60亦符合on-grid要求。
請重新參閱第7圖。由第7圖可知，第一元件圖案50具有二對第一元件邊緣50a與50b，其中第一元件邊界50a垂直各虛置特徵56a/56b之一長軸，而第一元件邊界50b則平行各第一虛置特徵56a/56b之長軸，且穿過各第一虛置特徵56a/56b之長軸，故各第一虛置特徵係被第一元件邊界50b切分定義而分別包含有一第一界內部B1與一第一界外部A1，且第一界內部B1包含有一第一界內寬度WB，第一界外部A1包含有一第一界外寬度WA。第二元件圖案60包含有二對第二元件邊界60a/60b，其中第二元件邊界60a垂直各虛置特徵66a/66b之一長軸，而第二元件邊界60b則平行各第二虛置特徵66a/66b之長軸，且穿過各第二虛置特徵66a/66b之長軸。故各第二虛置特徵66a/66b係被第二元件邊界60a切分定義而分別包含有一第二界內部B’與一第二界外部A’，且第二界內部B’包含有一第二界內寬度WB’，第二界外部A’包含有一第二界外寬度WA’。
請參閱第8圖。接下來，鄰接第一元件圖案50與第二元件圖案60，值得注意的是，在鄰接第一元件圖案50與第二元件圖案60時， 係將第一元件邊界50b與第二元件邊界60b重疊，且第一元件圖案50中的這一對第一虛置特徵56a/56/b其中一第一虛置特徵56b係與第二元件圖案60中的這一對第二虛置特徵66a/66b其中之一第二虛置特徵66a重疊。詳細地說，在重疊該第一虛置特徵56b係與第二虛置特徵66a中，第一虛置特徵56b之第一界外部A係重疊於第二虛置特徵66a之第二界內部B’，而第一虛置特徵56b之第一界內部B係重疊於第二虛置特徵66a之第二界外部A’。如第8圖所示，根據上述表格一之計算結果或根據表格二的查閱結果，可知重疊的第一虛置特徵56b第一虛置特徵66a寬度並不相同。如前所述，第一虛置特徵56a寬度為第一界外寬度WA與第一界內寬度WB的和，故為15+20=35，而第二虛置特徵66a寬度為第二界外寬度WA’與第二界內寬度WB’的和，故為15+15=30。換句話說，第一界內部B與第二界外部A’並未完全重合，如第8圖之虛線所示。也就是說，重疊之第一界內部B與第二界外部A’之第一界內寬度WB不等於第二界外寬度WA’。此時，即調整第二界外寬度WA’，使其等於第一界內寬度WB，如第8圖箭頭所示者。因此，在第一元件圖案50中，第一元件寬度W1仍然維持兩個虛置特徵56a/56b的界內寬度WB、第一間距S1、第一主動特徵組54內所有第一主動特徵54a之通道長度L’、第一主動特徵組54內所有第二間距S2以及第三間距S3的和，故第一元件寬度W1仍為第一多晶矽間隔P1的整數倍。而第二元件寬度W2亦維持為兩個第二虛置特徵66a/66b的界內寬度WB’、第四間距S4、第二主動特徵組64內所有第二主動特徵64a之通道長度L’、第二主動特徵組64內所有第五間距S5以及第六間距S6的和，故第二元件寬度W2仍為第二多晶矽間隔P2的整數倍。然而，熟習該項技藝之人士應知，在本較佳實施例的其他變化型中，當該重疊之第一界外部與第二界內部之第一界外寬 度不等於該第二界內寬度時，即調整該第一界外寬度，使其等於該第二界內寬度。
請參閱第9圖。在完成上述調整之後，係進行步驟206，將調整後之鄰接第一元件圖案50與第二元件圖案60於一CAD工具中產生，並將此調整後之鄰接第一元件圖案50與第二元件圖案60輸出至一光罩，隨後轉移至具有複數個主動區域52、62的一半導體基底71上，而獲得一半導體佈局結構70C，在此半導體佈局結構70C中，任一元件圖案50、60之的元件寬度W1、W2都是多晶矽間隔P1、P2的整數倍，而未重疊之第一虛置特徵56a與第二虛置特徵56b包含有不同的寬度。
根據上述之第八較佳實施例所提供之半導體佈局結構之設計方法，係在確收到初始通道長度L、縮減預定變數δL以及最小多晶矽間隔S等定值後，進行步驟202、204，以及依需要進行步驟2401，而可根據不同的通道長度獲得不同元件圖案50、60之參數，例如虛置特徵的寬度(包含界內寬度與界外寬度)、虛置特徵與主動特徵之間的間距、主動特徵之間的間距等，隨後形成不同的元件圖案。並且，可將這些不同的元件圖案50/60鄰接，而當鄰接的元件圖案50/60中，設置於元件邊界的虛置特徵並未完全重合時，則以界內寬度為準調整。之後進行步驟206，將調整後的鄰接元件圖案50/60輸出，並於基底上形成所須知半導體佈局結構70C因此，最終獲得的半導體佈局結構70內，即使通道長度並不相同，然而任一元件圖案之元件寬度永遠等於多晶矽間隔的整數倍。
綜上所述，根據本發明所提供之半導體佈局結構之設計方法，係在接收主動特徵組之後，藉由計算或查表等方式取得一對虛置特徵之虛置特徵寬度以及其與主動特徵組之間的間距，並將其安置於該主動特徵組之兩側。根據本發明所提供之設計方法，至少可藉由不同虛置特徵寬度以及其與主動特徵組之間的間距，係可使最終獲得的元件圖案之元件寬度等於該元件圖案中多晶矽間隔的整數倍。或者，在主動特徵組包含複數個主動特徵時，除藉由上述不同虛置特徵寬度以及其與主動特徵組之間的間距之外，更可藉由不同的主動特徵之間的間距，使最終獲得的元件圖案之元件寬度等於該元件圖案中多晶矽間隔的整數倍，亦即使得最終獲得的元件圖案為on-grid佈局結構。另外，在鄰接不同的元件圖案時，係可重疊元件邊界上的虛置特徵，並且以各界內特徵為標準校正重疊的虛置特徵。是以，即使不同元件的主動特徵具有不同的通道長度，且在經歷虛置特徵調整之後，最終獲得的各個元件圖案仍然全部是on-grid佈局結構。由於本發明所提供之半導體佈局結構係一全柵上佈局結構，因此不論該半導體佈局結構所包含之元件圖案或大或小，皆可整合製作於同一晶片上，可完全符合積體電路整合的目的，且提昇晶片空間整合效率。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
步驟202:接收一第一主動特徵組，該第一主動特徵組包含有至少一第一主動特徵，該第一主動特徵包含有一第一通道長度
步驟204:於該第一主動特徵組之兩側設置一對第一虛置特徵以形成一第一元件圖案，該等第一虛置特徵包含有一第一虛置特徵寬度，且該第一主動特徵組與該對第一虛置特徵中之一第一虛置特徵之間定義有一第一間距，該第一主動特徵組與該對第一虛置特徵中另一第一虛置特徵之間定義有一第三間距
步驟2041:根據該第一通道長度獲得該第一主動特徵組內之各相鄰第一主動特徵之一第二間距
步驟206:於一CAD工具內產生該第一元件圖案

Claims (11)

  1. 一種半導體佈局結構之設計方法，包含有：根據一第一通道長度以及一第二間距產生一第一主動特徵組，其中該第一主動特徵組包括多個第一主動特徵，各該第一主動特徵的寬度等於該第一通道長度，該些第一主動特徵相距一該第二間距，該第一主動特徵組的一第一多晶矽間隔等於該第一通道長度與該第二間距之和；根據該第一通道長度、該第二間距以及一減縮預定變數產生一第二主動特徵組，其中該第二主動特徵組包括多個第二主動特徵，各該第二主動特徵的寬度等於該第一通道長度減去整數倍的該減縮預定變數，該些第二主動特徵相距一第五間距等於該第二間距加上整數倍的該減縮預定變數，該第二主動特徵組的一第二多晶矽間隔等於該第二通道長度與該第五間距之和，該第一多晶矽間隔和該第二多晶矽間隔相等；於該第一主動特徵組之兩側設置(introduce)一對第一虛置特徵(dummy feature)以形成一第一元件圖案，於該第二主動特徵組之兩側設置一對第二虛置特徵以形成一第二元件圖案，該第一主動特徵組與一該第一虛置特徵之間相距一第一間距，該第一主動特徵組與另一該第一虛置特徵之間相距一第三間距，該第二主動特徵組與一該第二虛置特徵之間相距一第四間距，該第二主動特徵組與另一該第二虛置特徵之間相距一第六間距，其中該接收該第一主動特徵組、該第二主動特徵組以及設置該對第一虛置特徵、該對第二虛置特徵以形成該第一 元件圖案和該第二元件圖案之步驟係進行於至少一電腦輔助設計(computer-aided design，CAD)工具中；以及鄰接該第一元件圖案與該第二元件圖案，且該對第一虛置特徵其中一第一虛置特徵係與該對第二虛置特徵其中之一第二虛置特徵部分重疊，其中在重疊之該第一虛置特徵係與該第二虛置特徵中，該第一虛置特徵之一第一界外部係重疊於該第二虛置特徵之一第二界內部，而該第一虛置特徵之一第一界內部係重疊於該第二虛置特徵之一第二界外部，其中該第一元件圖案包含有一第一元件寬度(cell width)，且該第一元件寬度係為該第一多晶矽間隔之整數倍，該第二元件圖案包含有一第二元件寬度，且該第二元件寬度係為該第二多晶矽間隔之整數倍。
  2. 如申請專利範圍第1項所述之半導體佈局結構之設計方法，其中該第一多晶矽間隔與該第一通道長度與該第一間距之和或該第一通道長度與該第三間距之和相等。
  3. 如申請專利範圍第1項所述之半導體佈局結構之設計方法，其中該第二多晶矽間隔與該第二通道長度與該第四間距之和或該第二通道長度與該第六間距之和相等。
  4. 如申請專利範圍第1項所述之半導體佈局結構之設計方法，更包含查閱一對照表，以獲得該對第一虛置特徵的該第一界外部寬度、該對第一虛置特徵的該第一界內部寬度、該第一間距與該第三間 距。
  5. 如申請專利範圍第1項所述之半導體佈局結構之設計方法，更包含查閱一對照表，以獲得該對第二虛置特徵的該第二界外部寬度、該對第二虛置特徵的該第二界內部寬度、該第四間距與該第六間距。
  6. 如申請專利範圍第1項所述之半導體佈局結構之設計方法，其中該第一元件圖案包含有一第一元件邊界，該第二元件圖案包含有一第二元件邊界，各該第一虛置特徵係被該第一元件邊界切分定義而分別包含有該第一界內部與該第一界外部，且該第一界內部包含有一第一界內寬度，該第一界外部包含有一第一界外寬度，各該第二虛置特徵係被該第二元件邊界切分定義而分別包含有該第二界內部與該第二界外部，且該第二界內部包含有一第二界內寬度，該第二界外部包含有一第二界外寬度。
  7. 如申請專利範圍第1項所述之半導體佈局結構之設計方法，更包含：當該重疊之第一界內部與第二界外部之第一界內寬度不等於該第二界外寬度時，調整該第二界外寬度，使其等於該第一界內寬度。
  8. 如申請專利範圍第1項所述之半導體佈局結構之設計方法，更包含：當該重疊之第一界外部與第二界內部之第一界外寬度不等於該第二界內寬度時，調整該第一界外寬度，使其等於該第二界內寬度。
  9. 一種半導體佈局結構，包含有：一基底；以及至少一第一元件圖案，包含有一第一元件寬度，該第一元件圖案更包含有：一對第一虛置特徵，該等第一虛置特徵分別包含有一第一虛置特徵寬度；以及一第一主動特徵組，夾設於該對第一虛置特徵之間，該第一主動特徵組包含有多個第一主動特徵，且該些第一主動特徵包含有一第一通道長度以及一第一多晶矽間隔，其中該第一主動特徵組與該對第一虛置特徵中之一第一虛置特徵之間定義有一第一間距，該第一主動特徵組與該對第一虛置特徵中另一第一虛置特徵之間定義有一第三間距，該些第一主動特徵相距一第二間距，該第一多晶矽間隔等於該第一通道長度與該第二間距之和；以及至少一第二元件圖案鄰接在該第一元件圖案的一側，該第二元件圖案包含有一第二元件寬度，該第二元件圖案更包含有：一對第二虛置特徵，該等第二虛置特徵分別包含有一第二虛置特徵寬度；以及一第二主動特徵組，夾設於該對第二虛置特徵之間，該第二主動特徵組包含有多個第二主動特徵，該些第二主動特徵包含有一第二通道長度以及一第二多晶矽間隔，該第二主動特徵組與該對第二虛置特徵中之一第二虛置特徵之間定義有一第四間距，該第二主動特徵組與該對第二虛置特徵中另一第二虛置特徵之間定義有一第六間距，該些第二主動特徵相距一第五間距，該第二多晶 矽間隔等於該第二通道長度與該第五間距之和，其中該第一通道長度與該第二通道長度不相等，該第一多晶矽間隔和該第二多晶矽間隔相等，其中該第一元件寬度係為該第一多晶矽間隔之整數倍，該第二元件寬度係為該第二多晶矽間隔之整數倍。
  10. 如申請專利範圍第9項所述之半導體佈局結構，其中該對第一虛置特徵其中一第一虛置特徵係與該對第二虛置特徵其中之一第二虛置特徵重疊，且重疊之該第一虛置特徵與該第二虛置特徵包含有相同的寬度。
  11. 如申請專利範圍第10項所述之半導體佈局結構，其中未重疊之該第一虛置特徵與該第二虛置特徵包含有不同的寬度。
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