JP2001351984A - ダミーパターンのレイアウト決定方法、それを用いた半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 実パターンのレイアウト内にダミーパターン
を効率よく挿入することが可能にする。 【解決手段】 ダミーパターン形成可能領域αとダミ
ーパターンの雛型とを重ね合わせ、ダミーパターン形成
可能領域に内包されるダミーパターンの基本要素１ａの
配置領域である第１のダミーパターン領域βを算出した
後、この第１のダミーパターン領域を設計ルールにおい
て定められた離隔距離を確保するように拡大された、第
２のダミーパターン領域γを算出する。その後、ダミー
パターン形成可能領域とダミーパターンの雛型とを互い
に平行に相対的に並進移動させて、第２のダミーパター
ン領域を除いたダミーパターン形成可能領域αに新たに
内包される、ダミーパターンの雛型の基本要素１９ａが
配置された領域である、第３のダミーパターン領域βを
算出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子のレイ
アウトパターンの図形要素に疎密のばらつきがある場合
の仕上がり不良を防止するために、疎の領域にダミーパ
ターンが形成される半導体装置の、ダミーパターンのレ
イアウトを決定する方法、その方法を用いて形成された
半導体装置、およびその製造方法に関するものである。

【０００２】

【従来の技術】半導体チップを構成するレイアウトパタ
ーン（以下、「実パターン」という。）の図形要素に疎
密のばらつきがあると、同一寸法であっても疎の部分と
密の部分で仕上りが異なるという問題がある。この問題
を解決するため疎の部分に図形要素（以下、疎の部分に
追加する図形要素群を「ダミーパターン」という。）を
追加し、疎密のばらつきを均一にする。

【０００３】ダミーパターンを追加する際に、人手によ
って追加作業を行なうと、レイアウトパターンの規模が
大きくなった場合に時間がかかるという問題がある。そ
こで、コンピュータプログラムなどを用いてダミーパタ
ーンを自動的に追加する方法として、実パターン以外
に、ダミーパターンの基本要素を格子上に並べたダミー
パターンの雛型を準備し、それを実パターンに重ね合わ
せて、有効なダミーパターン部分のみを抽出して用いる
方法が考えられる。

【０００４】ダミーパターンの形状についても、実パタ
ーンと同様に、設計基準に準拠することが必要であり、
どのような形状でもよいわけではない。図１７に示すよ
うに、ダミーパターンの雛型の一例においては、ダミー
パターンの基本要素１はＸ軸方向に２ａ、Ｙ軸方向に２
ｂの寸法を有する。また、ダミーパターンの基本要素１
はＸ軸方向に３ａ、Ｙ軸方向に３ｂの間隔を経て配置さ
れている。なおこれらの寸法は、設計基準で定められた
値以上でなければならない。

【０００５】以下の説明においては、パラメータとして
の領域α，β，γを導入し、それぞれ次のように定義す
る。 ・領域α：各工程において、設計基準を満足する条件
で、ダミーパターンをプレースできる領域 ・領域β：各工程において、領域α内にダミーパターン
をプレースした後の、ダミーパターン配置領域 ・領域γ：領域βに対して、設計ルール上必要な最小間
隔分だけオーバーサイズした後の領域 従来の半導体集積回路のレイアウトパターン方法によれ
ば、ダミーパターン群の生成手順を示した図１８のフロ
ーチャートからわかるように、まず、実パターンのレイ
アウトにダミーパターンの雛型を重ねる（Ｓ１）。次
に、設計基準を満足する条件で、ダミーパターンをプレ
ースできる領域αを算出する（Ｓ２）。

【０００６】たとえば、アルミ配線工程であれば、実パ
ターンのアルミ配線を設計基準で定めるアルミ配線最小
間隔寸法分拡大した面積が、ダミーパターンをプレース
できない領域となる。また、フィールド工程であれば、
フィールド工程の実パターン以外にトランスファーゲー
トおよびウェルとの設計基準をも考慮して論理演算式を
組み、工程Ｓ２における領域の算出を行なう。

【０００７】この工程Ｓ２においては、図１９に示すよ
うに、ダミーパターンをプレースできる領域１２ａ（す
なわち領域α）は、プログラムで与えた論理演算式によ
り、実パターン１１から距離１４、レイアウトパターン
の終端１３から距離１５を隔て、かつ、ダミーパターン
自体の最小幅１６を満たさない部分１２ｂを除くことに
より算出される。次に、工程Ｓ２で求めた領域１２ａ、
すなわち、工程Ｓ２における領域αに内包されるダミー
パターンの基本要素を抽出する（Ｓ３）。このＳ３工程
においては、図２０に示すように、プログラムで与えた
論理演算式により、ダミーパターンをプレースできる領
域１２ａに内包されるダミーパターンの基本要素１ａの
みが抽出され、内包されない基本要素１ｂは除外され
る。領域１２ａに内包されるダミーパターンの基本要素
１ａの配置領域が、工程Ｓ２における領域βとなる。

【０００８】ここで、領域１２ａ自体をダミーパターン
とする場合に比べ、配列された基本要素１ａをダミーパ
ターンとした場合の方が、面積は小さくなり、その結果
寄生容量が小さくなって、電気的特性に対する影響も小
さくなる。すなわち、ダミーパターンの生成は、面積の
増加、引いては寄生容量の増加をできるだけ抑えること
を考慮しつつ、疎密の均一化を実現することが求められ
ている。

【０００９】また、ダミーパターンの基本要素の抽出
（Ｓ３）において、上記例に示す内包ではなく、論理積
を用いた場合を図２２に示すように、抽出されたダミー
パターンは、ダミーパターンの基本要素１と同じ形状、
同じ面積を有する形状１ａのほかに、ダミーパターンの
基本要素１とは異なる形状、より小さい面積を有する形
状１ｃが形成される。

【００１０】

【発明が解決しようとする課題】従来の方法で抽出され
るダミーパターンの基本要素１ａは、実パターンのレイ
アウトとダミーパターンの雛型の重ね方によっては、効
果的にダミーパターンが挿入できない場合があるという
問題がある。図２１に示すように、実パターンとダミー
パターンの雛型とが図２０に示す場合と全く同じもので
あり、図２１に示す実パターンのレイアウトにおいて
は、実パターンのレイアウトに対しダミーパターンの雛
型を重ねる座標が、図２０で示すＸ，Ｙ軸方向に少しず
れている場合が考えられる。

【００１１】図２０に示すように、抽出されるダミーパ
ターンの基本要素１ａの数が１４個あるのに対し、図２
１においては６個である。後者は疎密の均一化について
は悪くなる方向に働く。図２１においてはダミーパター
ンの基本要素１ａは番号１７で示した箇所には存在せ
ず、図２０に示すように偏りが大きいといえる。したが
って、図２１に示すような場合においては、疎密のばら
つきを均一にするだけの十分な効果が得られないという
問題がある。

【００１２】半導体チップのような大規模なレイアウト
においては、図２０に示すような箇所および図２１に示
すような箇所が混在するため、上述の方法ではレイアウ
トの全体の疎密のばらつきを一様に均一化することが十
分にできないという問題がある。

【００１３】仮に、人手作業により、空白領域１７にダ
ミーパターンを追加した場合、上述の問題は解決される
としても、ダミーパターンを追加しなければならない箇
所がレイアウトの規模に応じて増えるため、非常に手間
がかかるという問題がある。

【００１４】また、図２２に示すような場合において
は、レイアウト全体の疎密のばらつきを一様に均一化で
きるが、抽出されたダミーパターンの基本要素１ｃは基
本要素１より小さくなるため、設計基準を満たさない場
合が起こり得る。

【００１５】Ｘ方向もしくはＹ方向の幅が設計基準未満
となってしまうこと以外に、図２３（ａ）〜（ｃ）に示
すような形状となる可能性がある。図２３（ａ）（ｂ）
の形状においては、細部の幅２７ａ，２７ｂが設計基準
未満となることがあり、図２３（ｃ）に示すような形状
においては、点接触部分２７ｃが設計基準未満となる。

【００１６】一般に設計基準に満たない箇所はサイジン
グ処理というもので人手を介さず削除するが、図２３
（ｂ）（ｃ）のような場合においては、簡単なサイジン
グ処理のみで削除することは困難であり、人手作業で削
除すると非常に手間がかかるという問題がある。

【００１７】本発明は、上記のような課題を解決するた
めになされたものであり、実パターンのレイアウト内に
ダミーパターンを効率よく挿入することが可能なダミー
パターン群の構成を有する半導体装置の構造およびその
製造方法を提供することを目的とする。

【００１８】

【課題を解決するための手段】上記課題を解決する本発
明のダミーパターンのレイアウト決定方法は、半導体基
板の主表面において、本来の機能を果たす素子が形成さ
れた実領域と、本来の機能を果たす素子が形成されない
ダミーパターンが形成されたダミー領域とを有する半導
体装置の、前記ダミー領域のダミーパターンのレイアウ
トを決定する方法であって、次の工程を備える。 第１工程：所定の設計ルールにおいてパターン形成不可
能な領域を除く、ダミーパターン形成可能領域を決定す
る。 第２工程：平面形状および大きさが均一な、ダミーパタ
ーンの複数の基本要素を、前記所定の設計ルールにおい
て定められた互いの離隔距離を保持するするとともに一
定の間隔で配列することによって形成された、ダミーパ
ターンの雛型を準備する。 第３工程：前記ダミーパターン形成可能領域と前記ダミ
ーパターンの雛型とを重ね合わせ、前記基本要素のうち
の前記ダミーパターン形成可能領域に内包される基本要
素の配置領域である、第１のダミーパターン領域を算出
する。 第４工程：前記第１のダミーパターン領域を含み、前記
設計ルールにおいて定められた離隔距離を確保するよう
に拡大された、第２のダミーパターン領域を算出する。 第５工程：前記ダミーパターン形成可能領域と前記第２
のダミーパターン領域との相対的な位置関係を維持し
て、前記ダミーパターン形成可能領域と、前記ダミーパ
ターンの雛型とを、互いに平行に相対的に並進移動させ
る。 第６工程：前記第５工程を経た後に、前記第２のダミー
パターン領域を除いた前記ダミーパターン形成可能領域
に新たに内包される、前記ダミーパターンの雛型の前記
基本要素が配置された領域である、第３のダミーパター
ン領域を算出する。

【００１９】ダミーパターン形成可能領域が広いため
に、上記第６工程を終えた後にもダミーパターンを追加
して形成可能な領域が残存する場合には、上記工程に加
えて、第６工程において算出した前記第３のダミーパタ
ーン領域を含み、前記設計ルールにおいて定められた離
隔距離を確保するように拡大された、第４のダミーパタ
ーン領域を算出する第７の工程をさらに備え、該第４の
ダミーパターン領域および前記第２のダミーパターン領
域を前記ダミーパターン形成領域から除いた領域を、前
記ダミーパターン形成可能領域に代入して、前記第３工
程から前記第６工程までを再度実行する。ダミーパター
ンを形成可能な領域が残存しなくなるまで、第３工程か
ら第７工程までを繰り返すことにより、設計ルールを満
たすダミーパターンが最大限網羅される。

【００２０】この方法によれば、実パターンのレイアウ
トとダミーパターンの雛型の重ね合せ位置とをわずかに
変化させていくことで、ダミーパターン配置箇所にダミ
ーパターンの雛型の基本要素が包含される確率が増加
し、ダミーパターンの埋め残し箇所が減少する。よっ
て、すべてのダミーパターン配置可能箇所に対し均一な
配置が可能となる。また、従来の技術において述べたよ
うな論理積を使用しないことから、抽出されるダミーパ
ターンの基本要素の形状はすべて、ダミーパターン雛型
の基本要素と同じであり、設計基準未満の寸法を含むダ
ミーパターンは形成されない。よって、ダミーパターン
としての設計基準を満たさない場合を生じることなく、
確実に疎密の均一化を図ることができる。

【００２１】本発明の一実施例においては、前記第５工
程における、前記ダミーパターン形成可能領域と前記ダ
ミーパターンの雛型との相対的な並進移動は、前記ダミ
ーパターンの基本要素の配列方向を向く第１軸方向に沿
って、あるいは、その第１軸方向に加えてさらに、第１
軸に直交する第２軸方向に沿って行なわれる。

【００２２】また、前記第３工程から前記第７工程まで
の繰り返しは、たとえば、前記第５工程における、前記
ダミーパターン形成可能領域と前記ダミーパターンの雛
型との相対的な並進移動における移動距離の総和が、前
記並進移動方向における前記基本要素の寸法と前記基本
要素同士の間隔の和になる直前まで行なわれる。

【００２３】本発明の半導体装置の製造方法は、半導体
基板の主表面において、本来の機能を果たす素子が形成
された実領域と、本来の機能を果たす素子が形成されな
いダミーパターンが形成されたダミー領域とを有する半
導体装置を製造する方法であって、上述したダミーパタ
ーンのレイアウト決定方法を適用して形成されたマスク
を用いて、前記ダミー領域のパターニングが行なわれ
る。

【００２４】本発明の半導体装置は、半導体基板の主表
面において、本来の機能を果たす素子が形成された実領
域と、本来の機能を果たす素子が形成されていないダミ
ー領域とを備える。この半導体装置は、半導体基板の主
表面において、第１の仮想格子と、該第１の仮想格子を
回転することなく同一平面内において所定の方向に移動
した第２の仮想格子とを想定し、前記ダミー領域は、所
定の設計ルールにおいてパターン形成が可能な領域にお
いて、平面の形状および大きさが均一な基本要素を、前
記所定の設計ルールにおいて定められた互いの離隔距離
を保持しながら、前記第１の仮想格子の交点に配置する
ことによって形成された第１ダミー領域と、前記第１ダ
ミー領域と重複しない領域において、平面の形状および
大きさが均一な基本要素を、前記所定の設計ルールにお
いて定められた互いの離隔距離を保持しながら、前記第
２の仮想格子の交点に配置することによって形成された
第２ダミー領域とを含む。

【００２５】本は発明の半導体装置の一実施例において
は、前記第１の仮想格子を、回転することなく同一平面
内において所定の方向に移動した、前記第２の仮想格子
とは異なる第３の仮想格子とさらに想定し、前記ダミー
領域が、前記第１ダミー領域および前記第２ダミー領域
と重複しない領域において、平面の形状および大きさが
均一な基本要素を、前記所定の設計ルールにおいて定め
られた互いの離隔距離を保持しながら、前記第３の仮想
格子の交点に配置することによって形成された第３ダミ
ー領域をさらに含む。

【００２６】このような構成を有する半導体装置は、上
述の本発明のダミーパターンのレイアウト決定方法を適
用した形成したマスクを用いて、ダミー領域をパターニ
ングすることにより形成される。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を、図
１〜図１６に基づいて説明する。

【００２８】（実施の形態１）本発明の実施の形態１
を、図１〜図５を参照して説明する。本実施の形態の半
導体装置は、図１（ａ）に示された半導体チップ２６上
の１つのレイアウト群２７の一部（円Ａ内）を拡大して
示す図１（ｂ）に示すように、本来の機能を果たす素子
が形成された本来の領域である実領域１１と、本来の機
能を果たす素子が形成されていないダミー領域とを含
む。ダミー領域には、ダミーパターンの多数の基本要素
１ａ，２１が、所定の設計ルールを満たす領域内におい
て設けられている。これらの基本要素１ａ，２１は、平
面的に見た形状および大きさがすべて同一であり、上記
所定の設計ルールにおいて定められた互いの離隔距離を
保持して配列されている。

【００２９】ダミーパターンの基本要素２１は、半導体
チップ２６の主表面に対して想定された、互いに直交す
る第１の仮想格子２６ａ同士の交点に形成され、ダミー
パターンの基本要素１ｂは、基本要素１ａに重なること
なく形成できる領域において、第１の仮想格子２６ａが
回転移動することなく平面的に任意の方向移動された、
互いに直交する第２の仮想格子２６ｂ同士の交点に形成
されている。

【００３０】次に、図５に示したフローチャートを参照
して、本実施の形態におけるダミーパターン群の生成手
順を説明する。ダミーパターンの雛型としては、図１７
に示した従来のものと同じものを使用する。図５に示す
ように、工程Ｓ１〜Ｓ３は、図１８のフローチャートに
示した従来の方法と同じである。

【００３１】本実施の形態においても、ダミーパターン
の基本要素１の形状として、上記従来技術の場合と同様
に四角形のもの用いているが、設計基準に準じていれば
四角形に限定されるものではない。

【００３２】上記従来の技術の説明において述べたよう
に、図２１に示すような場合においては、空白領域１７
にダミーパターンが配置可能である。図２１において空
白領域１７にダミーパターンを配置する手順を、図５を
用いて、工程Ｓ４以降の工程に従って説明する。図２〜
図４はそれぞれ、工程Ｓ５，Ｓ１３，Ｓ１４までが完了
した時点のダミーパターンの配置構成を示している。

【００３３】また、領域１８ａ，領域１８ｂおよび領域
１８ｃの面積を加算したものは、領域１２ａの面積に等
しくなるようになっている。図５に示すように、工程Ｓ
４は、工程Ｓ３で求めたダミーパターンの配置領域β
（図２の基本要素１ａの配置領域に相当）をオーバーサ
イズして、領域１８ａ（すなわち領域γ）を形成する工
程である。Ｓ５の工程は、図２１の領域１２ａから図２
の領域１８ａを減算し、さらにダミーパターンの基本要
素１を配置できない領域１８ｂをも減じて、領域１８ｃ
を算出する工程である。この時点で、パラメータとして
の領域αには領域１８ｃが代入される。

【００３４】工程Ｓ１１において、ダミーパターンの雛
型のみをＸ軸方向に、わずかな変位量であるΔＸだけず
らす。その後、その変位量がダミーパターンの間隔ルー
ル寸法３ａとダミーパターンの基本要素のＸ軸方向の寸
法２ａとの和となったとき、隣の基本要素１が最初にあ
った位置に重なることになるため、ステップＳ１２にお
ける判断によって、Ｘ軸方向の移動を中止させる。ステ
ップＳ１２において「ＹＥＳ」の判断をした１回目のル
ープの後、工程Ｓ３で抽出されるダミーパターンの配置
領域βは、図３に示す領域１９ａとなる。領域１９ｂは
領域α（すなわち領域１８ｃ）に内包されなかったダミ
ーパターンの基本要素１が含まれる領域である。

【００３５】同様に２回目以降のループで、図３におい
て破線の円で囲んだ領域２０のような、ダミーパターン
が配置可能な領域であるにもかかわらず配置されていな
い箇所に、ダミーパターンを配置していく。また、Ｘ軸
方向の移動のみでは対処できないケースもあるため、工
程Ｓ１３においてＹ軸方向の移動をも行ない、図４に示
す結果を得る。図４における基本要素２１が、ステップ
Ｓ１２において「ＹＥＳ」と判断した後の２回目以降の
ループにより抽出した、ダミーパターンの配置領域であ
る。なお、Ｙ軸方向についてもＸ軸方向と同様の理由か
ら、ステップＳ１４を含め、以下同様に繰返すことにな
る。

【００３６】以上に示したように、ダミーパターンの配
置領域１ａ以外に領域１９ａ、領域２１を抽出すること
で、図２１に示す従来例においても、図２０に示す同程
度の密度で、領域１２ａにダミーパターンを配置するこ
とが可能となる。

【００３７】ΔＸ、ΔＹの値は理論上、チップ製造工程
で許容されている最小解像寸法値まで細かくできるが、
処理時間やコンピュータのメモリ容量を考慮した上で適
切な値を決めておくことが好ましい。

【００３８】また、実パターンに対しダミーパターンの
雛型を移動させたが、ダミーパターンの雛型に対し実パ
ターンを移動させてもよい。

【００３９】図１は、この発明の一実施の形態の、半導
体チップ２６上に配置されたダミーパターンの様子を表
わすものである。図５のＳ３の工程で求めたダミーパタ
ーンの基本要素１ａは第１の格子２６ａ上に配置され、
１回目以降のループ後、求めたダミーパターン１９ａ，
領域２１は第２の格子２６ｂ上に配置される。

【００４０】なお、上記格子はダミーパターンのみ適用
するものであり、実パターンを格子上に載せる必要はな
い。

【００４１】（実施の形態２）図６は、本発明の実施の
形態２におけるダミーパターン群の生成手順を示したフ
ローチャートである。図５に示した実施の形態１のフロ
ーチャートでは、Ｓ１２，Ｓ１４の工程がそれぞれＳ１
１，Ｓ１３の工程の後になっているため、ΣＸ≧２ａ＋
３ａおよびΣＹ≧２ｂ＋３ｂの条件における各｛（２ｂ
＋３ｂ）／ΔＹ＋（２ａ＋３ａ）／ΔＸ−１｝回分の工
程Ｓ４，Ｓ５，Ｓ１１が無駄な工程となってしまう。図
６のフローチャートにおいては、この問題を解消するた
めに、工程Ｓ１２，Ｓ１４をそれぞれ工程Ｓ４，Ｓ１３
の前に行なっている。工程Ｓ４，工程Ｓ１３の前に行な
うことで、判定のしきい値はそれぞれループ１回分（Δ
Ｘ，ΔＹ）分だけ少ない値になる。

【００４２】（実施の形態３）図７は、この発明の実施
の形態３によるダミーパターンの生成手順を示したフロ
ーチャートである。図５において示した実施の形態１お
よび図６において示した実施の形態２のダミーパターン
群においては、仮に途中で解が収束して図４に示す結果
を得ても、ΣＸ≧２ａ＋３ａおよびΣＹ≧２ｂ＋３ｂに
なるまで処理は終了しない。本実施の形態においては、
解が収束した後の無駄な処理時間をなくすため、工程Ｓ
５の後に工程Ｓ２１を行ない、ダミーパターンが配置可
能な領域αがなくなった時点で処理を終了させている。

【００４３】（実施の形態４）実施の形態１〜３におい
ては、処理手順の中でダミーパターンの雛型を移動させ
ることによって領域１２ａにダミーパターンを配置して
いた。それに対して実施の形態４においては、処理手順
をより簡単にするために、予めΔＸ，ΔＹ分ずつずらし
た複数のダミーパターンの雛型を用意し、選択する雛型
を変えることによって、処理手順の中で移動させるのと
同じ状態を再現させている。すなわち、本実施の形態に
おいては、ダミーパターンの雛型をその分だけ別々の集
合体（以下単に「セル」）という）に分けて選択するセ
ルを変化させている。

【００４４】図８および図９は、上記のような実施の形
態４に使用するダミーパターンの雛型の構造を示す。参
照符号２２ａ〜２２ｄ，２２ｅ〜２２ｇで示したダミー
パターンの基本要素は、それぞれ図１７に示した従来技
術における基本要素１と同様のものであるが、図を簡略
化するために、それぞれの基本要素の端の一部のみを示
している。なお、図中ではＸ方向、Ｙ方向のほか便宜上
Ｚ方向も示しているが、必要な情報はＸ方向とＹ方向の
みで、Ｚ方向は情報としては必要ない。

【００４５】次に、図８を参照して、本実施の形態のダ
ミーパターンのＸ軸方向の配置規則について説明する。
まず、雛型２２ａを基準として、Ｘ軸方向にΔＸだけず
らした雛型２２ｂを配置し、さらに、雛型２２を基準と
してＸ軸方向にΔＸずらした雛型２２ｃを配置する。同
様にして雛型２２ｄまでｎ個の雛型を配置する。ただ
し、雛型２２ａの左端と２２ｄの左端との距離は２ａ＋
３ａ未満にする（距離が２ａ＋３ａのとき雛型２２ａと
雛型２２ｄは等価になり意味をなさない）。

【００４６】次に、図９を参照して、本実施の形態のダ
ミーパターンのＹ軸方向の配置規則について説明する。
まず、雛型２２ａを基準としてＹ軸方向にΔＹだけずら
した雛型２２ｅを配置し、さらに、雛型２２ｅを基準と
して前記と同様にＹ軸方向にｍ個の雛型を配置する。最
終的にはＸ軸方向にｎ個、Ｙ軸方向にｍ個配列される結
果、合計ｎ×ｍ個の雛型が配置される。Ｙ軸方向につい
てもＸ軸方向と同様に、雛型２２ａの左端と雛型２２ｇ
の左端との距離は２ｂ＋３ｂ未満にする。

【００４７】図１０は、実施の形態４におけるダミーパ
ターン群の生成手順を示したフローチャートである。ま
ず、計算機内の変数Ｘ、Ｙと雛型は１対１に対応させて
おく。変数（Ｘ，Ｙ）が（１，１）のときは雛型２２
ａ、（２，１）のときは雛型２２ｂ…（ｎ，１）のとき
は雛型２２ｄ、（１，２）のときは雛型２２ｅのように
する。工程Ｔ１〜Ｔ５に示すように、計算機内の変数
Ｘ，Ｙを変化させることにより選択する雛型も変化さ
せ、雛型を移動させるのと同じ効果を得ている。

【００４８】（実施の形態５）次に、実施の形態５の半
導体集積回路のダミーパターン形成の方法を説明する。
上記実施の形態４においては、ダミーパターンの雛型を
その分だけ別々のセルに分けて、選択するセルを変化さ
せていたのに対して、実施の形態５においては、まずセ
ルを分けることなく、その数を１つにして、ダミーパタ
ーンの雛型２２ａ〜２２ｄ，２２ｅ〜２２ｇの各々を、
レイアウトパターンデータの種類（以下、単に「レイ
ヤ」）という。）で分類した方法で同様の効果を得るよ
うにしている。以下、本実施の形態の具体的な手法を、
図１１〜図１６を用いて説明する。

【００４９】図１１〜図１６は、実施の形態５に使用す
るダミーパターンの雛型の構造を示す。これらの図に示
されたダミーパターンの雛型の基本要素２３ａ〜２３
ｄ，２３ｅ〜２３ｇはダミーパターンの基本要素１と同
じものであるが、各々異なったレイヤ（たとえば基本要
素２３ａはレイヤａ、基本要素２３ｂはレイヤｂ、基本
要素２３ｄはレイヤｄ、基本要素２３ｅはレイヤｅ）で
描かれている点が違っている。なお図中では、実施の形
態３と同様にＺ軸方向をも示しているが、Ｚ軸方向は情
報としては必要ない。

【００５０】次に、図１１に示すように、ダミーパター
ンの基本要素２３ａを基準としてＸ軸方向にΔＸずらし
た基本要素２３ｂを配置し、さらに、基本要素２３ｂを
基準としてＸ軸方向にΔＸずらした基本要素２３ｃを配
置する。同様にして基本要素２３ｄまでｎ個の基本要素
を配置する。ただし、基本要素２３ａの左端と基本要素
２３ｄの左端との距離は、２ａ＋３ａに等しくなると基
本要素２３ａと基本要素２３ｄとは等価になって意味を
なさないことから、２ａ＋３ａ未満になるようにする。

【００５１】次に、図１２に示すように、基本要素２３
ａを基準としてＹ軸方向にΔＹだけずらした基本要素２
３ｅを配置し、さらに、基本要素２３ｅを基準としてＹ
軸方向にｍ個の基本要素を配置する。最終的にはＸ軸方
向にｎ個、Ｙ軸方向にｍ個配列される結果、合計ｎ×ｍ
個の雛型が配置される。Ｙ軸方向についてもＸ軸方向と
同様に、基本要素２３ａの左端と基本要素２３ｇの左端
との距離は２ｂ＋３ｂ未満にする。以上のようにして配
置した図形をＺ軸方向から見ると、図１３に示すように
なる。なお、基本要素２３ａ，基本要素２３ｄ，基本要
素２３ｇはそれぞれ、その位置が確認しやすいように色
塗りをしているが、塗る色自体は情報としては必要な
い。

【００５２】図１４において、ユニットセル２４ａ〜２
４ｄは、図１３に示す図形と同じ構造を有するものであ
る。ユニットセル２４ａを基準としてＸ軸方向にΔＷ
（＝２ａ＋３ａ：ここで２ａはダミーパターンの幅、３
ａはダミーパターンの間隔）ずらせて、ユニットセル２
４ｂを配置し、さらに、ユニットセル２４ｂを基準とし
てＸ軸方向にΔＷずらしたユニットセル２４ｃを配置す
る。同様にしてユニットセル２４ｄまでｐ個のユニット
セルを配置する。配置した長さ２５ａは重ね合わせる実
パターンのレイアウトのＸ軸方向の長さより長くする。

【００５３】図１５に示すユニットセル２４ｅ〜２４ｇ
は、図１３に示す図形と同じ構造を有するものである。
ユニットセル２４ａを基準としてＹ軸方向にΔＨ（＝２
ｂ＋３ｂ）ずらしたユニットセル２４ｅを配置する。さ
らに、ユニットセル２４ｅを基準としてＹ軸方向にΔＨ
ずらしたユニットセル２４ｆを配置する。同様にして、
ユニットセル２４ｇまでｑ個のユニットセルを配置す
る。このようにして、最終的にＸ方向にｐ個、Ｙ軸方向
にｑ個、合計ｐ×ｑ個のユニットセルを配置する。ユニ
ットセル２４ａ〜２４ｇを配置した長さ２５ｂは、重ね
合わせるパターンのＹ軸方向の長さよりも長くする。

【００５４】以上のようにして、配置した図形をＺ方向
から見ると、図１６に示すようになる。なおユニットセ
ル２４ａ，２４ｂ，２４ｇは、その位置が確認しやすい
ように色塗りしているが、塗る色自体は情報としては必
要ない。

【００５５】次に、本発明の実施の形態５におけるダミ
ーパターンの生成手順をを説明する。本実施の形態にお
けるダミーパターンの生成は、図１０に示した実施の形
態４のフローチャートの工程と同様の手順で行なうこと
ができる。ただし、計算機内の変数Ｘ、Ｙの扱いのみ実
施の形態４と異なる。本実施の形態においては、計算機
内の変数Ｘ、Ｙとレイヤとを１対１に対応させておき、
変数（Ｘ，Ｙ）が（１，１）のときはレイヤａ、（２，
１）のときはレイヤｂ…（ｎ，１）のときはレイヤｄ、
（１，２）のときはレイヤｅのように設定する。

【００５６】実施の形態４と同様に、工程Ｔ１〜Ｔ５に
おいて、計算機内の変数Ｘ、Ｙと変化させることにより
選択するレイヤを変化させ、雛型を移動させるのと同じ
効果が得られる。また、実施の形態４および実施の形態
５においては、実施の形態２および実施の形態３で述べ
たような方法を含めてもよい。

【００５７】なお、上記実施の形態は、本発明を具現化
した単なる例示に過ぎず、本発明は、特許請求の範囲に
記載した構成に均等の範囲で変更を加えた種々の態様を
含むものである。

【００５８】

【発明の効果】以上述べたように、本発明によれば、ダ
ミーパターンの配置可能個所を算出しダミーパターンを
配置ダミーパターン配置可能個所の算出と配置を任意の
回数反復するようにしたため、ダミーパターン配置可能
個所にダミーパターンの基本要素が包含される確率が増
加し、ダミーパターンの埋め残し個所が減少する。した
がって、すべてのダミーパターン配置可能個所に対し均
一な配置が可能となり、疎密のばらつきをより均一化で
きるという効果がある。また、論理積を使用しないた
め、抽出されるダミーパターンの形状はすべてダミーパ
ターンの基本要素と同じものになり、抽出後のダミーパ
ターンは設計基準に満たない個所を含むことがないとい
う効果がある。その結果、半導体装置の実パターンのレ
イアウト内にタミーパターンを効率よく挿入することが
できる。

【図面の簡単な説明】

【図１】 （ａ）は、本発明の実施の形態１における半
導体装置を含む半導体チップの上面全体の図、（ｂ）
は、（ａ）に示した一つのレイアウト群中の円Ａの領域
を拡大して示す図である。

【図２】 本発明の実施の形態１の半導体装置におい
て、図５のフローチャートに示す工程Ｓ５までが完了し
た状態を示す図である。

【図３】 本発明の実施の形態１の半導体装置におい
て、図５のフローチャートに示す工程Ｓ１３までが完了
した状態を示す図である。

【図４】 本発明の実施の形態１の半導体装置におい
て、図５のフローチャートに示す全工程が完了した状態
を示す図である。

【図５】 本発明の実施の形態１におけるダミーパター
ン群の配置作業手順を示すフローチャートである。

【図６】 本発明の実施の形態２におけるダミーパター
ン群の配置作業手順を示すフローチャートである。

【図７】 本発明の実施の形態３におけるダミーパター
ン群の配置作業手順を示すフローチャートである。

【図８】 本発明の実施の形態４において使用するダミ
ーパターンの雛型の、Ｘ軸方向の配置規則を示す図であ
る。

【図９】 本発明の実施の形態４において使用するダミ
ーパターンの雛型の、Ｙ軸方向の配置規則を示す図であ
る。

【図１０】 本発明の実施の形態４および実施の形態５
におけるダミーパターンの配置群のダミーパターン配置
作業手順を示すフローチャートである。

【図１１】 本発明の実施の形態５に使用するダミーパ
ターンの雛型の基本要素の、Ｘ軸方向の配置規則を示し
た図である。

【図１２】 本発明の実施の形態５に使用するダミーパ
ターンの雛型の基本要素の、Ｙ軸方向の配置規則を示し
た図ある。

【図１３】 本発明の実施の形態５に使用するダミーパ
ターンの雛型を、Z軸方向から見た構造を示した図であ
る。

【図１４】 本発明の実施の形態５に使用するダミーパ
ターンの雛型のユニットセルの、Ｘ軸方向の配置規則を
示した図である。

【図１５】 本発明の実施の形態５に使用するダミーパ
ターンの雛型のユニットセルの、Ｙ軸方向の配置規則を
示した図である。

【図１６】 本発明の実施の形態５に使用するダミーパ
ターンの雛型のユニットセルを、Ｚ軸方向から見た構造
を示す図である。

【図１７】 従来のダミーパターンの雛型の構造を示す
図である。

【図１８】 従来技術におけるダミーパターン群の配置
作業手順を示すフローチャートである。

【図１９】 従来のダミーパターンが配置されていく過
程において、図１８における工程Ｓ２までが完了した状
態を示す図である。

【図２０】 従来のダミーパターンが配置されていく過
程において、図１８における工程Ｓ３までが完了された
状態を示す図である。

【図２１】 図２０に示すダミーパターンとは、ダミー
パターンの雛型を置く条件のみを変えた場合の、従来の
ダミーパターンの配置構成を示す図である。

【図２２】 図２１に示したダミーパターンとは、ダミ
ーパターンの抽出式のみを内包式論理積に変えたことの
みが異なる、従来の半導体装置におけるダミーパターン
の配置構成を示す図である。

【図２３】 （ａ）（ｂ）（ｃ）は、図２２に示した論
理積を用いた従来の半導体装置におけるダミーパターン
の配置構成において、条件によっては発生する可能性の
ある、基本要素とは異なる３種類の形状のダミーパター
ンの要素を示した図である。

【符号の説明】

１ ダミーパターンの基本要素、２ａ ダミーパターン
の基本要素のＸ軸方向の寸法、２ｂ ダミーパターンの
基本要素のＹ軸方向の寸法、３ａ ダミーパターンの基
本要素のＸ軸方向の間隔、３ｂ ダミーパターンの基本
要素のＹ軸方向の間隔、１１ 実パターン、１ａ １回
目の演算処理により選択されたダミーパターンの基本要
素、１９ａ ２回目の演算処理により選択されたダミー
パターンの基本要素、２１ ３回目以降の演算処理によ
り選択されたダミーパターンの基本要素、２２ａ〜２２
ｇ ダミーパターンの雛型、２３ａ〜２３ｇ ダミーパ
ターンの基本要素、２４ａ〜２４ｇ ユニットセル。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主表面において、本来の機
   能を果たす素子が形成された実領域と、本来の機能を果
   たす素子が形成されないダミーパターンが形成されたダ
   ミー領域とを有する半導体装置の、前記ダミー領域のダ
   ミーパターンのレイアウトを決定する方法であって、 所定の設計ルールにおいてパターン形成不可能な領域を
   除く、ダミーパターン形成可能領域を決定する第１工程
   と、 平面形状および大きさが均一な、ダミーパターンの複数
   の基本要素を、前記所定の設計ルールにおいて定められ
   た互いの離隔距離を保持するするとともに一定の間隔で
   配列することによって形成された、ダミーパターンの雛
   型を準備する第２工程と、 前記ダミーパターン形成可能領域と前記ダミーパターン
   の雛型とを重ね合わせ、前記基本要素のうちの前記ダミ
   ーパターン形成可能領域に内包される基本要素の配置領
   域である、第１のダミーパターン領域を算出する第３工
   程と、 前記第１のダミーパターン領域を含み、前記設計ルール
   において定められた離隔距離を確保するように拡大され
   た、第２のダミーパターン領域を算出する第４工程と、 前記ダミーパターン形成可能領域と前記第２のダミーパ
   ターン領域との相対的な位置関係を維持して、前記ダミ
   ーパターン形成可能領域と、前記ダミーパターンの雛型
   とを、互いに平行に相対的に並進移動させる第５工程
   と、 前記第５工程を経た後に、前記第２のダミーパターン領
   域を除いた前記ダミーパターン形成可能領域に新たに内
   包される、前記ダミーパターンの雛型の前記基本要素が
   配置された領域である、第３のダミーパターン領域を算
   出する第６工程とを備えた、ダミーパターンのレイアウ
   ト決定方法。
2. 【請求項２】 前記第６工程において算出した前記第３
   のダミーパターン領域を含み、前記設計ルールにおいて
   定められた離隔距離を確保するように拡大された、第４
   のダミーパターン領域を算出する第７の工程をさらに備
   え、該第４のダミーパターン領域および前記第２のダミ
   ーパターン領域を前記ダミーパターン形成領域から除い
   た領域を、前記ダミーパターン形成可能領域に代入し
   て、前記第３工程から前記第６工程までを実行する、請
   求項１に記載のダミーパターンのレイアウト決定方法。
3. 【請求項３】 ダミーパターンを形成可能な領域が残存
   しなくなるまで、前記第３工程から前記第７工程までを
   繰り返す、請求項２に記載のダミーパターンのレイアウ
   ト決定方法。
4. 【請求項４】 前記第５工程における、前記ダミーパタ
   ーン形成可能領域と前記ダミーパターンの雛型との相対
   的な並進移動を、前記ダミーパターンの基本要素の配列
   方向を向く第１軸方向に沿って行なう、請求項１〜３の
   いずれかに記載のダミーパターンのレイアウト決定方
   法。
5. 【請求項５】 前記第５工程における、前記ダミーパタ
   ーン形成可能領域と前記ダミーパターンの雛型との相対
   的な並進移動を、さらに、前記第１軸に直交する第２軸
   方向に沿って行なう、請求項４に記載のダミーパターン
   のレイアウト決定方法。
6. 【請求項６】 前記第５工程における、前記ダミーパタ
   ーン形成可能領域と前記ダミーパターンの雛型との相対
   的な並進移動における移動距離の総和が、前記基本要素
   同士の前記並進移動方向の間隔以上になるまで、前記第
   ３工程から前記第７工程までを繰り返す、請求項２に記
   載のダミーパターンのレイアウト決定方法。
7. 【請求項７】 半導体基板の主表面において、本来の機
   能を果たす素子が形成された実領域と、本来の機能を果
   たす素子が形成されないダミーパターンが形成されたダ
   ミー領域とを有する半導体装置の製造方法であって、 請求項１〜６に記載のダミーパターンのレイアウト決定
   方法を適用して形成されたマスクを用いて、前記ダミー
   領域のパターニングを行なう、半導体装置の製造方法。
8. 【請求項８】 半導体基板の主表面において、本来の機
   能を果たす素子が形成された実領域と、本来の機能を果
   たす素子が形成されていないダミー領域とを備え、 前記半導体基板の主表面において、第１の仮想格子と、
   該第１の仮想格子を回転することなく同一平面内におい
   て所定の方向に移動した第２の仮想格子とを想定し前記
   ダミー領域は、 所定の設計ルールにおいてパターン形成が可能な領域に
   おいて、平面の形状および大きさが均一な基本要素を、
   前記所定の設計ルールにおいて定められた互いの離隔距
   離を保持しながら、前記第１の仮想格子の交点に配置す
   ることによって形成された第１ダミー領域と、 前記第１ダミー領域と重複しない領域において、平面の
   形状および大きさが均一な基本要素を、前記所定の設計
   ルールにおいて定められた互いの離隔距離を保持しなが
   ら、前記第２の仮想格子の交点に配置することによって
   形成された第２ダミー領域とを含む、半導体装置。
9. 【請求項９】 前記第１の仮想格子を、回転することな
   く同一平面内において所定の方向に移動した、前記第２
   の仮想格子とは異なる第３の仮想格子と想定し、 前記ダミー領域が、前記第１ダミー領域および前記第２
   ダミー領域と重複しない領域において、平面の形状およ
   び大きさが均一な基本要素を、前記所定の設計ルールに
   おいて定められた互いの離隔距離を保持しながら、前記
   第３の仮想格子の交点に配置することによって形成され
   た第３ダミー領域をさらに含む、請求項８に記載の半導
   体装置。