CN112908989B - 半导体布局结构及其设计方法 - Google Patents

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Abstract

本发明公开一种半导体布局结构及其设计方法，其中该半导体布局结构，包括一基底、设置于该基底上的一第一元件图案以及一第二元件图案。多个第一主动特征设置在该第一元件图案内，包括一第一通道长度且彼此相隔一多晶硅间隔。多个第二主动特征设置在该第二元件图案内，包括一第二通道长度且彼此相隔该多晶硅间隔。该第一通道长度与该第二通道长度相差一变数，且该第一元件图案的一第一元件宽度以及该第二元件图案的一第二元件宽度是该多晶硅间隔的整数倍。

Description

半导体布局结构及其设计方法
本申请是中国发明专利申请(申请号：201510545866.5，申请日：2015年08月31日，发明名称：半导体布局结构及其设计方法)的分案申请。
技术领域
本发明涉及一种半导体布局结构及其设计方法，尤其是涉及一种元件宽度(cellwidth)等于多晶硅间距(poly pitch)的整数倍的半导体布局结构及其设计方法。
背景技术
半导体集成电路(integrated circuit，IC)是现代化信息社会最重要的硬件基础之一。一般来说，功能复杂的集成电路是由一群具有基本功能的标准元件组合而成的。由于这些标准元件是构筑一集成电路的基本方块，故各个标准元件的布局结构就会影响集成电路的整体布局形式。
现有的标准元件可具有不同的元件宽度(cell width)，当一元件宽度为该元件内最小多晶硅间距(poly pitch)的整数倍，即可称为是一栅上(on-grid)布局结构。On-grid布局结构可使布局与绕线(placement and routing，P&R)软件具有较高的效率，甚至在某些P&R软件上，只能接受on-grid布局结构。换句话说，on-grid布局结构有助于将不同的标准元件整合制作于同一芯片上。然而，元件宽度是依元件的复杂度而定，越复杂的标准元件其元件宽度越大，且不一定所有的标准元件都具有on-grid布局结构。
如前所述，具有on-grid布局结构的标准元件可使得P&R软件具有较高效率，且有助于芯片的整合制作。因此，目前仍然需要一种可使得元件宽度不同的标准元件都具有on-grid布局结构，而使得这些大小不同的标准元件得以整合制作于同一芯片的半导体布局结构设计方法。
发明内容
因此，本发明的一目的即在于提供一种全栅上(all on-grid)的半导体布局结构及其设计方法。
根据本发明所提供的半导体布局结构，包含有一基底、设置于该基底上的一第一元件图案，以及一第二元件图案设置于该基底上并邻接在该第一元件图案的一侧。该第一元件图案包含一对第一元件边界，相隔一第一元件宽度，以及一第一主动特征组设置在该对第一元件边界之间，该第一主动特征组包括多个第一主动特征，其中该多个第一主动特征分别包括一第一通道长度且彼此相隔一多晶硅间隔。该第二元件图案包含一对第二元件边界，相隔一第二元件宽度，其中该对第二元件边界的其中一者与该对第一元件边界的其中一者互相重叠，以及一第二主动特征组设置在该对第二元件边界之间，该第二主动特征组包括多个第二主动特征，其中该多个第二主动特征分别包括一第二通道长度且彼此相隔该多晶硅间隔。该第一通道长度与该第二通道长度相差一变数，该第一元件宽度及该第二元件宽度分别是该多晶硅间隔的整数倍。
根据本发明所提供的半导体布局结构的设计方法，包括在接收该第一主动特征组之后，通过计算或查表等方式取得一对第一虚置特征的第一虚置特征宽度以及其与第一主动特征组之间的间距，并将其安置于该第一主动特征组的两侧。根据本发明所提供的设计方法，至少可通过不同第一虚置特征宽度以及其与第一主动特征组之间的间距，使最终获得的元件图案的元件宽度等于该元件图案中多晶硅间隔的整数倍，亦即使得最终获得的元件图案为on-grid布局结构。是以，即使不同元件图案具有不同的多晶硅宽度，仍可通过计算或查表所获得的第一虚置特征宽度以及其与第一主动特征组之间的间距使得最终获得的各个元件图案全部成为on-grid布局结构。由于本发明所提供的半导体布局结构是一全栅上布局结构，因此不论该半导体布局结构所包含的元件图案或大或小，都可整合制作于同一芯片上，可完全符合集成电路整合的目的，并提升芯片空间整合效率。
附图说明
图1为一计算机系统的示意图，该计算机系统适合用作本发明实施的工作平台；
图2为一本发明所提供的一标准元件布局结构的示意图；
图3为本发明所提供的半导体布局结构的设计方法的一流程图；
图4为本发明所提供的半导体布局结构的设计方法最终获得的半导体布局结构的第一优选实施例的示意图；
图5为本发明所提供的半导体布局结构的设计方法最终获得的半导体布局结构的第二优选实施例至第四优选实施例的示意图；
图6为本发明所提供的半导体布局结构的设计方法最终获得的半导体布局结构的第五优选实施例至第七优选实施例的示意图；
图7至图9为本发明所提供的半导体布局结构的设计方法的一第八优选实施例的示意图。
主要元件符号说明
10 标准元件布局结构
11 基底
10a、10b 元件边界
12 主动(有源)区域
14 主动特征组
14a 主动特征
16a、16b 虚置特征
20、30、40 元件图案
20a、20b、30a、30b、40a、40b 元件边界
21、31、41、71 基底
22、32、42、52、62 主动区域
20C、30C、40C、70C 半导体布局结构
24、34、44 主动特征组
24a、34a、44a 主动特征
26a、26b、36a、36b、46a、46b 虚置特征
50 第一元件图案
50a、50b 第一元件边界
54 第一主动特征组
54a 第一主动特征
56a、56b 第一虚置特征
60 第二元件图案
60a、60b 第二元件边界
64 第二主动特征组
64a 第二主动特征
66a、66b 第二虚置特征
100 计算机系统
110 总线
120 数据存储系统
130 用户界面输入设备
140 处理器
150 网络界面
160 用户界面输出设备
170 通讯网络
200 半导体布局结构的设计方法
步骤202：接收一第一主动特征组，该第一主动特征组包含有至少一第一主动特征，该第一主动特征包含有一第一通道长度
步骤204：在该第一主动特征组的两侧设置一对第一虚置特征以形成一第一元件图案，该对第一虚置特征包含有一第一虚置特征宽度，且该第一主动特征组与该对第一虚置特征中的一第一虚置特征之间定义有一第一间距，该第一主动特征组与该对第一虚置特征中另一第一虚置特征之间定义有一第三间距
步骤2041：根据该第一通道长度获得该第一主动特征组内的各相邻第一主动特征的一第二间距
步骤206：在一CAD工具中产生(generating)该第一元件图案
A 界外部、第一界外部
B 界内部、第一界内部
A’ 第二界外部
B’ 第二界内部
D 方向
L、L’ 通道长度
P 多晶硅间隔
P1 第一多晶硅间隔
P2 第二多晶硅间隔
W 元件宽度
W1 第一元件宽度
W2 第二元件宽度
WA 界外宽度、第一界外宽度
WA’ 第二界外宽度
WB 界内宽度、第一界内宽度
WB’ 第二界内宽度
S1 第一间距
S2 第二间距
S3 第三间距
S4 第四间距
S5 第五间距
S6 第六间距
具体实施方式
一般说来，集成电路设计的流程可简化说明如下：先有一构思，并通过一计算机辅助设计(computer-aided design，CAD)工具产生电路设计(此步骤通常又称为电子设计自动化(electronic design automation，EDA))。完成电路设计后，即开始制造处理以及后续的封装与组装处理，而获得集成电路芯片。
请参阅图1，图1绘示一计算机系统100，计算机系统100适合用作本发明实施的工作平台。计算机系统可包含一总线110、一数据存储系统120、一用户界面输入设备130、一处理器140、一网络界面150、与一用户界面输出设备160等组成单元。数据存储系统120存储基本程序编写和数据构造，并可为程序和数据文件提供永久性存储。在本发明中，数据存储系统120可提供一个或所有CAD工具的功能。用户界面输入设备130与用户界面输出设备160允许使用者与计算机系统100互动，网络界面150则提供界面给外部网络，并通过一通讯网络170耦合至其他计算机系统中的相应周边设备。另外，图1所示的计算机系统100本身可包括各种类型，例如个人计算机、携带式计算机、工作站、计算机终端、网络计算机或任何一种数据处理系统或用户设备，且图1所示的计算机系统100仅为一例示，熟悉该项技术的人士应知计算机系统100可包含其他配置，或更多的组成单元。
接下来请先参阅图2，图2为本发明所提供的一标准元件布局结构的示意图。如图2所示，标准元件布局结构10包含有一基底11、一对彼此平行的元件边界10a、另一对彼此平行的元件边界10b、多个形成于元件边界10a/10b之内的主动区域12、一个形成于元件边界10a/10b之内且设置于主动区域12之间的主动特征组14、以及一对设置于主动特征组14两侧的虚置特征16a/16b。主动特征组14可以包含一个或多个主动特征14a，且主动特征14a与虚置特征16a/16b都沿一方向D延伸。也就是说，主动特征14a与虚置特征16a/16b彼此平行。标准元件布局结构10垂直方向D具有一元件宽度W，而主动特征组14内各主动特征14a具有一主动特征宽度，此一主动特征宽度即为场效晶体管(field effect transistor，FET)的一通道长度L。主动特征组14与一虚置特征16a之间定义有一第一间距S1，而主动特征组14与另一虚置特征16b之间定义有一第三间距S3。值得注意的是，当主动特征组14内包含有多个主动特征14a时，各相邻主动特征14a之间更定义有一第二间距S2。标准元件布局结构10更包含有一多晶硅间隔P，其为通道长度L与第二间距S2之和。另外值得注意的是，在一般的元件图案和/或元件布局结构中，元件宽度W的计算方式为主动特征组14的宽度(包含所有主动特征14a的宽度与所有第二间距S2的和)、第一间距S1、第三间距S3与所有虚置特征16a/16b的宽度的和。但在本发明所述的优选实施例中，可调整元件宽度W的计算方式。如图2所示，元件边界10b平行虚置特征16a/16b的一长轴，且元件边界10b穿过虚置特征16a/16b的长轴。换句话说，元件边界10b纵穿虚置特征16a/16b，而使得虚置特征16a/16b被元件边界10b切分定义而分别包含有一界外部A与一界内部B，界外部A包含有一界外宽度WA，而界内部B包含有一界内宽度WB。因此，在本发明所提供的优选实施例中，元件宽度W的计算方式可以是主动特征组14的宽度(包含所有主动特征14a的宽度与所有第二间距S2的和)、第一间距S1、第三间距S3与虚置特征16a/16b的界内部B宽度的和。接下来本发明所提供的半导体布局结构的设计方式中，是采用上述元件宽度、元件边界、主动特征组(包含一个或多个主动特征)、虚置特征、第一间距、第二间距、第三间距的用语定义，使本领域中具有通常知识者得以根据本发明所提中半导体布局结构的设计方式制作所需的元件布局结构。
请参阅图3，图3为本发明所提供的半导体布局结构的设计方法的一流程图。如图3所示，本发明所提供的半导体布局结构的设计方法200主要包含以下步骤：
步骤202：接收一第一主动特征组，该第一主动特征组包含有至少一第一主动特征，该第一主动特征包含有一第一通道长度；
步骤204：在该第一主动特征组的两侧设置一对第一虚置特征以形成一第一元件图案，该对第一虚置特征包含有一第一虚置特征宽度，且该第一主动特征组与该对第一虚置特征中的一第一虚置特征之间定义有一第一间距，该第一主动特征组与该对第一虚置特征中另一第一虚置特征之间定义有一第三间距。
值得注意的是，上述的第一主动特征组可包含一个主动特征或多个第一主动特征，当第一主动特征组内包含多个第一主动特征时，除上述步骤204之外，本优选实施例更包含以下步骤：
步骤2041：根据该第一通道长度获得该第一主动特征组内的各相邻第一主动特征的一第二间距。
步骤206：在一CAD工具中产生(generating)该第一元件图案。
首先需注意的是，上述半导体结构布局结构的设计方法200的各步骤202～206都进行于至少该CAD工具中。更重要的是，根据上述半导体布局结构的设计方法所获得的第一元件图案包含有一第一元件宽度(cell width)与一第一多晶硅间隔(poly pitch)，且该第一元件宽度为该第一多晶硅间隔的整数倍。
接下来将更加详述本发明所提供的半导体布局结构的设计方法。一般说来，在一半导体制作工艺中，首先取得一初始通道长度L3以及一最小多晶硅间距S。值得注意的是，初始通道长度L3可以因制作工艺或产品设计所需进一步缩小，且通常根据一建立在数据库中的减缩预定变数δL进一步线性减缩。举例来说，在取得初始通道长度L3之后，可进一步减缩初始通道长度，而获得一第一级减缩通道长度L2与一第二级减缩通道长度L1，且第一级减缩通道长度L2＝L3-δL，第二级减缩通道长度L1＝L3-2δL。而根据初始通道长度L3、减缩预定变数δL以及最小多晶硅间距S，可分别计算具有初始通道长度L3的标准元件、具有第一级减缩通道长度L2的标准元件、以及具有第二级减缩通道长度L1的标准元件内各项的参数值。此外需注意的是，在本发明中初始通道长度L3可根据其为奇数或偶数而具有不同的计算方式，此处先提供初始通道长度L3为一偶数时的计算方式。以下为清楚表示不同标准元件的计算方式，将该计算方式列示于表格一中：
表格一
举例来说，在本发明的一优选实施例中，首先取得以下定值：初始通道宽度L3＝40、减缩预定变数δL＝5、最小多晶硅间距S＝100。如前所述，当初始通道宽度L3为一偶数时，即将上述条件套入表格一，可获得一表格二：
表格二
在获得表格二之后，可进行本发明所提供的半导体布局结构的设计方法200。
请参阅图4，图4为根据本发明所提供的半导体布局结构的设计方法最终获得的半导体布局结构的第一优选实施例的示意图。根据本优选实施例的一第一优选实施例中，首先进行步骤202，接收一主动特征组24。在本优选实施例中，主动特征组24仅包含一主动特征24a，且主动特征24a包含有一通道长度L’。在本优选实施例中，通道长度L’＝L3，且可根据数据库获得预定变数δL＝5以及最小多晶硅间距S＝100。
接下来，进行步骤204，于主动特征组24的两侧设置一对虚置特征26a/26b，以形成一元件图案20。更重要的是，虚置特征26a/26b的宽度、主动特征组24a与虚置特征26a之间的第一间距S1、主动特征组24a与虚置特征26b之间的第三间距S3可根据表格一所示的计算公式，或直接查阅表格二获得。另外需注意的是，虚置特征26a/26b的宽度等于表格一或表格二中的界外宽度WA与界内宽度WB之和。在本优选实施例中，通道长度L’＝L3＝40、界外宽度WA＝15、界内宽度WB＝20、第一间距S1＝100、而第三间距S3＝100。在获得上述参数之后，进行步骤206，在CAD工具中形成此一元件图案20。之后，将此元件图案20输出至一光掩模，随后转移至具有多个主动区域22的一半导体基底21上，而获得一半导体布局结构20C。
在本优选实施例中，半导体布局结构20C/元件图案20可以是一将与其他半导体布局结构邻接整合于同一半导体基底的布局结构，此时本优选实施例中半导体布局结构20C的一元件宽度W的计算方式如图4所示，为元件边界20b的间距，且元件宽度W更是两个虚置特征26a/26b的界内宽度WB、第一间距S1、通道长度L’以及第三间距S3的和：
W＝2×WB+S1+L’+S3＝2×20+100+40+100＝280
此外，如前所述，半导体布局结构20C/元件图案20尚包含有一多晶硅间隔P，其为主动特征24a的通道长度L’以及第一间距S1或第三间距S3之和：
P＝S1+L或L+L3＝100+40或40+100＝140
更重要的是，本优选实施例所提供的半导体布局结构20C/元件图案20的元件宽度W＝280＝(140)×2＝P×2。由此可知，本优选实施例所提供的半导体布局结构20C/元件图案20的元件宽度W为多晶硅间隔P的整数倍，亦即半导体布局结构20为一on-grid布局结构。
根据本优选实施例所提供的半导体布局结构的设计方法，在接收主动特征组24之后，通过计算或查表等方式取得一对虚置特征26的第一虚置特征宽度WA+WB以及其与主动特征组24之间的间距S1、S3，并将其安置于主动特征组24的两侧。根据本发明所提供的设计方法，可确保最终获得的元件图案20的元件宽度W等于元件布局结构20C中多晶硅间隔P的整数倍，也确保最终获得的元件布局结构20C为一on-grid布局结构。
请参阅图5，图5为根据本发明所提供的半导体布局结构的设计方法最终获得的半导体布局结构的第二优选实施例至第四优选实施例的示意图。首先需注意的是，由于根据第二优选实施例至第四优选实施例仅有因计算或查表所得的参数不同，故于此都以图5绘示。根据第二优选实施例中，首先进行步骤202，接收一主动特征组34。在本优选实施例中，主动特征组34包含多个主动特征34a，主动特征34a包含有一通道长度L’，而相邻的主动特征34a之间定义有一第二间距S2。在本优选实施例中，通道长度L’＝L3，且可根据数据库获得减缩预定变数δL＝5以及最小多晶硅间距S＝100。
接下来，进行步骤204，在主动特征组34的两侧设置一对虚置特征36a/36b，以形成一元件图案30。更重要的是，虚置特征36a/36b的宽度、主动特征组34与虚置特征36a之间的第一间距S1、主动特征组34内相邻的两主动特征34a之间的第二间距S2、主动特征组34与虚置特征36b之间的第三间距S3可根据表格一所示的计算公式，或直接查阅表格二获得。如前所述，虚置特征36a/36b的宽度等于表格一或表格二中的界外宽度WA与界内宽度WB之和。在本优选实施例中，通道长度L’＝L3＝40、界外宽度WA＝15、界内宽度WB＝20、第一间距S1＝100、第二间距S2＝100、而第三间距S3＝100。在获得上述参数之后，进行步骤206，在CAD工具中形成此一元件图案30。随后将此元件图案30输出至一光掩模，随后转移至具有多个主动区域32的一半导体基底31上，而获得一半导体布局结构30C。
在本优选实施例中，半导体布局结构30C/元件图案30可以是一将与其他半导体布局结构邻接整合于同一半导体基底的布局结构，此时本优选实施例中半导体布局结构30C的一元件宽度W的计算方式如图5所示，为元件边界30b的间距，且元件宽度W更是两个虚置特征36a/36b的界内宽度WB、第一间距S1、主动特征组34内所有主动特征34a的通道长度L’、主动特征组34内所有第二间距S2以及第三间距S3的和：
W＝2×WB+S1+n×L’+(n-1)×S2+S3
＝2×20+100+4×40+3×100+100＝700
如前所述，半导体布局结构30C/元件图案30尚包含一多晶硅间隔P，其为主动特征34a的通道长度L’以及第二间距S2之和：
P＝L’+S2＝40+100＝140
更重要的是，本优选实施例所提供的半导体布局结构30C/元件图案30的元件宽度W＝700＝(140)×5＝P×5。由此可知，本优选实施例所提供的半导体布局结构30C/元件图案30的元件宽度W仍然是多晶硅间隔P的整数倍，亦即半导体布局结构30C为一on-grid布局结构。
根据本发明所提供的第三优选实施例，进行步骤202，接收一主动特征组34，主动特征组包含有多个主动特征34a，且本优选实施例中各主动特征34a的通道长度L’＝L2。此外，可根据数据库获得减缩预定变数δL＝5以及最小多晶硅间距S＝100。接下来，进行步骤204，在主动特征组34的两侧设置一对虚置特征36a/36b，以形成一元件图案30。更重要的是，虚置特征36a/36b的宽度、主动特征组34与虚置特征36a之间的第一间距S1、主动特征组34内相邻的两主动特征34a之间的第二间距S2、主动特征组34与虚置特征36b之间的第三间距S3可根据表格一所示的计算公式，或直接查阅表格二获得。如前所述，虚置特征36a/36b的宽度等于表格一或表格二中的界外宽度WA与界内宽度WB之和。在本优选实施例中，通道长度L’＝L2＝35、界外宽度WA＝15、界内宽度WB＝20、第一间距S1＝100、第二间距S2＝105、第三间距S3＝105。另外需注意的是，在本优选实施例中，虽然主动特征组34与虚置特征36a之间的第一间距S1为100，主动特征组34与虚置特征36b之间的第三间距S3为105，但第一间距S1与第三间距S3的数值可依需要互换。在获得上述参数之后，进行步骤206，在CAD工具中形成此一元件图案30。随后将此元件图案30输出至一光掩模，随后转移至具有多个主动区域32的一半导体基底31上，而获得一半导体布局结构30C。
如前所述，在本优选实施例中，半导体布局结构30C/元件图案30的一元件宽度W的计算方式如图5所示，为元件边界30b的间距，且元件宽度W更是两个虚置特征36a/36b的界内宽度WB、第一间距S1、主动特征组34内所有主动特征34a的通道长度L’、主动特征组34内所有第二间距S2以及第三间距S3的和：
W＝2×WB+S1+n×L’+(n-1)×S2+S3
＝2×20+100+4×35+3×105+105＝700
如前所述，半导体布局结构30C/元件图案30尚包含有一多晶硅间隔P，其为主动特征34a的通道长度L’以及第二间距S2之和：
P＝L’+S2＝35+105＝140
更重要的是，本优选实施例所提供的半导体布局结构30C/元件图案30的元件宽度W＝700＝(140)×5＝P×5。由此可知，本优选实施例所提供的半导体布局结构30C/元件图案30的元件宽度W仍然是多晶硅间隔P的整数倍，亦即半导体布局结构30C仍然是一on-grid布局结构。另外需注意的是，在第二优选实施例至第四优选实施例中，主动特征组34内包含了四个主动特征34a，但熟悉该项技术的人士应知，主动特征组34内所包含的主动特征34a的数量可依不同的产品设计而定，故并不限于此。
根据本发明所提供的第四优选实施例，进行步骤202，接收一主动特征组34，主动特征组包含有多个主动特征34a，且本优选实施例中各主动特征34a的通道长度L’＝L1。此外，可根据数据库获得预定变数δL＝5以及最小多晶硅间距S＝100。接下来，进行步骤204，在主动特征组34的两侧设置一对虚置特征36a/36b，以形成一元件图案30。更重要的是，虚置特征36a/36b的宽度、主动特征组34与虚置特征36a之间的第一间距S1、主动特征组34内相邻的两主动特征34a之间的二间距S2、主动特征组34与虚置特征36b之间的第三间距S3可根据表格一所示的计算公式，或直接查阅表格二获得。如前所述，虚置特征36a/36b的宽度等于表格一或表格二中的界外宽度WA与界内宽度WB之和。在本优选实施例中，通道长度L’＝L1＝30、界外宽度WA＝15、界内宽度WB＝15、第一间距S1＝110、第二间距S2＝110、第三间距S3＝110。在获得上述参数之后，进行步骤206，在CAD工具中形成此一元件图案30。随后将此元件图案30输出至一光掩模，随后转移至具有多个主动区域32的一半导体基底31上，而获得一半导体布局结构30C。
如前所述，在本优选实施例中，半导体布局结构30C/元件图案30的一元件宽度W的计算方式如图5所示，为元件边界30b的间距，且元件宽度W更是两个虚置特征36a/36b的界内宽度WB、第一间距S1、主动特征组34内所有主动特征34a的通道长度L’、主动特征组34内所有第二间距S2以及第三间距S3的和：
W＝2×WB+S1+n×L’+(n-1)×S2+S3
＝2×15+110+4×30+3×110+110＝700
此外，熟悉该项技术的人士应知多晶硅间隔(poly pitch)P为主动特征34a的通道长度L’以及第二间距S2之和：
P＝L’+S2＝30+110＝140
更重要的是，本优选实施例所提供的半导体布局结构30C/元件图案30的元件宽度W＝700＝(140)×5＝P×5。由此可知，本优选实施例所提供的半导体布局结构30C/元件图案30的元件宽度仍然是多晶硅间隔P的整数倍，亦即半导体布局结构30C为一on-grid布局结构。
如前所述，由于第二优选实施例至第四优选实施例仅有因计算或查表所得的参数不同，故于此都以图5绘示，且第二优选实施例至第四优选实施例的元件宽度W计算方式相同。根据第二优选实施例至第四优选实施例所提供的半导体布局结构的设计方法，在接收主动特征组34之后，通过计算或查表等方式根据主动特征34a的通道长度L’取得一对虚置特征36的虚置特征宽度WA+WB、虚置特征36与主动特征组34之间的间距S1/S3、以及主动特征34a之间的第二间距S2，并将虚置特征36a/36b安置于主动特征组34的两侧。根据本发明所提供的设计方法，不论主动特征34a的通道长度L’为何，都可确保最终获得的半导体布局结构30C/元件图案30的元件宽度W等于半导体布局结构30C/元件图案30中多晶硅间隔P的整数倍，亦即确保最终获得的所有元件布局结构30C全为on-grid布局结构。
接下来将另详述本发明所提供的半导体布局结构的设计方法。如前所述，在一半导体制作工艺中，首先取得一初始通道长度L3以及一最小多晶硅间距S。值得注意的是，初始通道长度L3可根据一建立在数据库中的减缩预定变数δL进一步线性减缩，而获得一第一级减缩通道长度L2与一第二级减缩通道长度L1，且第一级减缩通道长度L2＝L3-δL，第二级减缩通道长度L1＝L3-2δL。而根据初始通道长度L3、减缩预定变数δL以及最小多晶硅间距S，可分别计算具有初始通道长度L3的标准元件、具有第一级减缩通道长度L2的标准元件、以及具有第二级减缩通道长度L1的标准元件内的各项参数值。如前所述，在本发明中，初始通道长度L3可根据其为奇数或偶数而具有不同的计算方式，此处即提供初始通道长度L3为一奇数时的计算方式。以下为清楚表示不同标准元件的计算方式，将该计算方式列示于表格三中：
表格三
举例来说，在本发明的一优选实施例中，具有以下定值：初始通道宽度L3＝35、减缩预定变数δL＝5、最小多晶硅间距S＝100。如前所述，当初始通道宽度L3为一奇数时，即将上述条件套入表格三，而获得一表格四：
表格四
在获得表格四之后，可进行本发所提供的半导体布局结构的设计方法200。
请参阅图6，图6为根据本发明所提供的半导体布局结构的设计方法最终获得的半导体布局结构的第五优选实施例至第七优选实施例的示意图。首先需注意的是，由于根据第五优选实施例至第七优选实施例仅有因计算或查表所得的参数不同，故于此都以图6绘示。根据第五优选实施例，首先进行步骤202，接收一主动特征组44。在本优选实施例中，主动特征组44包含多个主动特征44a，主动特征44a包含有一通道长度L’，而相邻的主动特征44a之间定义有一第二间距S2。在本优选实施例中，通道长度L’＝L3，且可根据数据库获得预定变数δL＝5以及最小多晶硅间距S＝100。
接下来，进行步骤204，在主动特征组44的两侧设置一对虚置特征46a/46b，以形成一元件图案。更重要的是，虚置特征46a/46b的宽度、主动特征组44与虚置特征46a之间的第一间距S1、主动特征组44内相邻的两主动特征44a之间的二间距S2、主动特征组44与虚置特征46b之间的第三间距S3可根据表格三所示的计算公式，或直接查阅表格四获得。如前所述，虚置特征46a/46b的宽度等于表格三或表格四中的界外宽度WA与界内宽度WB之和。在本优选实施例中，通道长度L’＝L3＝35、界外宽度WA＝17.5、界内宽度WB＝17.5、第一间距S1＝100、第二间距S2＝100、而第三间距S3＝100。在获得上述参数之后，进行步骤206，在CAD工具中形成此一元件图案40。随后将此元件图案40输出至一光掩模，随后转移至具有多个主动区域42的一半导体基底41上，而获得一半导体布局结构40C。
在本优选实施例中，半导体布局结构40C/元件图案也可以是一将与其他半导体布局结构邻接整合于同一半导体基底的布局结构，此时本优选实施例中半导体布局结构40C的一元件宽度W的计算方式如图6所示，为元件边界40b的间距，且元件宽度W更是两个虚置特征46a/46b的界内宽度WB、第一间距S1、主动特征组44内所有主动特征44a的通道长度L’、主动特征组44内所有第二间距S2以及第三间距S3的和：
W＝2×WB+S1+n×L’+(n-1)×S2+S3
＝2×17.5+100+3×35+2×100+100＝540
如前所述，半导体布局结构40C/元件图案40尚包含一多晶硅间隔P，其为主动特征44a的通道长度L’以及第二间距S2之和：
P＝L’+S2＝35+100＝135
更重要的是，本优选实施例所提供的半导体布局结构40C/元件图案40的元件宽度W＝540＝(135)×4＝P×4。由此可知，本优选实施例所提供的半导体布局结构40C/元件图案40的元件宽度W仍然是多晶硅间隔P的整数倍，亦即半导体布局结构40C系为一on-grid布局结构。
根据本发明所提供的第六优选实施例，进行步骤202，接收一主动特征组44，主动特征组包含有多个主动特征44a，且本优选实施例中各主动特征44a的通道长度L’＝L2。此外，可根据数据库获得预定变数δL＝5以及最小多晶硅间距S＝100。接下来，进行步骤204，在主动特征组44的两侧设置一对虚置特征46a/46b，以形成一元件图案。如前所述，虚置特征46a/46b的宽度、主动特征组44与虚置特征46a之间的第一间距S1、主动特征组44内相邻的两主动特征44a之间的二间距S2、主动特征组44与虚置特征46b之间的第三间距S3可根据表格三所示的计算公式，或直接查阅表格四获得。此外，虚置特征46a/46b的宽度等于表格一或表格二中的界外宽度WA与界内宽度WB之和。在本优选实施例中，通道长度L’＝L2＝30、界外宽度WA＝15、界内宽度WB＝15、第一间距S1＝105、第二间距S2＝105、第三间距S3＝105。在获得上述参数之后，进行步骤206，在CAD工具中形成此一元件图案40。随后将此元件图案40输出至一光掩模，随后转移至具有多个主动区域42的一半导体基底41上，而获得一半导体布局结构40C。
如前所述，在本优选实施例中，半导体布局结构40C/元件图案40的一元件宽度W的计算方式如图6所示，为元件边界40b的间距，且元件宽度W更是两个虚置特征46a/46b的界内宽度WB、第一间距S1、主动特征组44内所有主动特征44a的通道长度L’、主动特征组44内所有第二间距S2以及第三间距S3的和：
W＝2×WB+S1+n×L’+(n-1)×S2+S3
＝2×15+105+3×30+2×105+105＝540
此外，熟悉该项技术的人士应知多晶硅间隔(poly pitch)P为主动特征44a的通道长度L’以及第二间距S2之和：
P＝L’+S2＝30+105＝135
更重要的是，本优选实施例所提供的半导体布局结构40C/元件图案40的元件宽度W＝540＝(135)×4＝P×4。由此可知，本优选实施例所提供的半导体布局结构40C/元件图案40的元件宽度仍然是多晶硅间隔P的整数倍，亦即半导体布局结构40C仍然是一on-grid布局结构。
根据本发明所提供的第七优选实施例，进行步骤202，接收一主动特征组44，主动特征组包含有多个主动特征44a，且本优选实施例中各主动特征44a的通道长度L’＝L1。此外，可根据数据库获得预定变数δL＝5以及最小多晶硅间距S＝100。接下来，进行步骤204，在主动特征组44的两侧设置一对虚置特征46a/46b，以形成一元件图案。更重要的是，虚置特征46a/46b的宽度、主动特征组44与虚置特征46a之间的第一间距S1、主动特征组44内相邻的两主动特征44a之间的二间距S2、主动特征组44与虚置特征46b之间的第三间距S3可根据表格三所示的计算公式，或直接查阅表格四获得。如前所述，虚置特征46a/46b的宽度等于表格三或表格四中的界外宽度WA与界内宽度WB之和。在本优选实施例中，通道长度L’＝L1＝25、界外宽度WA＝12.5、界内宽度WB＝12.5、第一间距S1＝110、第二间距S2＝110、第三间距S3＝110。在获得上述参数之后，进行步骤206，于CAD工具中形成此一元件图案40。随后将此元件图案40输出至一光掩模，随后转移至具有多个主动区域42的一半导体基底41上，而获得一半导体布局结构40C。
如前所述，在本优选实施例中，半导体布局结构40C/元件图案40的一元件宽度W的计算方式如图6所示，为元件边界40b的间距，且元件宽度W两个虚置特征46a/46b的界内宽度WB、第一间距S1、主动特征组44内所有主动特征44a的通道长度L’、主动特征组44内所有第二间距S2以及第三间距S3的和：
W＝2×WB+S1+n×L’+(n-1)×S2+S3
＝2×12.5+110+3×25+2×110+110＝540
此外，熟悉该项技术的人士应知多晶硅间隔(poly pitch)P为主动特征34a的通道长度L’以及第二间距S2之和：
P＝L’+S2＝25+110＝135
更重要的是，本优选实施例所提供的半导体布局结构40C/元件图案40的元件宽度W＝540＝(135)×4＝P×4。由此可知，本优选实施例所提供的半导体布局结构40C/元件图案40的元件宽度W仍然是多晶硅间隔P的整数倍，亦即半导体布局结构40C为一on-grid布局结构。
另外需注意的是，在第五优选实施例至第七优选实施例中，主动特征组44内包含了三个主动特征44a，但熟悉该项技术的人士应知，主动特征组44内所包含的主动特征44a的数量可以不同的产品设计而定，主动特征组44内所包含的主动特征44a也可如第一优选实施例所示者，仅包含一主动特征44a，故并不限于此。
如前所述，由于第五优选实施例至第七优选实施例仅有因计算或查表所得的参数不同，故于此都以图6绘示，且第五优选实施例至第七优选实施例的元件宽度W计算方式相同。根据第五优选实施例至第七优选实施例所提供的半导体布局结构的设计方法，在接收主动特征组44之后，通过计算或查表等方式根据主动特征44a的通道长度L’取得一对虚置特征46的虚置特征宽度WA+WB、虚置特征46与主动特征组44之间的间距S1/S3、以及主动特征44a之间的第二间距S2，并将虚置特征46a/46b安置于主动特征组44的两侧。根据本发明所提供的设计方法，不论主动特征44a的通道长度L’为何，都可确保最终获得的半导体布局结构40C/元件图案40的元件宽度W等于半导体布局结构40C/元件图案40中多晶硅间隔P的整数倍，亦即确保最终获得的所有元件布局结构40C全为on-grid布局结构。
综上所述，根据本发明所提供的半导体布局结构的设计方法所得到的半导体布局结构，最终元件宽度W永远等于虚置特征的界内宽度WB的二倍、第一间距S1、主动特征组的一宽度(所有主动特征的通道长度L’与所有第二间距S2之和)、以及第三间距S3之和。此外，根据本发明所提供的半导体布局结构的设计方法所得到的半导体布局结构，其永远符合以下公式一：
2×WB+S1+nL+(n-1)(S2)+S3＝(n+1)(L+S2)公式一
其中，WB为虚置特征的界内宽度、S1为第一间距、n为一大于2的正整数值、L为通道长度、S2为第二间距、S3为第三间距。
接下来请参阅图7至图9，图7至图9为本发明所提供的半导体布局结构的设计方法的一第八优选实施例的示意图。根据第八优选实施例，本发明所提供的半导体布局结构的设计方法可重复实施。首先，取得一初始通道长度L3、一减缩预定变数δL、以及一最小多晶硅间隔S。在本优选实施例中，初始通道长度L3为40、减缩预定变数δL为5、而最小多晶硅间隔S为100。接下来，依序进行步骤202至步骤204，接收一包含有至少一第一主动特征54a的第一主动特征组54，且第一主动特征54a包含有一第一通道长度L’，以及根据计算或查表于该第一主动特征组54两侧设置一对第一虚置特征56a/56b，以形成一第一元件图案50。当第一主动特征组54内包含有多个第一主动特征54a时，更进行步骤2401，以获得各相邻的第一主动特征54a之间的一第二间距S2。在本优选实施例中，第一主动特征54a的第一通道长度L’＝L3，因此，可根据表格一所列的计算方法，或直接查阅表格二得知第一虚置特征56a/54b的第一虚置特征宽度WA+Wb为15+20＝35、第一虚置特征56a与第一主动特征组54之间的第一间距S1为100、另一第一虚置特征56b与第一主动特征组54之间的第三间距S3为100。另外，由于本优选实施例中第一主动特征组54内包含有多个第一主动特征54a，因此可根据表格一所列的计算方法，或直接查阅表格二得知第一主动特征组54内各相邻的第一主动特征54a之间的第二间距S2为100。由此可知，根据上述参数，第一元件图案50具有一第一元件宽度W1，且由于第一元件图案50可与其他元件图案邻接整合，故本优选实施例中第一元件宽度W1为两个虚置特征56a/56b的界内宽度WB、第一间距S1、第一主动特征组54内所有第一主动特征54a的通道长度L’、第一主动特征组54内所有第二间距S2以及第三间距S3的和：
W1＝2×WB+S1+n×L’+(n-1)×S2+S3
＝2×20+100+2×40+1×100+100＝420
此外，第一元件图案50可包含一第一多晶硅间隔P1，熟悉该项技术的人士应知第一多晶硅间隔P1为第一主动特征54a的通道长度L’以及第二间距S2之和：
P＝L’+S2＝40+100＝140
由此可知，本优选实施例先提供第一元件图案50，且第一元件图案50的第一元件宽度W1为第一多晶硅间隔P1的整数倍。换句话说，第一元件图案50符合on-grid要求。
接下来，可重复进行本发明所提供的半导体布局结构的设计方法，依序进行步骤202至步骤204，接收一包含有至少一第二主动特征64a的第二主动特征组64，且第二主动特征64a包含有一第二通道长度L’，以及根据计算或查表于该第二主动特征组64两侧设置一对第二虚置特征66a/66b，且当第二主动特征组64内包含有多个第二主动特征64a时，更进行步骤2401，以获得各相邻的第二主动特征64a之间的一第五间距S5。在本优选实施例中，第二主动特征64a的第二通道长度L’＝L1，因此，可根据表格一所列的计算方法，或直接查阅表格二得知第二虚置特征66a/64b的第二虚置特征宽度WA’+Wb’为15+15＝30、第二虚置特征66a与第二主动特征组64之间的第四间距S4为110、另一第二虚置特征66b与第二主动特征组64之间的第六间距S6为110。另外，在本优选实施例中第二主动特征组64内包含有多个第二主动特征64a，因此可根据表格一所列的计算方法，或直接查阅表格二得知第二主动特征组64内各相邻的第二主动特征64a之间的第五间距S5为110。由此可知，根据上述参数，可形成一第二元件图案60，其具有一第二元件宽度W2，第二元件图案60可与其他元件图案邻接整合，故本优选实施例中第二元件宽度W2为两个第二虚置特征66a/66b的界内宽度WB’、第四间距S4、第二主动特征组64内所有第二主动特征64a的通道长度L’、第二主动特征组64内所有第五间距S5以及第六间距S6的和：
W＝2×WB+S4+n×L’+(n-1)×S5+S6
＝2×15+110+3×30+2×110+110＝560
此外，第二元件图案60可包含一第二多晶硅间隔P2，熟悉该项技术的人士应知第二多晶硅间隔P2为第二主动特征64a的通道长度L’以及第五间距S5之和：
P＝L’+S5＝30+110＝140
由此可知，本优选实施例可重复进行步骤202～204或2041，以提供第二元件图案60，且第二元件图案60的第二元件宽度W2为第二多晶硅间隔P2的整数倍。换句话说，第二元件图案60也符合on-grid要求。
请重新参阅图7。由图7可知，第一元件图案50具有二对第一元件边缘50a与50b，其中第一元件边界50a垂直各虚置特征56a/56b的一长轴，而第一元件边界50b则平行各第一虚置特征56a/56b的长轴，且穿过各第一虚置特征56a/56b的长轴，故各第一虚置特征被第一元件边界50b切分定义而分别包含有一第一界内部B1与一第一界外部A1，且第一界内部B1包含有一第一界内宽度WB，第一界外部A1包含有一第一界外宽度WA。第二元件图案60包含有二对第二元件边界60a/60b，其中第二元件边界60a垂直各虚置特征6a6/66b的一长轴，而第二元件边界60b则平行各第二虚置特征66a/66b的长轴，且穿过各第二虚置特征66a/66b的长轴。故各第二虚置特征66a/66b被第二元件边界60a切分定义而分别包含有一第二界内部B’与一第二界外部A’，且第二界内部B’包含有一第二界内宽度WB’，第二界外部A’包含有一第二界外宽度WA’。
请参阅图8。接下来，邻接第一元件图案50与第二元件图案60，值得注意的是，在邻接第一元件图案50与第二元件图案60时，将第一元件边界50b与第二元件边界60b重叠，且第一元件图案50中的这一对第一虚置特征56a/56/b其中一第一虚置特征56b与第二元件图案60中的这一对第二虚置特征66a/66b其中之一第二虚置特征66a重叠。详细地说，在重叠该第一虚置特征56b与第二虚置特征66a中，第一虚置特征56b的第一界外部A重叠于第二虚置特征66a的第二界内部B’，而第一虚置特征56b的第一界内部B重叠于第二虚置特征66a的第二界外部A’。如图8所示，根据上述表格一的计算结果或根据表格二的查阅结果，可知重叠的第一虚置特征56b第一虚置特征66a宽度并不相同。如前所述，第一虚置特征56a宽度为第一界外宽度WA与第一界内宽度WB的和，故为15+20＝35，而第二虚置特征66a宽度为第二界外宽度WA’与第二界内宽度WB’的和，故为15+15＝30。换句话说，第一界内部B与第二界外部A’并未完全重合，如图8的虚线所示。也就是说，重叠的第一界内部B与第二界外部A’的第一界内宽度WB不等于第二界外宽度WA’。此时，即调整第二界外宽度WA’，使其等于第一界内宽度WB，如图8箭头所示者。因此，在第一元件图案50中，第一元件宽度W1仍然维持两个虚置特征56a/56b的界内宽度WB、第一间距S1、第一主动特征组54内所有第一主动特征54a的通道长度L’、第一主动特征组54内所有第二间距S2以及第三间距S3的和，故第一元件宽度W1仍为第一多晶硅间隔P1的整数倍。而第二元件宽度W2也维持为两个第二虚置特征66a/66b的界内宽度WB’、第四间距S4、第二主动特征组64内所有第二主动特征64a的通道长度L’、第二主动特征组64内所有第五间距S5以及第六间距S6的和，故第二元件宽度W2仍为第二多晶硅间隔P2的整数倍。然而，熟悉该项技术的人士应知，在本优选实施例的其他变化型中，当该重叠的第一界外部与第二界内部的第一界外宽度不等于该第二界内宽度时，即调整该第一界外宽度，使其等于该第二界内宽度。
请参阅图9。在完成上述调整之后，进行步骤206，将调整后的邻接第一元件图案50与第二元件图案60于一CAD工具中产生，并将此调整后的邻接第一元件图案50与第二元件图案60输出至一光掩模，随后转移至具有多个主动区域52、62的一半导体基底71上，而获得一半导体布局结构70C，在此半导体布局结构70C中，任一元件图案50、60的元件宽度W1、W2都是多晶硅间隔P1、P2的整数倍，而未重叠的第一虚置特征56a与第二虚置特征56b包含有不同的宽度。
根据上述的第八优选实施例所提供的半导体布局结构的设计方法，在确收到初始通道长度L、缩减预定变数δL以及最小多晶硅间隔S等定值后，进行步骤202、204，以及依需要进行步骤2401，而可根据不同的通道长度获得不同元件图案50、60的参数，例如虚置特征的宽度(包含界内宽度与界外宽度)、虚置特征与主动特征之间的间距、主动特征之间的间距等，随后形成不同的元件图案。并且，可将这些不同的元件图案50/60邻接，而当邻接的元件图案50/60中，设置于元件边界的虚置特征并未完全重合时，则以界内宽度为准调整。之后进行步骤206，将调整后的邻接元件图案50/60输出，并于基底上形成所须知半导体布局结构70C因此，最终获得的半导体布局结构70内，即使通道长度并不相同，然而任一元件图案的元件宽度永远等于多晶硅间隔的整数倍。
综上所述，根据本发明所提供的半导体布局结构的设计方法，在接收主动特征组之后，通过计算或查表等方式取得一对虚置特征的虚置特征宽度以及其与主动特征组之间的间距，并将其安置于该主动特征组的两侧。根据本发明所提供的设计方法，至少可通过不同虚置特征宽度以及其与主动特征组之间的间距，可使最终获得的元件图案的元件宽度等于该元件图案中多晶硅间隔的整数倍。或者，在主动特征组包含多个主动特征时，除通过上述不同虚置特征宽度以及其与主动特征组之间的间距之外，更可通过不同的主动特征之间的间距，使最终获得的元件图案的元件宽度等于该元件图案中多晶硅间隔的整数倍，亦即使得最终获得的元件图案为on-grid布局结构。另外，在邻接不同的元件图案时，可重叠元件边界上的虚置特征，并且以各界内特征为标准校正重叠的虚置特征。是以，即使不同元件的主动特征具有不同的通道长度，且在经历虚置特征调整之后，最终获得的各个元件图案仍然全部是on-grid布局结构。由于本发明所提供的半导体布局结构是一全栅上布局结构，因此不论该半导体布局结构所包含的元件图案或大或小，都可整合制作于同一芯片上，可完全符合集成电路整合的目的，且提升芯片空间整合效率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (9)

1.一种半导体布局结构，其特征在于，包含有:
基底；
第一元件图案，设置于该基底上，包含:
一对第一元件边界，相隔第一元件宽度；以及
第一主动特征组，设置在该对第一元件边界之间，该第一主动特征组包括多个第一主动特征，其中该多个第一主动特征分别包括第一通道长度且彼此相隔一多晶硅间隔；以及
第二元件图案，设置于该基底上并邻接在该第一元件图案的一侧，该第二元件图包含:
一对第二元件边界，相隔第二元件宽度，其中该对第二元件边界之其中一者与该对第一元件边界的其中一者互相重叠；
第二主动特征组，设置在该对第二元件边界之间，该第二主动特征组包括多个第二主动特征，其中该多个第二主动特征分别包括第二通道长度且彼此相隔该多晶硅间隔，其中
该第一通道长度与该第二通道长度相差一变数，该第一元件宽度及该第二元件宽度分别是该多晶硅间隔的整数倍；
设置于该基底上的一对第一虚置特征界内部，位于该第一元件图案内并且分别沿着该对第一元件边界设置，其中该对第一虚置特征界内部分别具有第一界内宽度；以及
设置于该基底上的一对第二虚置特征界内部，位于该第二元件图案内并且分别沿着该对第二元件边界设置，其中该对第二虚置特征界内部分别具有第二界内宽度，该对第一虚置特征界内部的其中一者与该对第二虚置特征界内部的其中一者邻接，
其中一对第一虚置特征其中一第一虚置特征与一对第二虚置特征其中的一第二虚置特征完全重合。
2.如权利要求1所述的半导体布局结构，其中该对第一元件边界与该第一主动特征组相隔的两间距之和与该对第二元件边界与该第二主动特征组相隔的两间距之和相差一倍的该变数。
3.如权利要求2所述的半导体布局结构，其中该对第二元件边界与该第二主动特征组相隔的该两间距不相等。
4.如权利要求2所述的半导体布局结构，其中该对第二元件边界与该第二主动特征组相隔的该两间距相等。
5.如权利要求1所述的半导体布局结构，其中该第一界内宽度与该第二界内宽度相差0.5倍的该变数。
6.如权利要求1所述的半导体布局结构，另包括设置于该基底上的第一虚置特征界外部，沿着该对第一元件边界的其中一者设置并且与相对于该第二元件图案的该对第一虚置特征界内部的其中一者邻接，其中该第一虚置特征界外部具有第一界外宽度，且该第一界外宽度与该第一界内宽度相等。
7.如权利要求1所述的半导体布局结构，另包括设置于该基底上的第二虚置特征界外部，沿着该对第二元件边界的其中一者设置并且与相对于该第一元件图案的该对第二虚置特征界内部的其中一者邻接。
8.如权利要求7所述的半导体布局结构，其中该第二虚置特征界外部具有第二界外宽度，且该第二界外宽度与该第二界内宽度相等。
9.如权利要求7所述的半导体布局结构，其中该第二虚置特征界外部具有第二界外宽度，且该第二界外宽度与该第二界内宽度相差一倍的该变数。
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