CN113284888A - 半导体单元块和计算机实现方法 - Google Patents

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V.格鲁西斯
R.森古普塔
D.帕莱
洪俊顾
K.特雷诺
M.S.罗德
T.阿巴雅
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Abstract

本公开提供了半导体单元块和计算机实现方法。该半导体单元块包括布置成堆叠的一系列层。所述层包括每个具有第一高度的一个或更多个第一层以及每个具有第二高度的一个或更多个第二层。第二高度大于第一高度，并且第二高度是第一高度的非整数倍。半导体单元块还包括在该系列层之一中的具有第一单元高度的第一半导体逻辑单元以及在该系列层之一中的具有第二单元高度的第二半导体逻辑单元。第二单元高度大于第一单元高度，并且第二单元高度是第一单元高度的非整数倍。

Description

半导体单元块和计算机实现方法
技术领域
本公开的方面总地涉及半导体单元块以及形成用于半导体单元块的布局的方法。
背景技术
现有技术的半导体单元块典型地包括每个具有相同高度或相同高度的整数倍(例如两倍高度或三倍高度)的半导体逻辑单元。例如，芯片的一个半导体单元块可以包括具有第一高度的半导体逻辑单元和具有是第一高度的整数倍的第二高度的半导体逻辑单元。该芯片的另一半导体单元块可以包括具有第三高度和其整数倍的半导体逻辑单元。
发明内容
本公开的方面涉及半导体单元块的各种实施方式。在一个实施方式中，半导体单元块包括：布置成堆叠的一系列层，所述一系列层包括每个具有第一高度的一个或更多个第一层以及每个具有第二高度的一个或更多个第二层。第二高度大于第一高度，并且第二高度是第一高度的非整数倍。半导体单元块还包括在该系列层之一中的具有第一单元高度的第一半导体逻辑单元以及在该系列层之一中的具有第二单元高度的第二半导体逻辑单元。第二单元高度大于第一单元高度，并且第二单元高度是第一单元高度的非整数倍。
第二单元高度可以是第一单元高度的大致1.1到大致1.9倍。
第一半导体逻辑单元可以在所述一个或更多个第一层之一中，第二半导体逻辑单元在所述一个或更多个第二层之一中。
所述一个或更多个第一层可以包括直接堆叠在彼此上的第一层的一系列对。
所述一个或更多个第一层可以包括一系列第一层，所述一个或更多个第二层可以包括一系列第二层，该一系列第一层中的第一层的数量可以大于该一系列第二层中的第二层的数量。
该一系列第二层可以在该堆叠中规则地排列，该一系列第二层中的每对相邻的第二层可以通过该一系列第一层中的相同数量的第一层彼此间隔开。
所述相同数量可以是偶数。
半导体单元块还可以包括具有第三单元高度的第三半导体逻辑单元，第三单元高度可以是第一单元高度的整数倍。
所述一个或更多个第一层可以包括一系列第一层，第三半导体逻辑单元可以在该一系列第一层中的一对相邻的第一层中。
半导体单元块还可以包括联接到第一半导体逻辑单元和第二半导体逻辑单元的至少一个电源轨。
所述至少一个电源轨可以是埋入式电源轨。
第一半导体逻辑单元和第二半导体逻辑单元可以是不同类型的逻辑单元。
第一半导体逻辑单元的第一单元宽度和第二半导体逻辑单元的第二单元宽度可以是彼此的整数倍。
本公开的方面还涉及产生用于半导体单元块的布局的计算机实现方法的各种实施方式。在一个实施方式中，计算机实现方法包括：利用布局布线工具，在层堆叠中的第一层中布局第一半导体逻辑单元以及在所述层堆叠中的第二层中布局第二半导体逻辑单元。第一半导体逻辑单元具有第一单元高度并且第二半导体逻辑单元具有大于第一单元高度的第二单元高度，第二单元高度是第一单元高度的非整数倍。该方法还包括：利用布局布线工具，在第一半导体逻辑单元和第二半导体逻辑单元中的每个上布局引脚；利用布局布线工具，布局连接到引脚的通路；以及利用布局布线工具，布局连接到通路的金属布线层。
非整数倍可以在从大致1.1到大致1.9的范围内。
第一层可以具有第一高度并且第二层可以具有第二高度。第二高度可以大于第一高度，第二高度可以是第一高度的非整数倍。
该方法还可以包括利用布局布线工具，在层堆叠中布局至少一个电源轨。
该方法还可以包括利用布局布线工具，在层堆叠中布局第三半导体逻辑单元。第三半导体逻辑单元可以具有第三单元高度，第三单元高度可以是第一单元高度的整数倍。
第一层可以是一系列第一层之一，该一系列第一层包括直接堆叠在彼此上的成对的第一层，第二层可以是一系列第二层之一。第二层可以在第一层的相邻对之间。
该一系列第一层中的层的数量可以大于该一系列第二层中的层的数量。
本发明内容被提供来介绍本公开的实施方式的特征和构思的选择，其在下面的详细描述中被进一步描述。本发明内容不旨在标识所要求保护的主题的关键或必要特征，也不旨在用于限制所要求保护的主题的范围。所描述的特征中的一个或更多个可以与一个或更多个其它所描述的特征组合以提供可行的器件。
附图说明
当结合以下附图考虑时，通过参考以下详细描述，本公开的实施方式的这些和其它特征和优点将变得更明显。在图中，相同的附图标记在整个附图中用于指代相同的特征和组件。所述图不一定按比例描绘。
图1A是根据本公开的一个实施方式的半导体单元块的示意图；
图1B是根据本公开的另一实施方式的半导体单元块的示意图；
图1C是根据本公开的又一实施方式的半导体单元块的示意图；以及
图2是示出根据本公开的一个实施方式的形成用于半导体单元块的布局的方法的任务的流程图。
具体实施方式
本公开的方面涉及半导体单元块的各种实施方式，该半导体单元块包括具有第一高度的至少一个半导体逻辑单元以及具有第二高度的至少一个半导体逻辑单元，第二高度大于第一高度并且是第一高度的非整数倍。另外，在一个或更多个实施方式中，本公开的半导体单元块可以包括具有一高度的半导体逻辑单元，该高度是半导体单元块中的至少一个其它半导体逻辑单元的高度的整数倍。因此，根据本公开的各个实施方式的半导体单元块既能够支撑在最低高度的半导体逻辑单元中的最低驱动单元又能够支撑在较高的半导体逻辑单元中的较大驱动单元。另外，根据本公开的各个实施方式的半导体单元块允许不同的器件结构位于相同的半导体单元块中。本公开的方面还涉及设计半导体单元块的布局的各种系统和方法，该半导体单元块包括具有第一高度的至少一个半导体逻辑单元以及具有第二高度的至少一个半导体逻辑单元，第二高度大于第一高度并且是第一高度的非整数倍。
在下文，将参考附图更详细地描述示例实施方式，其中相同的参考数字始终指代相同的元件。然而，本发明可以以各种不同的形式体现，而不应被解释为仅限于在这里示出的实施方式。而是，这些实施方式被提供作为示例，使得本公开将是全面的和完整的，并且将本发明的方面和特征全面传达给本领域的技术人员。因此，对于本领域普通技术人员而言，对于本发明的方面和特征的完整理解不是必需的工艺、元件和技术可以不被描述。除非另作说明，在整个附图和书面描述中相同的附图标记表示相同的元件，因而，其描述可以不被重复。
在图中，为了清晰，元件、层和区域的相对尺寸可以被夸大和/或简化。为了便于说明，可以在这里使用空间关系术语，诸如“在……下方”、“在……下面”、“下”、“在……下”、“在……上方”、“上”等，以描述一个元件或特征与其它元件或特征如图中所示的关系。将理解，除了图中描绘的取向之外，空间关系术语旨在涵盖在使用或操作中器件的其它不同取向。例如，如果在图中的器件被翻转，则被描述为“在”另一元件或特征“下面”、“下方”或“下”的元件可以取向为“在”其它元件或特征“上方”。因而，示例术语“在……下面”和“在……下”能够涵盖之上和之下两种取向。器件可以以其它方式取向(例如旋转90度或在其它取向)并且在这里使用的空间关系描述语应被相应地解释。
将理解，虽然在这里可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语用于区分一个元件、组件、区域、层或部分与其它元件、组件、区域、层或部分。因而，以下描述的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而不脱离本发明的精神和范围。
将理解，当一元件或层被称为“在”另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在所述另一元件或层上、直接连接到或联接到所述另一元件或层，或者可以存在一个或更多个插入元件或层。此外，还将理解，当一元件或层被称为“在”两个元件或层“之间”时，它可以是所述两个元件或层之间的唯一元件或层，或者也可以存在一个或更多个插入元件或层。
在这里使用的术语是用于描述具体实施方式的目的，而不旨在限制本发明。在这里使用时，单数的形成“一”和“一个”也旨在包括复数形式，除非上下文另外明确指出。将进一步理解，术语“包含”、“包含……的”、“包括”和“包括……的”，当在本说明书中使用时，表明所述特征、整数、步骤、操作、元件和/或组件的存在，但是不排除一个或更多个其它特征、整数、步骤、操作、元件、组件和/或其组的存在或添加。在这里使用时，术语“和/或”包括一个或更多个相关列举项目的任何和所有组合。诸如“……中的至少一个”的表述，当存在于一列元件之后时，修饰整列元件，而不修饰该列中的个别元件。
在这里使用时，术语“基本上”、“大约”和类似术语被用作近似的术语而不用作程度的术语，并且旨在说明在所测量或计算的值中的可由本领域的普通技术人员识别的固有变化。此外，在描述本发明的实施方式时“可以”的使用指的是“本发明的一个或更多个实施方式”。在这里使用时，术语“使用”、“使用……的”和“所使用的”可以被认为分别与术语“利用”、“利用……的”和“所利用的”同义。此外，术语“示例性”旨在指的是示例或例示。
除非另外限定，否则在这里使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同含义。将进一步理解，诸如在通用字典中限定的术语，应被理解为具有与其在相关领域的背景和/或本说明书中的含义一致的含义，而不应被理解为理想化或过度形式的含义，除非在这里明确地如此限定。
现在参考图1A，根据本公开的一个实施方式的半导体单元块100包括堆叠在彼此之上以形成堆叠103的一系列层101、102(即，一个或更多个第一层101和一个或更多个第二层102)以及在层101、102中的至少一些中的一系列半导体逻辑单元104、105、106和/或107。虽然在一个或更多个实施方式中，半导体单元块100包括半导体逻辑单元104、105、106、107的每个，但是半导体单元块100可以包括半导体逻辑单元104、105、106、107的任何适当的组合。层101、102可以对应于半导体单元块100的前道工序(FEOL)层、中间工序(MOL)层和/或后道工序(BEOL)层(例如堆叠在彼此之上的绝缘层和金属层)。
半导体逻辑单元104、105、106、107可以是任何类型的单元，例如，诸如反相器(inverter)、NAND门、NOR门、计数器、触发电路、其它逻辑电路或其组合。半导体逻辑单元104、105、106、107可以具有不同的器件结构，例如，诸如基于鳍或片的器件(例如finFET或纳米片FET，诸如水平纳米片FET或垂直FET)。在整个附图中，半导体逻辑单元104、105、106、107被示意性地绘示，并且为了简单起见，省略了半导体逻辑单元104、105、106、107的组件(例如源/漏电极和栅极)。
在所示的实施方式中，堆叠103包括每个具有第一高度H1的一系列第一层101以及每个具有大于第一高度H1的第二高度H2的一系列第二层102。在一个或更多个实施方式中，第二层102的第二高度H2是第一层101的第一高度H1的非整数倍。例如，在一个或更多个实施方式中，第二层102的第二高度H2可以比第一层101的第一高度H1高，并且可以是第一高度H1的在从大致(大约)1.1到大致(大约)1.9的范围内的非整数倍，诸如大致(大约)1.1、大致(大约)1.15、大致(大约)1.2、大致(大约)1.3、大致(大约)1.4、大致(大约)1.5、大致(大约)1.6或大致(大约)1.8。
在所示的实施方式中，半导体逻辑单元104、105、106、107中的每个具有等于或基本上等于第一层101的高度H1的高度、等于或基本上等于第二层102的高度H2的高度、或等于或基本上等于堆叠103中的两个或更多个相邻层101、102的组合高度的高度。例如，在所示的实施方式中，半导体单元块100包括在第一层101之一中的至少一个第一半导体逻辑单元104以及在第二层102之一中的至少一个第二半导体逻辑单元105，第一半导体逻辑单元104具有等于或基本上等于第一半导体逻辑单元104位于其中的第一层101的高度H1，第二半导体逻辑单元105具有等于或基本上等于第二半导体逻辑单元105位于其中的第二层102的高度H2。因此，在所示的实施方式中，在第二层102中的半导体逻辑单元105的第二单元高度h2大于在第一层101中的半导体逻辑单元104的第一单元高度h1，并且第二单元高度h2是第一单元高度h1的非整数倍。例如，在一个或更多个实施方式中，在第二层102中的半导体逻辑单元105的第二单元高度h2大于在第一层101中的半导体逻辑单元104的第一单元高度h1，并且第二单元高度h2是第一单元高度h1的在从大致(大约)1.1到大致(大约)1.9的范围内的非整数倍。
在所示的实施方式中，半导体单元块100的堆叠103以重复的图案包括直接堆叠在彼此之上的一对第一层101以及在所述一对第一层101上的单个第二层102。在一个或更多个实施方式中，半导体单元块100可以包括例如取决于半导体单元块100中的半导体逻辑单元104、105、106、107的尺寸和类型的第一层101和第二层102的任何其它适当的布置(例如图案)。例如，在一个或更多个实施方式中，在半导体单元块100中的第一层101的数量大于在半导体单元块100中的第二层102的数量。在一个或更多个实施方式中，半导体单元块100可以在第二层102中的相邻第二层之间包括任何数量的第一层101(例如在每对相邻的第二层102之间包括两个、三个或四个第一层101)，这允许整数倍的单元高度(例如两倍高度、三倍高度或四倍高度的半导体单元)(反之亦然)。另外，虽然在所示实施方式中，堆叠103包括两种不同类型的层，每种类型的层具有不同的高度(即，第一层101具有第一高度H1以及第二层102具有第二高度H2)，但是在一个或更多个实施方式中，堆叠103可以包括任何其它适当数量的不同类型的层，每种类型的层具有不同的高度(例如三种或更多种类型的层，每种类型的层具有不同的高度)，并且所述三种或更多种不同类型的层可以以任何适当的图案布置在堆叠103中。
在一个或更多个实施方式中，半导体单元块100可以在第二层102中的相邻第二层之间包括任何偶数或奇数的第一层101。图1B绘示了半导体单元块100的一实施方式，其中堆叠103包括直接堆叠在彼此之上的四个第一层101和在四个第一层101的堆叠上的一个第二层102的重复图案。在一个或更多个实施方式中，堆叠103可以具有取决于在相邻的第一层101中的半导体逻辑单元106的期望高度h3(即，第一层101的高度H1的期望整数倍)的相邻第一层101的数量。另外，虽然在所示的实施方式中，相邻的第二层102通过两个或更多个第一层101彼此间隔开，但是在一个或更多个实施方式中，堆叠103可以包括直接堆叠在彼此之上的两个或更多个第二层102和在两个或更多个第二层102的堆叠上的两个或更多个第一层101的重复图案，这允许半导体逻辑单元107在所述两个或更多个相邻第二层102中的布局，该半导体逻辑单元107具有等于或基本上等于第二层102的高度H2的整数倍的高度。例如，图1C绘示了其中堆叠103包括直接堆叠在彼此之上的两个第一层101和在所述两个第一层101的堆叠之上直接堆叠在彼此之上的两个第二层102的重复图案。在图1C中示出的实施方式中，半导体单元块100包括在两个相邻的第二层102中的具有等于或基本上等于第二层102的组合高度H3的第四单元高度h4的至少一个半导体逻辑单元107。因此，在所示的实施方式中，在所述两个相邻的第二层102中的半导体逻辑单元107的第四单元高度h4是图1A和图1B中示出的半导体逻辑单元105的第二单元高度h2的整数倍。在其中半导体单元块100的堆叠103包括直接堆叠在彼此之上的三个、四个或五个第二层102的一个或更多个实施方式中，在相邻的第二层102中的半导体逻辑单元107的第四单元高度h4可以分别是第二层102的高度H2的三倍、四倍或五倍。
在所示的实施方式中，半导体单元块100还包括配置为输送电力(例如VDD、VSS、GND)到半导体单元块100中的半导体逻辑单元104的至少一个电源轨108。在一个或更多个实施方式中，一个或更多个电源轨108可以是埋入式电源轨。所述一个或更多个电源轨108在平面图中与半导体逻辑单元104、105、106、107的边缘重叠。
继续参考图1A-1C中示出的实施方式，在第一层101之一中的每个半导体逻辑单元104具有第一单元宽度w1，在第二层102之一中的每个半导体逻辑单元105具有第二单元宽度w2，延伸穿过两个或更多个相邻的第一层101的每个半导体逻辑单元106具有第三单元宽度w3，延伸穿过两个或更多个相邻的第二层102的半导体逻辑单元107具有第四单元宽度w4。在一个或更多个实施方式中，在第一层101之一中的半导体逻辑单元104的第一单元宽度w1和在第二层102之一中的半导体逻辑单元105的第二单元宽度w2彼此相等或基本上彼此相等。在一个或更多个实施方式中，在第一层101之一中的半导体逻辑单元104的第一单元宽度w1和在第二层102之一中的半导体逻辑单元105的第二单元宽度w2可以是彼此的整数倍(例如在第二层102之一中的半导体逻辑单元105的第二单元宽度w2可以是在第一层101之一中的半导体逻辑单元104的第一单元宽度w1的1倍、2倍、3倍或4倍，反之亦然)。另外，虽然在一个或更多个实施方式中，具有第一单元高度h1的半导体逻辑单元104的第一单元宽度w1可以等于或基本上等于具有第三单元高度h3的半导体逻辑单元106的第三单元宽度w3，但是在一个或更多个实施方式中，具有第三单元高度h3的半导体逻辑单元106的第三单元宽度w3可以是具有第一单元高度h1的半导体逻辑单元104的第一单元宽度w1的整数倍，反之亦然。此外，虽然在一个或更多个实施方式中，具有第二单元高度h2的半导体逻辑单元105的第二单元宽度w2可以等于或基本上等于具有第四单元高度h4的半导体逻辑单元107的第四单元宽度w4，但是在一个或更多个实施方式中，具有第四单元高度h4的半导体逻辑单元107的第四单元宽度w4可以是具有第二单元高度h2的半导体逻辑单元105的第二单元宽度w2的整数倍，反之亦然。
图2示出了根据本公开的一个实施方式的制作用于半导体单元块(例如在图1A、图1B或图1C中示出的半导体单元块100的实施方式)的布局的方法200的任务。
在图2中示出的实施方式中，方法200包括获得具有重复图案的一个或更多个第一层和一个或更多个第二层的堆叠的任务205(例如在图1A、图1B或图1C中显示的一个或更多个第一层101和一个或更多个第二层102的堆叠103)。所述层可以对应于半导体单元块的前道工序(FEOL)层、中间工序(MOL)层和/或后道工序(BEOL)层(例如堆叠在彼此之上的绝缘层和金属层)。
在一个或更多个实施方式中，第一层可以具有第一高度以及第二层具有大于第一高度的第二高度。在一个或更多个实施方式中，第二层的第二高度可以是第一层的第一高度的非整数倍，例如，诸如在从大致1.1至大致1.9的范围内的非整数值。
在所示的实施方式中，方法200还包括获得半导体逻辑单元(例如在图1A-1C中显示的半导体逻辑单元104、105、106、107)以及利用布局布线(PnR)工具在第一层和第二层中布局所述半导体逻辑单元的任务210。在任务210中，可以从包含一系列不同的半导体单元的库获得半导体逻辑单元(例如半导体单元可以从包含具有不同的半导体器件构造的半导体单元的标准单元库获得)。半导体逻辑单元可以具有不同的器件结构，例如，诸如基于鳍或片的器件(例如finFET或纳米片FET，诸如水平纳米片FET或垂直FET)。在任务210中，被布局在第一层中的半导体逻辑单元具有等于或基本上等于每个第一层的高度的高度，被布局在第二层中的半导体逻辑单元具有等于或基本上等于每个第二层的高度的高度。因此，被布局在第二层中的半导体逻辑单元的高度大于被布局在第一层中的半导体逻辑单元的高度，被布局在第二层中的半导体逻辑单元的高度是被布局在第一层中的半导体逻辑单元的高度的非整数倍，例如，诸如在从大致1.1到大致1.9的范围内的非整数倍。
在一个或更多个实施方式中，任务210可以包括在两个或更多个相邻的第一层中布局一个或更多个半导体逻辑单元，被布局在所述两个或更多个相邻的第一层中的所述一个或更多个半导体逻辑单元具有等于每个第一层的高度的整数倍的高度(例如两倍高度、三倍高度和/或四倍高度的半导体逻辑单元)。在一个或更多个实施方式中，任务210可以包括在两个或更多个相邻的第二层中布局一个或更多个半导体逻辑单元，被布局在所述两个或更多个相邻的第二层中的所述一个或更多个半导体逻辑单元具有等于每个第二层的高度的整数倍的高度(例如两倍高度、三倍高度和/或四倍高度的半导体逻辑单元)。
在所示的实施方式中，方法200还包括在任务210中布局的半导体逻辑单元上利用PnR工具布局一系列引脚的任务215。在任务215中布局的引脚被配置为允许从在任务210中布局的半导体逻辑单元到具有在后续任务中通过PnR工具设置的通路的一个或更多个布线金属层的连接。在这里使用时，术语“引脚”指的是在每个半导体逻辑单元内的金属线，其限定用于到半导体逻辑单元的外部连接(例如在一个半导体逻辑单元和另一个半导体逻辑单元之间的单元间连接)的连接点。另外，引脚可以是输出引脚(例如用于半导体逻辑单元的输出信号的连接点)、输入引脚(例如用于半导体逻辑单元的输入信号的连接点)或输入引脚和输出引脚的组合。在一个或更多个实施方式中，引脚可以被布局在一个或更多个中间工序(MOL)层中，并且可以限定半导体逻辑单元的源极接触、漏极接触和栅极接触。
在任务215中，引脚可以被布局在合法边界内的任何地方(即，在不违反基本规则的区域内的任何地方)。在一个或更多个实施方式中，在任务215中，引脚可以在布线栅格上取向或者可以离开布线栅格取向。术语“布线栅格”指的是半导体单元块100的物体在其上排列的栅格，并且根据一个或更多个实施方式，可以指的是能够在用于生产半导体逻辑单元和半导体单元块的制造工艺期间实现的最小粒度(granularity)。在一个或更多个实施方式中，在任务215中，引脚可以在平面图中垂直地和/或水平地取向。在一个或更多个实施方式中，任务215可以包括迭代地重新限定在密集区域中的引脚的位置以改善布线结果品质(QoR)。限定引脚的任务215包括定位引脚使得虚拟引脚不阻挡同一半导体逻辑单元上或位于附近的半导体逻辑单元上的其它引脚访问(pin access)。另外，限定引脚的任务215包括定位引脚使得半导体逻辑单元能够在半导体逻辑单元中或在附近的其它半导体逻辑单元中不产生设计规则冲突的情况下被布线。此外，限定引脚的任务215包括定位引脚使得引脚不违反相对于其它布线金属形状的基本规则。
在一个或更多个实施方式中，方法200可以包括限定一个或更多个阻碍区域的任务220，该阻碍区域限定阻碍物。在所示的实施方式中，所述一个或更多个阻碍区域可以被限定在与引脚相同的层中。阻碍区域限定在其中引脚不能被布局的区域。
在所示的实施方式中，方法200还包括限定与在任务215中布局的引脚重叠的连接通路(即，引脚访问通路)的任务225(例如PnR工具被限制为在引脚上方布局连接通路)。连接通路限定允许引脚与在方法200的后续任务期间被PnR工具布局的金属布线层之间的连接的通路的位置。在一个或更多个实施方式中，限定连接通路的任务225包括检查中间工序(MOL)形状和层的基本规则违反，以及利用本领域中已知的任何合适算法将连接通路布局在任何合法位置。也就是，在任务225中，PnR工具基于一系列基本规则限制来布局连接通路，包括布局一基本规则清晰方式的连接通路的最小区域(例如，布局通路的任务避免该通路形状与同一层上的其它形状的设计规则违反)。
在图2所示的实施方式中，方法200还包括在连接通路上限定金属布线层从而以基本规则清晰方式与连接通路建立连接的任务230。限定金属布线层的任务230可以通过本领域已知的任何合适的算法来执行。
在图2所示的实施方式中，方法200包括限定一个或更多个电源轨的任务235，该电源轨被配置为将电力(例如VDD、VSS、GND)输送到半导体单元块中的半导体逻辑单元。在一个或更多个实施方式中，在任务235中被布局的电源轨可以是埋入式电源轨。在一个或更多个实施方式中，除了所述一个或更多个电源轨之外或者代替所述一个或更多个电源轨，任务235可以包括限定一个或更多个电源和接地钉或条(例如，任务235可以包括限定一对或更多对双电源钉)。所述一个或多个电源轨(和/或电源和接地钉或条)是根据适合于预期应用的所需电力可在其中添加电源轨(和/或电源钉或电源带)的区域。可以在半导体单元块内布局半导体逻辑单元之前添加限定所述一个或更多个电源轨(和/或电源和接地钉或条)的任务235。
在所示的实施方式中，在设计布局完成之后，方法200可以包括送交最终布局的任务240(即，将半导体单元块的光掩模的图形发送到制造设施)。送交最终布局的任务240可以包括通过PnR工具输出最终GDSII或其它合适的文件格式以制造光掩模的任务。另外，在一个或更多个实施方式中，方法200可以包括制造半导体管芯以形成集成半导体单元块的任务以及一项或更多项封装和组装任务以生产完成的半导体芯片。
在一个或更多个实施方式中，本公开的方法200可以通过和/或利用存储在非易失性存储器件中的计算机可执行指令(例如电子设计自动化(EDA)软件)来执行，其中当由处理器执行时，该指令使处理器执行上述任务。另外，上述任务可以包括在显示器上显示半导体单元的布局(例如阴影引脚区域的布局)和半导体集成电路。术语“处理器”在这里被使用来包括用于处理数据或数字信号的硬件、固件和软件的任何组合。处理器的硬件可以包括例如专用集成电路(ASIC)、通用或专用中央处理器(CPU)、数字信号处理器(DSP)、图形处理器(GPU)以及诸如现场可编程门阵列(FPGA)的可编程逻辑器件。在如在这里使用的处理器中，每个功能由配置为执行该功能(即，硬连线)的硬件来执行，或者由配置为执行存储在非暂时性存储介质中的指令的更通用的硬件(诸如CPU)来执行。处理器可以被制造在单个印刷线路板(PWB)上，或者可以分布在几个互连的PWB上。一个处理器可以包含其它处理器，例如，一个处理器可以包括在PWB上互连的两个处理器、一个FPGA和一个CPU。
尽管已经特别参考本发明的实施方式详细地描述了本发明，但是在这里描述的实施方式并不旨在是穷举性的或将本发明的范围限制为所公开的确切形式。本发明所属的技术领域的技术人员将理解，可以在不实质性地背离本发明的原理、精神和范围的情况下，对所描述的结构以及组装和操作方法进行更改和改变。
本申请要求享有2020年2月20日提交的美国临时申请第62/979,080号和2020年4月20日提交的美国非临时申请第16/853,535号的优先权和权益，其整个内容通过引用合并于此。

Claims (20)

1.一种半导体单元块，包括：
布置成堆叠的多个层，所述多个层包括每个具有第一高度的一个或更多个第一层以及每个具有第二高度的一个或更多个第二层，其中所述第二高度大于所述第一高度，其中所述第二高度是所述第一高度的非整数倍；
在所述多个层之一中的具有第一单元高度的第一半导体逻辑单元；以及
在所述多个层之一中的具有第二单元高度的第二半导体逻辑单元，其中所述第二单元高度大于所述第一单元高度，其中所述第二单元高度是所述第一单元高度的非整数倍。
2.根据权利要求1所述的半导体单元块，其中所述第二单元高度是所述第一单元高度的1.1到1.9倍。
3.根据权利要求1所述的半导体单元块，其中所述第一半导体逻辑单元在所述一个或更多个第一层之一中，其中所述第二半导体逻辑单元在所述一个或更多个第二层之一中。
4.根据权利要求1所述的半导体单元块，其中所述一个或更多个第一层包括直接堆叠在彼此上的多对第一层。
5.根据权利要求1所述的半导体单元块，其中：
所述一个或更多个第一层包括多个第一层，
所述一个或更多个第二层包括多个第二层，以及
所述多个第一层中的第一层的数量大于所述多个第二层中的第二层的数量。
6.根据权利要求5所述的半导体单元块，其中所述多个第二层在所述堆叠中规则地排列，其中所述多个第二层中的每对相邻的第二层通过所述多个第一层中的相同数量的第一层彼此间隔开。
7.根据权利要求6所述的半导体单元块，其中所述相同数量是偶数。
8.根据权利要求1所述的半导体单元块，还包括具有第三单元高度的第三半导体逻辑单元，其中所述第三单元高度是所述第一单元高度的整数倍。
9.根据权利要求8所述的半导体单元块，其中所述一个或更多个第一层包括多个第一层，其中所述第三半导体逻辑单元在所述多个第一层中的一对相邻的第一层中。
10.根据权利要求1所述的半导体单元块，还包括联接到所述第一半导体逻辑单元和所述第二半导体逻辑单元的至少一个电源轨。
11.根据权利要求10所述的半导体单元块，其中所述至少一个电源轨是埋入式电源轨。
12.根据权利要求1所述的半导体单元块，其中所述第一半导体逻辑单元和所述第二半导体逻辑单元包含不同类型的逻辑单元。
13.根据权利要求1所述的半导体单元块，其中所述第一半导体逻辑单元的第一单元宽度和所述第二半导体逻辑单元的第二单元宽度是彼此的整数倍。
14.一种产生用于半导体单元块的布局的计算机实现方法，所述计算机实现方法包括：
利用布局布线工具，在层堆叠中的第一层中布局第一半导体逻辑单元以及在所述层堆叠中的第二层中布局第二半导体逻辑单元，所述第一半导体逻辑单元具有第一单元高度并且所述第二半导体逻辑单元具有大于所述第一单元高度的第二单元高度，所述第二单元高度是所述第一单元高度的非整数倍；
利用所述布局布线工具，在所述第一半导体逻辑单元和所述第二半导体逻辑单元中的每个上布局引脚；
利用所述布局布线工具，布局连接到所述引脚的通路；以及
利用所述布局布线工具，布局连接到所述通路的金属布线层。
15.根据权利要求14所述的计算机实现方法，其中所述非整数倍在从1.1到1.9的范围内。
16.根据权利要求14所述的计算机实现方法，其中所述第一层具有第一高度并且所述第二层具有第二高度，其中所述第二高度大于所述第一高度，其中所述第二高度是所述第一高度的非整数倍。
17.根据权利要求14所述的计算机实现方法，还包括利用所述布局布线工具，在所述层堆叠中布局至少一个电源轨。
18.根据权利要求14所述的计算机实现方法，还包括利用所述布局布线工具，在所述层堆叠中布局第三半导体逻辑单元，所述第三半导体逻辑单元具有第三单元高度，其中所述第三单元高度是所述第一单元高度的整数倍。
19.根据权利要求14所述的计算机实现方法，其中：
所述第一层是多个第一层之一，所述多个第一层包括直接堆叠在彼此上的成对的第一层，以及
所述第二层是多个第二层之一，所述第二层在第一层的相邻对之间。
20.根据权利要求19所述的计算机实现方法，其中所述多个第一层中的层的数量大于所述多个第二层中的层的数量。
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