CN115066752A - 半导体存储装置 - Google Patents

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CN115066752A
CN115066752A CN202180013655.0A CN202180013655A CN115066752A CN 115066752 A CN115066752 A CN 115066752A CN 202180013655 A CN202180013655 A CN 202180013655A CN 115066752 A CN115066752 A CN 115066752A
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广濑雅庸
村濑泰规
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Socionext Inc
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Abstract

纳米片(21～23)沿X方向按照纳米片(21～23)的顺序排列而成。纳米片(24～26)沿X方向按照纳米片(24～26)的顺序排列而成。在埋入式布线层中，在俯视时在纳米片(22)与纳米片(25)之间形成有电源布线(11)。纳米片(22)的X方向上的一侧即第一侧的面从栅极布线(32)露出。纳米片(25)的X方向上的另一侧即第二侧的面从栅极布线(35)露出。

Description

半导体存储装置
技术领域
本公开涉及一种包括纳米片FET(Field Effect Transistor：场效应晶体管)的半导体存储装置，尤其涉及一种使用纳米片FET的单端口SRAM(Static Random AccessMemory：静态随机存取存储器)单元(以下亦适当地简称为单元)的版图构造。
背景技术
SRAM广泛应用于半导体集成电路。
LSI的基本构成要素即晶体管通过缩小栅极长度(按比例缩小：scaling)而实现了集成度的提高、工作电压的降低以及工作速度的提高。但是，近年来，出现的问题是过度地按比例缩小会引起截止电流，截止电流又会引起功耗显著增大。为解决该问题，人们已开始积极对立体构造晶体管进行研究，即让晶体管构造从现有的平面型变为立体型。纳米片FFT(纳米线FET)作为立体构造晶体管之一而备受瞩目。
纳米片FET中得到提倡的是栅极电极呈叉形的叉片(fork sheet)晶体管。在非专利文献1、2中公开了使用叉片晶体管的SRAM单元的版图，实现了半导体存储装置的小面积化。
非专利文献1：P.Weckx et al.，“Stacked nanosheet fork architecture forSRAM design and device co-optimization toward 3nm”，2017 IEEE InternationalElectron Devices Meeting(IEDM)，December 2017，IEDM17-505～508
非专利文献2：P.Weckx et al.，“Novel forksheet device architecture asultimate logic scaling device towards 2nm”，2019 IEEE International ElectronDevices Meeting(IEDM)，December 2019，IEDM19-871～874
发明内容
-发明要解决的技术问题-
在本说明书中，按照现有技术将栅极电极呈叉形的纳米片FET称为叉片晶体管。
然而，在非专利文献1中，对于单端口SRAM单元，仅示出了各晶体管的布置结构，并未对包括布线在内的结构进行详细的研究。
本公开的目的在于：在使用叉片晶体管的单端口SRAM单元的版图构造中，抑制半导体存储装置的面积增大，同时实现半导体存储装置的高速化和写入特性的提高。
-用以解决技术问题的技术方案-
在本公开的第一方面中，一种半导体存储装置，其包括单端口SRAM单元，所述单端口SRAM单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管以及第六晶体管，所述第一晶体管的一节点与供给第一电压的第一电源相连，另一节点与第一节点相连，栅极与第二节点相连，所述第二晶体管的一节点与所述第一电源相连，另一节点与所述第二节点相连，栅极与所述第一节点相连，所述第三晶体管的一节点与所述第一节点相连，另一节点与供给第二电压的第二电源相连，栅极与所述第二节点相连，所述第二电压与所述第一电压不同，所述第四晶体管的一节点与所述第二节点相连，另一节点与所述第二电源相连，栅极与所述第一节点相连，所述第五晶体管的一节点与第一位线相连，另一节点与所述第一节点相连，栅极与字线相连，所述第六晶体管的一节点与第二位线相连，另一节点与所述第二节点相连，栅极与所述字线相连，所述第二位线与所述第一位线构成互补位线对。所述第一晶体管包括第一纳米片和第一栅极布线，所述第二晶体管包括第二纳米片和第二栅极布线，所述第三晶体管包括第三纳米片和第三栅极布线，所述第四晶体管包括第四纳米片和第四栅极布线，所述第五晶体管包括第五纳米片和第五栅极布线，所述第六晶体管包括第六纳米片和第六栅极布线，所述第一纳米片～所述第六纳米片沿第一方向延伸，所述第一栅极布线包围所述第一纳米片的、第二方向和第三方向上的外周，所述第二栅极布线包围所述第二纳米片的、第二方向和第三方向上的外周，所述第三栅极布线包围所述第三纳米片的、第二方向和第三方向上的外周，所述第四栅极布线包围所述第四纳米片的、第二方向和第三方向上的外周，所述第五栅极布线包围所述第五纳米片的、第二方向和第三方向上的外周，所述第六栅极布线包围所述第六纳米片的、第二方向和第三方向上的外周，所述第二方向垂直于所述第一方向，所述第三方向垂直于所述第一方向和所述第二方向。所述第一纳米片、所述第三纳米片以及所述第六纳米片沿所述第二方向按照所述第六纳米片、所述第一纳米片、所述第三纳米片的顺序排列而成。所述第二纳米片、所述第四纳米片以及所述第五纳米片沿所述第二方向按照所述第四纳米片、所述第二纳米片、所述第五纳米片的顺序排列而成。所述第一纳米片的、所述第二方向上的任一侧的面从所述第一栅极布线露出，所述第二纳米片的、所述第二方向上的任一侧的面从所述第二栅极布线露出，所述第三纳米片的、所述第二方向上的任一侧的面从所述第三栅极布线露出，所述第四纳米片的、所述第二方向上的任一侧的面从所述第四栅极布线露出，所述第五纳米片的、所述第二方向上的任一侧的面从所述第五栅极布线露出，所述第六纳米片的、所述第二方向上的任一侧的面从所述第六栅极布线露出。在比所述第一晶体管～所述第六晶体管靠下的下层形成有第一电源布线，当俯视时所述第一电源布线在所述第一纳米片与所述第二纳米片之间沿所述第一方向延伸，并且供给所述第一电压。所述第一纳米片的在所述第二方向上与第一侧相反的一侧即第二侧的面从所述第一栅极布线露出，所述第一电源布线形成在所述第一纳米片的所述第一侧。所述第二纳米片的在所述第二方向上与所述第二侧相反的一侧即所述第一侧的面从所述第二栅极布线露出，所述第一电源布线形成在所述第二纳米片的所述第二侧。
根据本公开，在比第一晶体管～第六晶体管靠下的下层形成有供给第一电压的第一电源布线。因此，例如在比第一晶体管～第六晶体管靠上的上层，能够减小供给第一电压的布线的宽度(或省略该布线)。这样一来，能够扩大成为第一位线和第二位线的布线的宽度，因此能够实现半导体存储装置的高速化和写入特性的提高。
在俯视时，第一电源布线形成在第一纳米片与第二纳米片之间。第一纳米片和第二纳米片在第二方向上相互对置的一侧的面未分别从第一栅极布线和第二栅极布线露出。也就是说，在俯视时，第一电源布线形成在第一晶体管与第二晶体管之间，并且该第一晶体管与第二晶体管之间在第二方向上的距离较大。这样一来，能够抑制半导体存储装置的面积增大。
因此，在使用了叉片晶体管的单端口SRAM单元的版图构造中，能够抑制半导体存储装置的面积增大，同时能够实现半导体存储装置的高速化和写入特性的提高。
在本公开的第二方面中，一种半导体存储装置，其包括单端口SRAM单元，所述单端口SRAM单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管以及第六晶体管，所述第一晶体管的一节点与供给第一电压的第一电源相连，另一节点与第一节点相连，栅极与第二节点相连，所述第二晶体管的一节点与所述第一电源相连，另一节点与所述第二节点相连，栅极与所述第一节点相连，所述第三晶体管的一节点与所述第一节点相连，另一节点与供给第二电压的第二电源相连，栅极与所述第二节点相连，所述第二电压与所述第一电压不同，所述第四晶体管的一节点与所述第二节点相连，另一节点与所述第二电源相连，栅极与所述第一节点相连，所述第五晶体管的一节点与第一位线相连，另一节点与所述第一节点相连，栅极与字线相连，所述第六晶体管的一节点与第二位线相连，另一节点与所述第二节点相连，栅极与所述字线相连，所述第二位线与所述第一位线构成互补位线对。所述第一晶体管包括第一纳米片和第一栅极布线，所述第二晶体管包括第二纳米片和第二栅极布线，所述第三晶体管包括第三纳米片和第三栅极布线，所述第四晶体管包括第四纳米片和第四栅极布线，所述第五晶体管包括第五纳米片和第五栅极布线，所述第六晶体管包括第六纳米片和第六栅极布线，所述第一纳米片～所述第六纳米片沿第一方向延伸，所述第一栅极布线包围所述第一纳米片的、第二方向和第三方向上的外周，所述第二栅极布线包围所述第二纳米片的、第二方向和第三方向上的外周，所述第三栅极布线包围所述第三纳米片的、第二方向和第三方向上的外周，所述第四栅极布线包围所述第四纳米片的、第二方向和第三方向上的外周，所述第五栅极布线包围所述第五纳米片的、第二方向和第三方向上的外周，所述第六栅极布线包围所述第六纳米片的、第二方向和第三方向上的外周，所述第二方向垂直于所述第一方向，所述第三方向垂直于所述第一方向和所述第二方向。所述第一纳米片、所述第三纳米片以及所述第六纳米片沿所述第二方向按照所述第六纳米片、所述第一纳米片、所述第三纳米片的顺序排列而成。所述第二纳米片、所述第四纳米片以及所述第五纳米片沿所述第二方向按照所述第四纳米片、所述第二纳米片、所述第五纳米片的顺序排列而成。所述第一纳米片的、所述第二方向上的任一侧的面从所述第一栅极布线露出，所述第二纳米片的、所述第二方向上的任一侧的面从所述第二栅极布线露出，所述第三纳米片的、所述第二方向上的任一侧的面从所述第三栅极布线露出，所述第四纳米片的、所述第二方向上的任一侧的面从所述第四栅极布线露出，所述第五纳米片的、所述第二方向上的任一侧的面从所述第五栅极布线露出，所述第六纳米片的、所述第二方向上的任一侧的面从所述第六栅极布线露出。所述第一纳米片的、第一侧的面从所述第一栅极布线露出，所述第一侧是在所述第二方向上与所述第二纳米片对置的一侧。所述第二纳米片的、第二侧的面从所述第二栅极布线露出，所述第二侧是在所述第二方向上与所述第一纳米片对置的一侧。在比所述第一晶体管～所述第六晶体管靠下的下层形成有第一电源布线，当俯视时，所述第一电源布线在所述第一纳米片的所述第二侧沿所述第一方向延伸，并且供给所述第一电压或所述第二电压。在比所述第一晶体管～所述第六晶体管靠下的下层形成有第二电源布线，当俯视时，所述第二电源布线在所述第二纳米片的所述第二侧沿所述第一方向延伸，并且供给所述第一电压或所述第二电压。
根据本公开，在比第一晶体管～第六晶体管靠下的下层形成有供给第一电压或第二电压的第一电源布线。在比第一晶体管～第六晶体管靠下的下层形成有供给第一电压或第二电压的第二电源布线。因此，例如在比第一晶体管～第六晶体管靠上的上层，能够减小供给第一电压或第二电压的布线的宽度(或省略该布线)。这样一来，能够扩大成为第一位线和第二位线的布线的宽度，因此能够实现半导体存储装置的高速化和写入特性的提高。
在俯视时，第一电源布线形成在第二纳米片的第一侧。在俯视时，第二电源布线形成在第一纳米片的第二侧。第二纳米片的、第一侧的面未从第二栅极布线露出。第一纳米片的、第二侧的面未从第一栅极布线露出。也就是说，在俯视时，第一电源布线形成在第二晶体管的第一侧，其中，在该第二晶体管的第一侧，晶体管彼此之间的第二方向上的距离较大。在俯视时，第二电源布线形成在第一晶体管的第二侧，其中，在该第一晶体管的第二侧，晶体管彼此之间的第二方向上的距离较大。这样一来，能够抑制半导体存储装置的面积增大。
因此，在使用了叉片晶体管的单端口SRAM单元的版图构造中，能够抑制半导体存储装置的面积增大，同时能够实现半导体存储装置的高速化和写入特性的提高。
在本公开的第三方面中，一种半导体存储装置，其包括单端口SRAM单元，所述单端口SRAM单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管以及第六晶体管，所述第一晶体管的一节点与供给第一电压的第一电源相连，另一节点与第一节点相连，栅极与第二节点相连，所述第二晶体管的一节点与所述第一电源相连，另一节点与所述第二节点相连，栅极与所述第一节点相连，所述第三晶体管的一节点与所述第一节点相连，另一节点与供给第二电压的第二电源相连，栅极与所述第二节点相连，所述第二电压与所述第一电压不同，所述第四晶体管的一节点与所述第二节点相连，另一节点与所述第二电源相连，栅极与所述第一节点相连，所述第五晶体管的一节点与第一位线相连，另一节点与所述第一节点相连，栅极与字线相连，所述第六晶体管的一节点与第二位线相连，另一节点与所述第二节点相连，栅极与所述字线相连，所述第二位线与所述第一位线构成互补位线对。所述第一晶体管包括第一纳米片和第一栅极布线，所述第二晶体管包括第二纳米片和第二栅极布线，所述第一纳米片和所述第二纳米片沿第一方向延伸，所述第一栅极布线包围所述第一纳米片的、第二方向和第三方向上的外周，所述第二栅极布线包围所述第二纳米片的、第二方向和第三方向上的外周，所述第二方向垂直于所述第一方向，所述第三方向垂直于所述第一方向和所述第二方向。所述第三晶体管包括第三栅极布线和多个第三纳米片，所述第四晶体管包括第四栅极布线和多个第四纳米片，所述第五晶体管包括第五栅极布线和多个第五纳米片，所述第六晶体管包括第六栅极布线和多个第六纳米片，多个所述第三纳米片～多个所述第六纳米片沿所述第一方向延伸，所述第三栅极布线包围多个所述第三纳米片的、所述第二方向和所述第三方向上的外周，所述第四栅极布线包围多个所述第四纳米片的、所述第二方向和所述第三方向上的外周，所述第五栅极布线包围多个所述第五纳米片的、所述第二方向和所述第三方向上的外周，所述第六栅极布线包围多个所述第六纳米片的、所述第二方向和所述第三方向上的外周。所述第一纳米片、多个所述第三纳米片以及多个所述第六纳米片沿所述第二方向按照多个所述第六纳米片、所述第一纳米片、多个所述第三纳米片的顺序排列而成。所述第二纳米片、多个所述第四纳米片以及多个所述第五纳米片沿所述第二方向按照多个所述第四纳米片、所述第二纳米片、多个所述第五纳米片的顺序排列而成。所述第一纳米片的、所述第二方向上的任一侧的面从所述第一栅极布线露出，所述第二纳米片的、所述第二方向上的任一侧的面从所述第二栅极布线露出。多个所述第三纳米片各自的、所述第二方向上的任一侧的面从所述第三栅极布线露出。多个所述第四纳米片各自的、所述第二方向上的任一侧的面从所述第四栅极布线露出。多个所述第五纳米片各自的、所述第二方向上的任一侧的面从所述第五栅极布线露出。多个所述第六纳米片各自的、所述第二方向上的任一侧的面从所述第六栅极布线露出。在比所述第一晶体管～所述第六晶体管靠下的下层形成有多条电源布线，多条所述电源布线沿所述第一方向延伸，并且供给所述第二电压。多个所述第三纳米片中包括：当俯视时，在所述第二方向上与从所述第三栅极布线露出的一侧相反的一侧形成有多条所述电源布线中的至少一条电源布线的第三纳米片。多个所述第四纳米片中包括：当俯视时，在所述第二方向上与从所述第四栅极布线露出的一侧相反的一侧形成有多条所述电源布线中的至少一条电源布线的第四纳米片。多个所述第五纳米片中包括：当俯视时，在所述第二方向上与从所述第五栅极布线露出的一侧相反的一侧形成有多条所述电源布线中的至少一条电源布线的第五纳米片。多个所述第六纳米片中包括：当俯视时，在所述第二方向上与从所述第六栅极布线露出的一侧相反的一侧形成有多条所述电源布线中的至少一条电源布线的第六纳米片。
根据本公开，在比第一晶体管～第六晶体管靠下的下层形成有供给第一电压或第二电压的多条电源布线。因此，例如在比第一晶体管～第六晶体管靠上的上层，能够减小供给第一电压或第二电压的布线的宽度(或省略该布线)，由此能够扩大成为第一位线和第二位线的布线的宽度。这样一来，能够实现半导体存储装置的高速化和写入特性的提高。
多个第三纳米片中包括：在俯视时，在第二方向上的未从第三栅极布线露出的一侧形成有电源布线的第三纳米片。多个第四纳米片中包括：在俯视时，在第二方向上的未从第四栅极布线露出的一侧形成有电源布线的第四纳米片。多个第五纳米片中包括：在俯视时，在第二方向上的未从第五栅极布线露出的一侧形成有电源布线的第五纳米片。多个第六纳米片中包括：在俯视时，在第二方向上的未从第六栅极布线露出的一侧形成有电源布线的第六纳米片。也就是说，在俯视时，电源布线形成在晶体管彼此之间的第二方向上的距离较大的位置处。这样一来，能够抑制半导体存储装置的面积增大。
因此，在使用了叉片晶体管的单端口SRAM单元的版图构造中，能够抑制半导体存储装置的面积增大，同时能够实现半导体存储装置的高速化和写入特性的提高。
-发明的效果-
根据本公开，在使用了叉片晶体管的单端口SRAM单元的版图构造中，能够抑制半导体存储装置的面积增大，同时能够实现半导体存储装置的高速化和写入特性的提高。
附图说明
图1是示出第一实施方式所涉及的单端口SRAM单元的版图构造的例子的俯视图。
图2是示出第一实施方式所涉及的单端口SRAM单元的版图构造的例子的剖视图。
图3是示出第一实施方式所涉及的单端口SRAM单元的版图构造的例子的剖视图。
图4是示出第一实施方式所涉及的单端口SRAM单元的构成的电路图。
图5是示出第一实施方式所涉及的单端口SRAM单元的版图构造的另一例的俯视图。
图6是示出第一实施方式所涉及的单端口SRAM单元的版图构造的另一例的剖视图。
图7是示出第一实施方式所涉及的单端口SRAM单元的版图构造的另一例的俯视图。
图8是示出第二实施方式所涉及的单端口SRAM单元的版图构造的例子的俯视图。
图9是示出第二实施方式所涉及的单端口SRAM单元的版图构造的另一例的俯视图。
图10是示出第三实施方式所涉及的单端口SRAM单元的版图构造的例子的俯视图。
图11是示出第三实施方式所涉及的单端口SRAM单元的版图构造的另一例的俯视图。
图12是示出第三实施方式所涉及的单端口SRAM单元的版图构造的另一例的俯视图。
图13是示出第三实施方式所涉及的单端口SRAM单元的版图构造的另一例的俯视图。
图14是示出叉片FET的基本结构的图。
具体实施方式
下面，参照附图对实施方式进行说明。在以下实施方式中，半导体存储装置包括多个SRAM单元(在本说明书中适当地简称为单元)，该多个SRAM单元中的至少一部分SRAM单元包括在纳米片FET(纳米线FET)中栅极电极呈叉形的叉片晶体管。纳米片FET是使用供电流流动的薄片(纳米片)而形成的FET。纳米片例如由硅形成。在半导体集成电路装置中，纳米片FET的一部分是栅极电极呈叉形的叉片FET。
在本公开中，将形成在纳米片的两端且构成成为纳米片FET的源极或漏极的端子的半导体层部称为“焊盘”。另外，在以下说明中，在图1等俯视图中，将图面纵向设为Y方向(相当于第一方向)，将图面横向设为X方向(相当于第二方向)，将垂直于基板面的方向设为Z方向(相当于第三方向)。
(叉片的结构)
图14是示出叉片FET的基本结构的图，(a)是俯视图，(b)是沿(a)中的线Y-Y’剖开的剖视图。在图14的基本结构中，两个晶体管TR1、TR2在Y方向上留出间隔S地排列着布置。成为晶体管TR1的栅极的栅极布线531和成为晶体管TR2的栅极的栅极布线532都沿Y方向延伸，并且在X方向上布置在相同的位置上。
成为晶体管TR1的沟道区域的沟道部521和成为晶体管TR2的沟道区域的沟道部526由纳米片构成。在图14中，沟道部521、526分别由纳米片构成，该纳米片由俯视时重叠的三片片状结构形成。在沟道部521的X方向上的两侧形成有成为晶体管TR1的源极区域或漏极区域的焊盘522a、522b。在沟道部526的X方向上的两侧形成有成为晶体管TR2的源极区域或漏极区域的焊盘527a、527b。焊盘522a、522b是构成沟道部521的纳米片进行外延生长而形成的。焊盘527a、527b是构成沟道部526的纳米片进行外延生长而形成的。
栅极布线531隔着栅极绝缘膜(未图示)包围由纳米片构成的沟道部521的Y方向和Z方向上的外周。不过，构成沟道部521的纳米片的在Y方向上的靠晶体管TR2侧的面未被栅极布线531覆盖，而是从栅极布线531露出。也就是说，在图14的(b)的剖视图中，栅极布线531未覆盖构成沟道部521的纳米片的图面右侧，而是覆盖图面上侧、左侧以及下侧。栅极布线531相对于构成沟道部521的纳米片，在Y方向上的与晶体管TR2相反的一侧重叠(overlap)，并且重叠量为长度OL。
栅极布线532隔着栅极绝缘膜(未图示)包围由纳米片构成的沟道部526的Y方向和Z方向上的外周。不过，构成沟道部526的纳米片的在Y方向上的靠晶体管TR1侧的面未被栅极布线532覆盖，而是从栅极布线532露出。也就是说，在图14的(b)的剖视图中，栅极布线532未覆盖构成沟道部526的纳米片的图面左侧，而是覆盖图面上侧、右侧以及下侧。栅极布线532相对于构成沟道部526的纳米片，在Y方向上的与晶体管TR1相反的一侧重叠，并且重叠量为长度OL。
如果将各纳米片的宽度(Y方向上的尺寸)设为W、高度(Z方向上的尺寸)设为H，栅极有效宽度Weff则为：
Weff＝2×W+H。
由于晶体管TR1的沟道部521、晶体管TR2的沟道部526均由三片纳米片构成，因此晶体管TR1、TR2的栅极有效宽度为：
3×(2×W+H)。
根据图14的结构，栅极布线531相对于构成沟道部521的纳米片，在Y方向上的靠晶体管TR2侧不重叠。另外，栅极布线532相对于构成沟道部526的纳米片，在Y方向上的靠晶体管TR1侧不重叠。这样一来，就能够使晶体管TR1、TR2更接近，从而能够实现小面积化。
需要说明的是，构成晶体管的沟道部的纳米片的片数不限于三片。也就是说，纳米片可以由一片片状结构形成，也可以由俯视时重叠的多片片状结构形成。另外，在图14的(b)中，纳米片的剖面形状为长方形，但不限于此，纳米片的剖面形状例如也可以是正方形、圆形、椭圆形等。
叉片FET和纳米片FET可以混着存在于半导体集成电路装置内，该纳米片FET的纳米片的整个周围被栅极布线包围。
在本说明书中，“VDD”和“VSS”是指电源电压或电源本身。另外，在本说明书中，像“同一布线宽度”等那样意为宽度等相等的表述包含制造上的偏差范围。
在本说明书中，将形成在纳米片的两端且构成成为晶体管的源极或漏极的端子的半导体层部称为“焊盘”。
在以下的实施方式中的俯视图和剖视图中，有时省略图示各绝缘膜等。在以下的实施方式中的俯视图和剖视图中，纳米片以及其两侧的焊盘有时被绘制成简化的直线状。在本说明书中，像“同一尺寸”等那样意为尺寸等相等的表述包含制造上的偏差范围。
在本说明书中，适当地将晶体管的源极和漏极称为晶体管的“节点”。也就是说，晶体管的一个节点是指晶体管的源极或漏极，晶体管的两个节点是指晶体管的源极和漏极。
在以下的实施方式以及其变形例中，有时针对相同的部件等标注相同的符号并省略其说明。
(第一实施方式)
图1～图3是示出第一实施方式所涉及的单端口SRAM单元的版图构造的例子的图，图1的(a)、图1的(b)是俯视图，图2的(a)～图2的(c)和图3的(a)、图3的(b)是当俯视时沿横向剖开的剖视图。具体而言，图1的(a)示出M1、M2布线层即单元上部，图1的(b)示出位于M1、M2布线层的下层的、作为包括纳米片FET的部分的单元下部。图2的(a)示出沿线X1-X1’剖开的剖面，图2的(b)示出沿线X2-X2’剖开的剖面，图2的(c)示出沿线X3-X3’剖开的剖面，图3的(a)示出沿线X4-X4’剖开的剖面，图3的(b)示出沿线X5-X5’剖开的剖面。
图4是示出第一实施方式所涉及的单端口SRAM单元的构成的电路图。如图4所示，在单端口SRAM单元中，由负载晶体管PU1、PU2、驱动晶体管PD1、PD2、以及存取晶体管PG1、PG2构成单端口SRAM电路。负载晶体管PU1、PU2为P型FET，驱动晶体管PD1、PD2以及存取晶体管PG1、PG2为N型FET。
负载晶体管PU1设在电源VDD与第一节点NA之间，驱动晶体管PD1设在第一节点NA与电源VSS之间。负载晶体管PU1和驱动晶体管PD1的栅极与第二节点NB相连，而构成反相器INV1。负载晶体管PU2设在电源VDD与第二节点NB之间，驱动晶体管PD2设在第二节点NB与电源VSS之间。负载晶体管PU2和驱动晶体管PD2的栅极与第一节点NA相连，而构成反相器INV2。也就是说，一反相器的输出与另一反相器的输入相连，这样一来，就构成了锁存器。
存取晶体管PG1设在位线BL与第一节点NA之间，并且其栅极与字线WL相连。存取晶体管PG2设在位线BLB与第二节点NB之间，并且其栅极与字线WL相连。需要说明的是，位线BL、BLB构成互补位线对。
在单端口SRAM电路中，分别将构成互补位线对的位线BL、BLB驱动到高电平和低电平，并将字线WL驱动到高电平后，高电平即被写入第一节点NA，低电平即被写入第二节点NB。另一方面，分别将位线BL、BLB驱动到低电平和高电平，并将字线WL驱动到高电平后，低电平即被写入第一节点NA，高电平即被写入第二节点NB。并且，在数据分别已被写入第一节点NA和第二节点NB的状态下，将字线WL驱动到低电平后，锁存状态确定下来，从而保持已被写入第一节点NA和第二节点NB的数据。
预先将位线BL、BLB预充电到高电平，并将字线WL驱动到高电平后，位线BL、BLB的状态按照已写入第一节点NA和第二节点NB的数据分别确定下来，因此能够从SRAM单元读出数据。具体而言，如果第一节点NA为高电平且第二节点NB为低电平，则位线BL保持高电平，并且位线BLB被放电到低电平。另一方面，如果第一节点NA为低电平且第二节点NB为高电平，则位线BL被放电到低电平，并且位线BLB保持高电平。
正如以上所说明的那样，单端口SRAM单元通过控制位线BL、BLB以及字线WL，而具有向SRAM单元写入数据、保持数据以及从SRAM单元读出数据的功能。
需要说明的是，在以下说明中，在图1等俯视图中纵横延伸的实线和在图2等剖视图中纵向延伸的实线示出设计时用于布置部件的网格。网格在X方向上等间距布置，且在Y方向上等间距布置。需要说明的是，网格间距在X方向和Y方向上既可以相同也可以不同。网格间距也可以每层都不同。而且，各部件并非必须布置在网格上。不过，从抑制制造偏差的观点出发，部件优选布置在网格上。
在图1等俯视图中，以包围单元的方式表示的虚线示出单端口SRAM单元的单元框(单端口SRAM单元的外缘)。单端口SRAM单元的单元框以与在X方向或Y方向上相邻的单元的单元框接触的方式布置。
在图1等俯视图中，在单端口SRAM单元的X方向两侧分别布置有将单端口SRAM单元沿X方向反转而成的单元。在单端口SRAM单元的Y方向两侧分别布置有将单端口SRAM单元沿Y方向反转而成的单元。
如图1的(b)所示，形成有沿Y方向延伸至单元的图面上下两端的电源布线11～13。电源布线11～13分别为形成于埋入式布线层的埋入式电源布线(BPR：Buried PowerRail)。电源布线11形成在单元的图面中央附近，电源布线12、13分别形成在单元的图面左右两端。电源布线11供给电源电压VDD。电源布线12、13供给电源电压VSS。
如图1的(b)所示，形成有沿X方向和Y方向扩展的纳米片(nanosheet)21～26。纳米片21～23沿X方向按照纳米片21～23的顺序排列。纳米片24～26沿X方向按照纳米片24～26的顺序排列。纳米片21、24沿Y方向排列而成。纳米片23、26沿Y方向排列而成。
纳米片21、23、24、26的X方向上的宽度是纳米片22、25的X方向上的宽度的两倍。
纳米片21、24形成在靠近图面左侧的单元边界的位置上。纳米片23、26形成在靠近图面右侧的单元边界的位置上。
纳米片21～26分别构成存取晶体管PG2、负载晶体管PU1、驱动晶体管PD1、驱动晶体管PD2、负载晶体管PU2以及存取晶体管PG1的沟道部。
栅极布线(Gate)31～36沿X方向和Z方向延伸。栅极布线31～33沿X方向排列，栅极布线34～36沿X方向排列。
当俯视时栅极布线31～36分别与纳米片21～26重叠。
栅极布线31成为存取晶体管PG2的栅极。栅极布线32成为负载晶体管PU1的栅极。栅极布线33成为驱动晶体管PD1的栅极。栅极布线34成为驱动晶体管PD2的栅极。栅极布线35成为负载晶体管PU2的栅极。栅极布线36成为存取晶体管PG1的栅极。
栅极布线32、33经由沿X方向延伸的桥部131彼此相连。栅极布线34、35经由沿X方向延伸的桥部132彼此相连。
在纳米片21的图面上端、纳米片21与纳米片24之间、纳米片24的图面下端、纳米片23的图面上端、纳米片23与纳米片26之间以及纳米片26的图面下端，分别形成有掺杂了N型半导体的焊盘40～45。焊盘40、41构成存取晶体管PG2的节点。焊盘41、42构成驱动晶体管PD2的节点。焊盘43、44构成驱动晶体管PD1的节点。焊盘44、45构成存取晶体管PG1的节点。
也就是说，由纳米片21、栅极布线31以及焊盘40、41构成存取晶体管PG2。由纳米片23、栅极布线33以及焊盘43、44构成驱动晶体管PD1。由纳米片24、栅极布线34以及焊盘41、42构成驱动晶体管PD2。由纳米片26、栅极布线36以及焊盘44、45构成存取晶体管PG1。
在纳米片22的图面上端、纳米片22的图面下端、纳米片25的图面上端、以及纳米片25的图面下端，分别形成有掺杂了P型半导体的焊盘46～49。焊盘46、47构成负载晶体管PU1的节点。焊盘48、49构成负载晶体管PU2的节点。
也就是说，由纳米片22、栅极布线32以及焊盘46、47构成负载晶体管PU1。由纳米片25、栅极布线35以及焊盘48、49构成负载晶体管PU2。
因此，存取晶体管PG2、负载晶体管PU1以及驱动晶体管PD1沿X方向排列而成。驱动晶体管PD2、负载晶体管PU2以及存取晶体管PG1沿X方向排列而成。另外，存取晶体管PG2和驱动晶体管PD2沿Y方向排列而成。驱动晶体管PD1和存取晶体管PG1沿Y方向排列而成。
根据上述布置，各晶体管布置成相对于单元的中心点呈点对称。具体而言，负载晶体管PU1、PU2布置成相对于单元的中心点呈点对称。驱动晶体管PD1、PD2布置成相对于单元的中心点呈点对称。存取晶体管PG1、PG2布置成相对于单元的中心点呈点对称。
在局部布线层形成有沿X方向延伸的局部布线(LI：Local Interconnect)51～58。局部布线51与焊盘40相连。局部布线52与焊盘46相连。局部布线53与焊盘43相连。局部布线54与焊盘41、48相连。局部布线55与焊盘47、44相连。局部布线56与焊盘42相连。局部布线57与焊盘49相连。局部布线58与焊盘45相连。
局部布线52经由接触孔(Via)111与电源布线11相连。局部布线53经由接触孔112与电源布线13相连。局部布线56经由接触孔113与电源布线12相连。局部布线57经由接触孔114与电源布线11相连。
局部布线54经由共享接触孔(Shared-contact)61与栅极布线32相连。局部布线55经由共享接触孔62与栅极布线35相连。需要说明的是，栅极布线34、35、桥部132、局部布线55以及共享接触孔62相当于第一节点NA。栅极布线32、33、桥部131、局部布线54以及共享接触孔61相当于第二节点NB。
如图1的(a)所示，在M1布线层形成有沿Y方向延伸至单元的图面上下两端的布线71～75。另外，形成有沿Y方向延伸的布线76、77。布线71供给电源电压VDD。布线72、73供给电源电压VSS。布线74、75分别相当于位线BLB、BL。另外，布线74、75布置成相对于单元的X方向上的中央线对称。
布线71～75沿X方向按照布线72、74、71、75、73的顺序排列。也就是说，在布线74与布线75之间设有布线71。
布线71经由接触孔(Via)81与局部布线52相连，且经由接触孔82与局部布线57相连。布线72经由接触孔83与局部布线56相连。布线73经由接触孔84与局部布线53相连。布线74经由接触孔85与局部布线51相连。布线75经由接触孔86与局部布线58相连。布线76经由接触孔(Gate-contact)87与栅极布线31相连。布线77经由接触孔88与栅极布线36相连。
在M1布线层的上层即M2布线层形成有沿X方向延伸至单元的图面左右两端的布线91～93。布线91、93供给电源电压VSS。布线92相当于字线WL。布线92形成在布线91与布线93之间。
布线91经由接触孔101与布线72相连，且经由接触孔102与布线73相连。布线92经由接触孔103与布线76相连，且经由接触孔104与布线77相连。布线93经由接触孔105与布线72相连，且经由接触孔106与布线73相连。
如图2的(b)和图3的(a)所示，纳米片21～26分别由三片片状的半导体(纳米片)组成。在纳米片21～26中，构成各纳米片21～26的纳米片分别以俯视时重叠的方式布置，且在Z方向上彼此分开形成。也就是说，在本实施方式所涉及的单端口SRAM单元中设置的纳米片FET分别包括三片纳米片。
纳米片21～26的X方向和Z方向上的外周分别被栅极布线包围。此处，纳米片21～26的X方向和Z方向上的外周的一部分分别未被栅极布线覆盖，而从栅极布线露出。
具体而言，纳米片21、22、24的图面右侧的面分别未被栅极布线31、32、34覆盖，而分别从栅极布线31、32、34露出。纳米片23、25、26的图面左侧的面分别未被栅极布线33、35、36覆盖，而分别从栅极布线33、35、36露出。
也就是说，纳米片22、23的在X方向上相互对置的一侧的面分别从栅极布线32、33露出。纳米片24、25的在X方向上相互对置的一侧的面分别从栅极布线34、35露出。
纳米片21、22、24的图面左侧的面分别被栅极布线31、32、34覆盖，而分别未从栅极布线31、32、34露出。纳米片23、25、26的图面右侧的面分别被栅极布线33、35、36覆盖，而分别未从栅极布线33、35、36露出。
纳米片22形成在纳米片25的图面右侧上方。也就是说，纳米片22、25的在X方向上相互对置的一侧的面分别未从栅极布线32、35露出。
需要说明的是，如图1所示，纳米片22、25虽然在Y方向上布置在不同的位置上，但在X方向上则布置在彼此靠近的位置上，因此在本说明书中称为纳米片22、25在X方向上相互对置。因此，纳米片22的图面左侧的面成为与纳米片25对置的一侧的面。纳米片25的图面右侧的面成为与纳米片22对置的一侧的面。这同样适用于以下说明。
纳米片21、24形成在靠近图面左侧的单元边界的位置上。纳米片23、26形成在靠近图面右侧的单元边界的位置上。在图1的单端口SRAM单元的图面左右方向上的两侧布置有将单端口SRAM单元沿X方向反转而成的单端口SRAM单元。也就是说，在沿X方向排列布置的单端口SRAM单元中，纳米片21彼此的在X方向上相互对置的一侧的面未从栅极布线31露出。纳米片23彼此的在X方向上相互对置的一侧的面未从栅极布线33露出。纳米片24彼此的在X方向上相互对置的一侧的面未从栅极布线34露出。纳米片26彼此的在X方向上相互对置的一侧的面未从栅极布线36露出。
在图1中，当俯视时，电源布线11形成在纳米片22与纳米片25之间。在俯视时，电源布线12、13分别形成在图面左侧的单元边界和图面右侧的单元边界处。
如图1的(a)所示，布线74、75的X方向上的宽度比布线76、77的X方向上的宽度宽。布线76、77是在M1布线层中X方向上的宽度最小的布线。也就是说，布线74、75形成为在M1布线层中其X方向上的宽度比X方向上的宽度最小的布线宽。
根据以上构成，在负载晶体管PU1中，焊盘46与供给电源电压VDD的布线71相连，焊盘47与局部布线55(第一节点NA)相连，栅极布线32与共享接触孔61(第二节点NB)相连。在负载晶体管PU2中，焊盘49与供给电源电压VDD的布线71相连，焊盘48与局部布线54(第二节点NB)相连，栅极布线35与共享接触孔62(第一节点NA)相连。在驱动晶体管PD1中，焊盘44与局部布线55(第一节点NA)相连，焊盘43与供给电源电压VSS的布线73相连，栅极布线33与共享接触孔61(第二节点NB)相连。在驱动晶体管PD2中，焊盘41与局部布线54(第二节点NB)相连，焊盘42与供给电源电压VSS的布线72相连，栅极布线34与共享接触孔62(第一节点NA)相连。在存取晶体管PG1中，焊盘45与布线75(位线BL)相连，焊盘44与局部布线55(第一节点NA)相连，栅极布线36与布线92(字线WL)相连。在存取晶体管PG2中，焊盘40与布线74(位线BLB)相连，焊盘41与局部布线54(第二节点NB)相连，栅极布线31与布线92(字线WL)相连。
负载晶体管PU1、PU2、驱动晶体管PD1、PD2以及存取晶体管PG1、PG2分别包括沿Y方向延伸的纳米片22、25、23、24、26、21、和栅极布线32、35、33、34、36、31。纳米片21～23沿X方向按照纳米片21～23的顺序排列而成。纳米片24～26沿X方向按照纳米片24～26的顺序排列而成。栅极布线31～36分别包围纳米片21～26的X方向和Z方向上的外周。纳米片21、22、24的图面右侧的面分别从栅极布线31、32、34露出。纳米片23、25、26的图面左侧的面分别从栅极布线33、35、36露出。在俯视时，纳米片22形成在纳米片25的图面右侧上方。在埋入式布线层形成有电源布线11，该电源布线11沿Y方向延伸，在俯视时设置在纳米片21与纳米片25之间，并且供给电源电压VDD。
也就是说，负载晶体管PU1、PU2、驱动晶体管PD1、PD2以及存取晶体管PG1、PG2分别由叉片晶体管构成。这样一来，就实现了使用叉片晶体管的单端口SRAM单元。
纳米片22、23的在X方向上相互对置的一侧的面分别从栅极布线32、33露出。纳米片24、25的在X方向上相互对置的一侧的面分别从栅极布线34、35露出。这样一来，能够减小负载晶体管PU1与驱动晶体管PD1之间的X方向上的距离d1、以及驱动晶体管PD2与负载晶体管PU2之间的X方向上的距离d1，因此能够实现半导体存储装置的小面积化。
通过将电源布线11形成于埋入式布线层，在M1布线层中，能够减小供给电源电压VDD的布线71的X方向上的宽度，因此能够分别扩大成为位线BL、BLB的布线75、74的X方向上的宽度。这样一来，能够实现半导体存储装置的高速化和写入特性的提高。
在俯视时，电源布线11形成在纳米片22与纳米片25之间。另外，纳米片22、25的在X方向上相互对置的一侧的面分别未从栅极布线32、35露出。因此，在俯视时，电源布线11形成在负载晶体管PU1与负载晶体管PU2之间，该负载晶体管PU1与负载晶体管PU2之间的X方向上的距离比距离d1大。也就是说，能够在不扩大负载晶体管PU1与负载晶体管PU2之间的X方向上的间距的情况下，容易地形成电源布线11。这样一来，能够抑制半导体存储装置的面积增大。
因此，在包括使用了叉片晶体管的单端口SRAM单元的半导体存储装置中，能够抑制面积增大，同时能够实现高速化和写入特性的提高。
通过将供给电源电压VSS的电源布线12、13形成于埋入式布线层，在M1布线层中，能够减小供给电源电压VSS的布线72、73的X方向上的宽度，因此能够分别扩大成为位线BL、BLB的布线75、74的X方向上的宽度。这样一来，能够实现半导体存储装置的高速化和写入特性的提高。
在俯视时，电源布线12、13分别形成在图面左侧的单元边界和图面右侧的单元边界处。另外，在沿X方向排列布置的单端口SRAM单元中，纳米片21彼此的在X方向上相互对置的一侧的面未从栅极布线31露出。纳米片23彼此的在X方向上相互对置的一侧的面未从栅极布线33露出。纳米片24彼此的在X方向上相互对置的一侧的面未从栅极布线34露出。纳米片26彼此的在X方向上相互对置的一侧的面未从栅极布线36露出。因此，在俯视时，电源布线12形成在驱动晶体管PD2彼此之间以及存取晶体管PG2彼此之间，该驱动晶体管PD2彼此之间以及该存取晶体管PG2彼此之间的X方向上的距离比距离d1大。在俯视时，电源布线13形成在驱动晶体管PD1彼此之间以及存取晶体管PG1彼此之间，该驱动晶体管PD1彼此之间以及该存取晶体管PG1彼此之间的X方向上的距离比距离d1大。也就是说，能够在不扩大存取晶体管PG2彼此之间的X方向上的间距以及驱动晶体管PD2彼此之间的X方向上的间距的情况下，容易地形成电源布线12。能够在不扩大驱动晶体管PD1彼此之间的X方向上的间距以及存取晶体管PG1彼此之间的X方向上的间距的情况下，容易地形成电源布线13。这样一来，能够抑制半导体存储装置的面积增大。
因此，在包括使用了叉片晶体管的单端口SRAM单元的半导体存储装置中，能够抑制面积增大，同时能够实现高速化和写入特性的提高。
在M1布线层形成有供给电源电压VDD的布线71和供给电源电压VSS的布线72、73。也就是说，在M1布线层和埋入式布线层分别形成有供给电源电压VDD、VSS的布线。这样一来，能够减小在M1布线层中供给电源电压VDD、VSS的布线的X方向上的宽度，同时能够降低在埋入式布线层中供给电源电压VDD、VSS的布线的电阻值。因此，能够抑制半导体存储装置的面积增大，同时能够实现半导体存储装置的高速化。
在M2布线层形成有供给电源电压VSS的布线91、93。在布线91与布线93之间形成有布线92(字线WL)。在图1的单端口SRAM单元的图面上下方向上的两侧布置有将单端口SRAM单元沿Y方向反转而成的单端口SRAM单元。也就是说，在沿Y方向排列布置的单端口SRAM单元中，在布线92彼此之间形成有布线91或布线93。这样一来，能够强化对单端口SRAM单元的电源供给，同时能够利用布线91、93的屏蔽作用防止字线间的串扰。
布线74、75的X方向上的宽度比布线76、77的X方向上的宽度宽。布线76、77是在M1布线层中在X方向上的宽度最小的布线。也就是说，布线74、75形成为在M1布线层中其X方向上的宽度比X方向上的宽度最小的布线宽。这样一来，在半导体存储装置中，能够实现经由布线74、75的写入和读出的高速化。
负载晶体管PU1、PU2布置成相对于单元的中心点呈点对称。驱动晶体管PD1、PD2布置成相对于单元的中心点呈点对称。存取晶体管PG1、PG2布置成相对于单元的中心点呈点对称。这样一来，位线BL、BLB间的特性一致，半导体存储装置的工作稳定性和工作速度提高。
在M1布线层中，布线75、74布置成相对于单元的X方向上的中央线对称。也就是说，相当于位线BL、BLB的布线布置成相对于单元的X方向上的中央线对称。这样一来，位线BL、BLB间的特性一致，半导体存储装置的工作稳定性和工作速度提高。
需要说明的是，纳米片21、23、24、26的X方向上的宽度是纳米片22、25的X方向上的宽度的两倍，但不限于此。只要考虑单端口SRAM电路的工作稳定性等来决定纳米片21～26各自的X方向上的宽度(即，各晶体管的栅极宽度)即可。
可以省略布线71～73中的部分布线，至少有其中一条布线即可。这样一来，就能够扩大布线74、75的X方向上的宽度，因此能够实现半导体存储装置的高速化和写入特性的提高。
可以省略电源布线11～13中的部分布线，至少有其中一条电源布线即可。
(变形例1)
图5是示出第一实施方式所涉及的单端口SRAM单元的版图构造的另一例的俯视图。图5是示出第一实施方式所涉及的单端口SRAM单元的版图构造的另一例的俯视图。具体而言，图5的(a)示出单元上部，图5的(b)示出单元下部。图6的(a)示出了沿线X6-X6’剖开的剖面，图6的(b)示出了沿线X7-X7’剖开的剖面。在图5中，各纳米片的在X方向上与图1中相反一侧的面从栅极布线露出。另外，省略了电源布线11，电源布线12、13的布置情况与图1不同。
如图5的(b)所示，当俯视时，栅极布线33与纳米片22、23重叠。当俯视时，栅极布线34与纳米片24、25重叠。
在图5中，栅极布线33成为负载晶体管PU1和驱动晶体管PD1的栅极。栅极布线34成为驱动晶体管PD2和负载晶体管PU2的栅极。
栅极布线31经由桥部133与布置在该单端口SRAM单元的图面左侧的单端口SRAM单元的栅极布线31相连。栅极布线36经由桥部134与布置在该单端口SRAM单元的图面右侧的单端口SRAM单元的栅极布线36相连。
布线76经由接触孔87和桥部133与栅极布线31相连。布线77经由接触孔88和桥部134与栅极布线36相连。
此处，如图6的(a)、图6的(b)所示，纳米片21、22、24的图面左侧的面分别未被栅极布线31、33、34覆盖，而分别从栅极布线31、33、34露出。纳米片23、25、26的图面右侧的面分别未被栅极布线33、34、36覆盖，而分别从栅极布线33、34、36露出。
纳米片21、24布置在靠近图面左侧的单元边界的位置上。纳米片23、26布置在靠近图面右侧的单元边界的位置上。在图5的单端口SRAM单元的图面左右方向上的两侧布置有将单端口SRAM单元沿X方向反转而成的单端口SRAM单元。也就是说，在沿X方向排列布置的单端口SRAM单元中，纳米片21彼此的在X方向上相互对置的一侧的面从栅极布线31露出。纳米片23彼此的在X方向上相互对置的一侧的面从栅极布线33露出。纳米片24彼此的在X方向上相互对置的一侧的面从栅极布线34露出。纳米片26彼此的在X方向上相互对置的一侧的面从栅极布线36露出。
纳米片22形成在纳米片25的图面右侧上方。也就是说，纳米片22、25的在X方向上相互对置的一侧的面分别从栅极布线33、34露出。
纳米片21、22、24的图面右侧的面分别被栅极布线31、33、34覆盖，而分别未从栅极布线31、33、34露出。纳米片23、25、26的图面左侧的面分别被栅极布线33、34、36覆盖，而分别未从栅极布线33、34、36露出。
也就是说，纳米片22、23的在X方向上相互对置的一侧的面未从栅极布线33露出。纳米片24、25的在X方向上相互对置的一侧的面未从栅极布线34露出。
在图5中，当俯视时，电源布线12形成在纳米片24与纳米片25之间。在俯视时，电源布线13形成在纳米片22与纳米片23之间。
根据图5的版图构造，在沿X方向排列布置的单端口SRAM单元中，纳米片21彼此的在X方向上相互对置的一侧的面从栅极布线31露出。纳米片23彼此的在X方向上相互对置的一侧的面从栅极布线33露出。纳米片24彼此的在X方向上相互对置的一侧的面从栅极布线34露出。纳米片26彼此的在X方向上相互对置的一侧的面从栅极布线36露出。这样一来，能够分别减小存取晶体管PG2彼此之间的X方向上的距离d1、驱动晶体管PD1彼此之间的X方向上的距离d1、驱动晶体管PD2彼此之间的X方向上的距离d1、以及存取晶体管PG1彼此之间的X方向上的距离d1，因此能够实现半导体存储装置的小面积化。
纳米片22、25的在X方向上相互对置的一侧的面分别从栅极布线33、34露出。这样一来，能够减小负载晶体管PU1与负载晶体管PU2之间的X方向上的距离d1，因此能够实现半导体存储装置的小面积化。
在埋入式布线层形成有供给电源电压VSS的电源布线12、13。在俯视时，电源布线12形成在纳米片24与纳米片25之间。在俯视时，电源布线13形成在纳米片22与纳米片23之间。另外，纳米片22、纳米片23的在X方向上相互对置的一侧的面未从栅极布线33露出。纳米片24、纳米片25的在X方向上相互对置的一侧的面未从栅极布线34露出。因此，电源布线12形成在负载晶体管PU2与驱动晶体管PD2之间，该负载晶体管PU2与驱动晶体管PD2之间的X方向上的距离比距离d1大。电源布线13形成在负载晶体管PU1与驱动晶体管PD1之间，该负载晶体管PU1与驱动晶体管PD1之间的X方向上的距离比距离d1大。也就是说，能够在不扩大负载晶体管PU2与驱动晶体管PD2之间的X方向上的间距的情况下，容易地形成电源布线12。能够在不扩大负载晶体管PU1与驱动晶体管PD1之间的X方向上的间距的情况下，容易地形成电源布线13。这样一来，能够抑制半导体存储装置的面积增大，同时能够实现半导体存储装置的高速化。
在其他方面也能够获得与图1相同的效果。
需要说明的是，也可以形成供给电源电压VDD的电源布线来代替电源布线12、13中的任一者或这两者。在该情况下，电源布线经由局部布线和接触孔与焊盘46、49中的任一者或这两者相连。
此外，只要有电源布线12、13中的任一者即可。
(变形例2)
图7是示出第一实施方式所涉及的单端口SRAM单元的版图构造的另一例的俯视图。具体而言，图7的(a)示出单元上部，图7的(b)示出单元下部。在图7中，与图1相比，一部分局部布线的X方向上的长度变短，共享接触孔的X方向上的宽度变小。
例如，在图1的(b)中，局部布线51形成为该局部布线51的图面左端与焊盘40的图面左端对齐。相对于此，在图7的(b)中，局部布线51形成为该局部布线51的图面左端位于焊盘40的X方向上的中央附近。因此，与图1的(b)相比，在图7的(b)中，局部布线51的X方向上的长度变短。同样地，其他局部布线也形成为图面两端中的至少一端位于焊盘的图面中央附近、即位于焊盘的图面左端与图面右端之间。因此，与图1的(b)相比，在图7的(b)中，一部分局部布线的X方向上的长度变短。
在图1的(b)中，共享接触孔61形成为：其图面左端和图面右端与焊盘48的图面左端和图面右端对齐。共享接触孔62形成为：其图面左端和图面右端与焊盘47的图面左端和图面右端对齐。相对于此，在图7的(b)中，共享接触孔61形成为：其图面左端位于比焊盘47的图面左端靠图面右侧的位置上；其图面右端位于比焊盘47的图面右端靠图面左侧的位置上。共享接触孔62形成为：其图面左端位于比焊盘48的图面左端靠图面右侧的位置上；其图面右端位于比焊盘47的图面右端靠图面左侧的位置上。因此，与图1的(b)相比，在图7的(b)中，共享接触孔61、62的X方向上的宽度变短。
根据图7的版图构造，与图1相比，一部分局部布线(例如局部布线51等)在X方向上的长度变短。另外，与图1相比，共享接触孔61、62的X方向上的宽度变短。这样一来，能够减小半导体集成电路中的寄生电容，由此能够实现半导体存储装置的高速化。
在其他方面也能够获得与图1相同的效果。
(第二实施方式)
图8是示出第二实施方式所涉及的单端口SRAM单元的版图构造的例子的俯视图。具体而言，图8的(a)示出单元上部，图8的(b)示出单元下部。在图8的单端口SRAM单元中，由负载晶体管PU1、PU2以及晶体管PD11、PD12、PD21、PD22、PG11、PG12、PG21、PG22构成图4所示的单端口SRAM电路。需要说明的是，在图8中，驱动晶体管PD1、PD2以及存取晶体管PG1、PG2分别由两个晶体管构成。具体而言，由晶体管PD11、PD12构成驱动晶体管PD1。由晶体管PD21、PD22构成驱动晶体管PD2。由晶体管PG11、PG12构成存取晶体管PG1。由晶体管PG21、PG22构成存取晶体管PG2。另外，在图8的单端口SRAM单元的图面左右两侧布置有将单端口SRAM单元沿X方向反转而成的单端口SRAM单元。
如图8的(b)所示，在埋入式布线层形成有电源布线11～13。
还形成有沿X方向和Y方向扩展的纳米片21a、21b、22、23a、23b、24a、24b、25、26a、26b。纳米片21a、21b、22、23a、23b沿X方向按照纳米片21a、21b、22、23a、23b的顺序排列。纳米片24a、24b、25、26a、26b按照纳米片24a、24b、25、26a、26b的顺序排列而成。纳米片21a、24a沿Y方向排列而成。纳米片21b、24b沿Y方向排列而成。纳米片23a、26a沿Y方向排列而成。纳米片23b、26b沿Y方向排列而成。
纳米片21a、21b、22、23a、23b、24a、24b、25、26a、26b在X方向上的宽度都相同。
在图8中，纳米片21a、21b、23a、23b、24a、24b、26a、26b成为晶体管PG21、PG22、PD11、PD12、PD21、PD22、PG11、PG12各自的沟道部。
当俯视时，栅极布线31与纳米片21a、21b重叠。当俯视时，栅极布线32与纳米片22重叠。当俯视时，栅极布线33与纳米片23a、23b重叠。当俯视时，栅极布线34与纳米片24a、24b重叠。当俯视时，栅极布线35与纳米片25重叠。当俯视时，栅极布线36与纳米片26a、26b重叠。
在图8中，栅极布线31成为晶体管PG21、PG22的栅极。栅极布线32成为负载晶体管PU1的栅极。栅极布线33成为晶体管PD11、PD12的栅极。栅极布线34成为晶体管PD21、PD22的栅极。栅极布线35成为负载晶体管PU2的栅极。栅极布线36成为晶体管PG11、PG12的栅极。
栅极布线31经由桥部133与布置在该单端口SRAM单元的图面左侧的单端口SRAM单元的栅极布线31相连。栅极布线32、33经由桥部131彼此相连。栅极布线34、35经由桥部132彼此相连。栅极布线36经由桥部134与布置在该单端口SRAM单元的图面右侧的单端口SRAM单元的栅极布线36相连。
在纳米片21a的图面上侧、纳米片21a与纳米片24a之间、纳米片24a的图面下侧、纳米片21b的图面上侧、纳米片21b与纳米片24b之间、纳米片24b的图面下侧、纳米片23a的图面上侧、纳米片23a与纳米片26a之间、纳米片26a的图面下侧、纳米片23b的图面上侧、纳米片23b与纳米片26b之间以及纳米片26b的图面下侧，分别形成有掺杂了N型半导体的焊盘40a、41a、42a、40b、41b、42b、43a、44a、45a、43b、44b、45b。焊盘40a、41a构成晶体管PG21的节点。焊盘41a、42a构成晶体管PD21的节点。焊盘40b、41b构成晶体管PG22的节点。焊盘41b、42b构成晶体管PD22的节点。焊盘43a、44a构成晶体管PD11的节点。焊盘44a、45a构成晶体管PG11的节点。焊盘43b、44b构成晶体管PD12的节点。焊盘44b、45b构成晶体管PG12的节点。
根据上述布置，在图8的(b)中，各晶体管布置成相对于单元的中心点呈点对称。具体而言，负载晶体管PU1、PU2布置成相对于单元的中心点呈点对称。晶体管PD11、PD22布置成相对于单元的中心点呈点对称。晶体管PD12、PD21布置成相对于单元的中心点呈点对称。晶体管PG11、PG22布置成相对于单元的中心点呈点对称。晶体管PG12、PG21布置成相对于单元的中心点呈点对称。
局部布线51与焊盘40a、40b相连。局部布线53与焊盘43a、43b相连。局部布线54与焊盘41a、41b、48相连。局部布线55与焊盘47、44a、44b相连。局部布线56与焊盘42a、42b相连。局部布线58与焊盘45a、45b相连。
与图7相同，局部布线51～58的一部分形成为：图面两端中的至少一端位于所连接的焊盘的图面左端与图面右端之间。例如，局部布线51的图面左端位于焊盘40a的图面左端与图面右端之间。
与图7相同，共享接触孔61形成为：其图面左端位于比焊盘48的图面左端靠图面右侧的位置上；其图面右端位于比焊盘48的图面右端靠图面左侧的位置上。与图7相同，共享接触孔62形成为：其图面左端位于比焊盘47的图面左端靠图面右侧的位置上；其图面右端位于比焊盘47的图面右端靠图面左侧的位置上。
此处，纳米片21a、23a、24a、25、26a的图面左侧的面分别未被栅极布线31、33、34、35、36覆盖，而分别从栅极布线31、33、34、35、36露出。纳米片21b、22、23b、24b、26b的图面右侧的面分别未被栅极布线31、32、33、34、36覆盖，而分别从栅极布线31、32、33、34、36露出。
也就是说，纳米片22、23a的在X方向上相互对置的一侧的面分别从栅极布线32、33露出。纳米片24b、25的在X方向上相互对置的一侧的面分别从栅极布线34、35露出。
纳米片21a、24a形成在靠近图面左侧的单元边界的位置上。纳米片23b、26b形成在靠近图面右侧的单元边界的位置上。在图8的单端口SRAM单元的图面右侧布置有将单端口SRAM单元沿X方向反转而成的单端口SRAM单元。也就是说，在沿X方向排列布置的单端口SRAM单元中，纳米片21a彼此的在X方向上相互对置的一侧的面从栅极布线31露出。纳米片23b彼此的在X方向上相互对置的一侧的面从栅极布线33露出。纳米片24a彼此的在X方向上相互对置的一侧的面从栅极布线34露出。纳米片26b彼此的在X方向上相互对置的一侧的面从栅极布线36露出。
纳米片21a、23a、24a、25、26a的图面右侧的面分别被栅极布线31、33、34、35、36覆盖，而分别未从栅极布线31、33、34、35、36露出。纳米片21b、22、23b、24b、26b的图面左侧的面分别被栅极布线31、32、33、34、36覆盖，而分别未从栅极布线31、32、33、34、36露出。
也就是说，纳米片21a、21b的在X方向上相互对置的一侧的面未从栅极布线31露出。纳米片23a、23b的在X方向上相互对置的一侧的面未从栅极布线33露出。纳米片24a、24b的在X方向上相互对置的一侧的面未从栅极布线34露出。纳米片26a、26b的在X方向上相互对置的一侧的面未从栅极布线36露出。
纳米片22形成在纳米片25的图面右侧上方。也就是说，纳米片22、25的在X方向上相互对置的一侧的面分别未从栅极布线32、35露出。
在图8中，当俯视时，电源布线11形成在纳米片22与纳米片25之间。在俯视时，电源布线12形成在纳米片21a与纳米片21b之间以及纳米片24a与纳米片24b之间。在俯视时，电源布线13形成在纳米片23a与纳米片23b之间以及纳米片26a与纳米片26b之间。
根据以上构成，在沿X方向排列而成的单端口SRAM单元中，纳米片21a彼此的在X方向上相互对置的一侧的面从栅极布线31露出。纳米片23b彼此的在X方向上相互对置的一侧的面从栅极布线33露出。纳米片24a彼此的在X方向上相互对置的一侧的面从栅极布线34露出。纳米片26b彼此的在X方向上相互对置的一侧的面从栅极布线36露出。这样一来，能够分别减小晶体管PG21彼此之间的X方向上的距离d1、晶体管PD12彼此之间的X方向上的距离d1、晶体管PD21彼此之间的X方向上的距离d1、以及晶体管PG12彼此之间的X方向上的距离d1，因此能够实现半导体存储装置的小面积化。
由于供给电源电压VDD的电源布线11和供给电源电压VSS的电源布线12、13形成于埋入式布线层，因而在M1布线层能够分别减小供给电源电压VDD的布线71的X方向上的宽度和供给电源电压VSS的布线72、73的X方向上的宽度，因此能够分别扩大成为位线BL、BLB的布线75、74的X方向上的宽度。这样一来，能够实现半导体存储装置的高速化和写入特性的提高。
在俯视时，电源布线12形成在纳米片21a与纳米片21b之间以及纳米片24a与纳米片24b之间。在俯视时，电源布线13形成在纳米片23a与纳米片23b之间以及纳米片26a与纳米片26b之间。另外，纳米片21a、21b的在X方向上相互对置的一侧的面未从栅极布线31露出。纳米片23a、23b的在X方向上相互对置的一侧的面未从栅极布线33露出。纳米片24a、24b的在X方向上相互对置的一侧的面未从栅极布线34露出。纳米片26a、26b的在X方向上相互对置的一侧的面未从栅极布线36露出。因此，在俯视时，电源布线12形成在晶体管PG21与晶体管PG22之间以及晶体管PD21与晶体管PD22之间，该晶体管PG21与晶体管PG22之间以及该晶体管PD21与晶体管PD22之间的X方向上的距离比距离d1大。在俯视时，电源布线13形成在晶体管PD11与晶体管PD12之间以及晶体管PG11与晶体管PG12之间，该晶体管PD11与晶体管PD12之间以及该晶体管PG11与晶体管PG12之间的X方向上的距离比距离d1大。也就是说，能够在不扩大晶体管PG21与晶体管PG22之间的X方向上的间距以及晶体管PD21与晶体管PD22之间的X方向上的间距的情况下，容易地形成电源布线12。能够在不扩大晶体管PD11与晶体管PD12之间的X方向上的间距以及晶体管PG11与晶体管PG12之间的X方向上的间距的情况下，容易地形成电源布线13。这样一来，能够抑制半导体存储装置的面积增大。
因此，在包括使用了叉片晶体管的单端口SRAM单元的半导体存储装置中，能够抑制面积增大，同时能够实现高速化和写入特性的提高。
纳米片21a、21b、22、23a、23b、24a、24b、25、26a、26b在X方向上的宽度都相同。这样一来，能够实现半导体存储装置的纳米片的形状的均匀化，从而使得制造容易度提高。
需要说明的是，只要有布线71～73中的至少任意一条即可。这样一来，能够扩大布线74、75的X方向上的宽度，因此能够实现半导体存储装置的高速化和写入特性的提高。
另外，只要有电源布线11～13中的至少任意一条即可。
(变形例)
图9是示出第二实施方式所涉及的单端口SRAM单元的版图构造的另一例的俯视图。具体而言，图9的(a)示出单元上部，图9的(b)示出单元下部。在图9中，各纳米片的在X方向上与图8中相反一侧的面从栅极布线露出。另外，形成于埋入式布线层的电源布线的布置情况不同。
在埋入式布线层形成有沿Y方向延伸的电源布线11～14。电源布线11、14供给电源电压VDD。电源布线12、13供给电源电压VSS。
如图9的(b)所示，形成有沿X方向和Z方向延伸的栅极布线31a、31b、32、33a、33b、34a、34b、35、36a、36b。当俯视时，栅极布线31a与纳米片21a重叠。当俯视时，栅极布线31b与纳米片21b重叠。当俯视时，栅极布线33a与纳米片22、23a重叠。当俯视时，栅极布线33b与纳米片23b重叠。当俯视时，栅极布线34a与纳米片24a重叠。当俯视时，栅极布线34b与纳米片24b、25重叠。当俯视时，栅极布线36a与纳米片26a重叠。当俯视时，栅极布线36b与纳米片26b重叠。
在图9中，栅极布线31a成为晶体管PG21的栅极。栅极布线31b成为晶体管PG22的栅极。栅极布线33a成为负载晶体管PU1和晶体管PD11的栅极。栅极布线33b成为晶体管PD12的栅极。栅极布线34a成为晶体管PD21的栅极。栅极布线34b成为晶体管PD22和负载晶体管PU2的栅极。栅极布线36a成为晶体管PG11的栅极。栅极布线36b成为晶体管PG12的栅极。
栅极布线31a、31b经由桥部135彼此相连。栅极布线32、33a经由桥部131彼此相连。栅极布线33a、33b经由桥部136彼此相连。栅极布线34a、34b经由桥部137彼此相连。栅极布线34b、35经由桥部132彼此相连。栅极布线36a、36b经由桥部138彼此相连。
局部布线52经由接触孔115与电源布线14相连。局部布线57经由接触孔114与电源布线11相连。
布线76经由接触孔87与栅极布线31a相连。布线77经由接触孔88与栅极布线36b相连。
在图9中，纳米片21a、23a、24a、25、26a的图面右侧的面分别未被栅极布线31a、33a、34a、34b、36a覆盖，而分别从栅极布线31a、33a、34a、34b、36a露出。纳米片21b、22、23b、24b、26b的图面左侧的面分别未被栅极布线31b、33a、33b、34b、36b覆盖，而分别从栅极布线31b、33a、33b、34b、36b露出。
也就是说，纳米片21a、21b的在X方向上相互对置的一侧的面分别从栅极布线31a、31b露出。纳米片23a、23b的在X方向上相互对置的一侧的面分别从栅极布线33a、33b露出。纳米片24a、24b的在X方向上相互对置的一侧的面分别从栅极布线34a、34b露出。纳米片26a、26b的在X方向上相互对置的一侧的面分别从栅极布线36a、36b露出。
纳米片22形成在纳米片25的图面右侧上方。也就是说，纳米片22、25的在X方向上相互对置的一侧的面分别从栅极布线33a、34b露出。
此处，纳米片21a、23a、24a、25、26a的图面左侧的面分别被栅极布线31a、33a、34a、34b、36a覆盖，而分别未从栅极布线31a、33a、34a、34b、36a露出。纳米片21b、22、23b、24b、26b的图面右侧的面分别被栅极布线31b、33a、33b、34b、36b覆盖，而分别未从栅极布线31b、33a、33b、34b、36b露出。
也就是说，纳米片22、23a的在X方向上相互对置的一侧的面未从栅极布线33a露出。纳米片24b、25的在X方向上相互对置的一侧的面未从栅极布线34b露出。
纳米片21a、24a布置在靠近图面左侧的单元边界的位置上。纳米片23b、26b布置在靠近图面右侧的单元边界的位置上。在图9的单端口SRAM单元的图面左右方向上的两侧，布置有将该单端口SRAM单元沿X方向反转而成的单端口SRAM单元。也就是说，在沿X方向排列布置的单端口SRAM单元中，纳米片21a彼此的在X方向上相互对置的一侧的面未从栅极布线31a露出。纳米片23b彼此的在X方向上相互对置的一侧的面未从栅极布线33b露出。纳米片24a彼此的在X方向上相互对置的一侧的面未从栅极布线34a露出。纳米片26b彼此的在X方向上相互对置的一侧的面未从栅极布线36b露出。
在图9中，在俯视时，电源布线11形成在纳米片24b与纳米片25之间。在俯视时，电源布线12形成在图面左侧的单元边界处。在俯视时，电源布线13形成在图面右侧的单元边界处。在俯视时，电源布线14形成在纳米片22与纳米片23a之间。
根据图9的版图构造，纳米片21a、21b的在X方向上相互对置的一侧的面分别从栅极布线31a、31b露出。纳米片23a、23b的在X方向上相互对置的一侧的面分别从栅极布线33a、33b露出。纳米片24a、24b的在X方向上相互对置的一侧的面分别从栅极布线34a、34b露出。纳米片26a、26b的在X方向上相互对置的一侧的面分别从栅极布线36a、36b露出。这样一来，能够分别减小晶体管PG21与晶体管PG22之间的X方向上的距离d1、晶体管PD11与晶体管PD12之间的X方向上的距离d1、晶体管PD21与晶体管PD22之间的X方向上的距离d1、以及晶体管PG11与晶体管PG12之间的X方向上的距离d1，因此能够实现半导体存储装置的小面积化。
在埋入式布线层形成有供给电源电压VDD的电源布线11、14。在俯视时，电源布线11形成在纳米片24b与纳米片25之间。在俯视时，电源布线14形成在纳米片22与纳米片23a之间。另外，纳米片22、23a的在X方向上相互对置的一侧的面未从栅极布线33a露出。纳米片24b、25的相互对置的一侧的面未从栅极布线34b露出。因此，在俯视时，电源布线11形成在晶体管PD22与负载晶体管PU2之间，该晶体管PD22与负载晶体管PU2之间的X方向上的距离比距离d1大。在俯视时，电源布线14形成在负载晶体管PU1与晶体管PD11之间，该负载晶体管PU1与晶体管PD11之间的X方向上的距离比距离d1大。也就是说，能够在不扩大晶体管PD22与负载晶体管PU2之间的X方向上的间距的情况下，容易地形成电源布线11。能够在不扩大负载晶体管PU1与晶体管PD11之间的X方向上的间距的情况下，容易地形成电源布线14。这样一来，能够抑制半导体存储装置的面积增大，同时能够实现半导体存储装置的高速化。
在埋入式布线层形成有供给电源电压VSS的电源布线12、13。在俯视时，电源布线12、13分别形成在图面左侧的单元边界和图面右侧的单元边界处。另外，在沿X方向排列布置的单端口SRAM单元中，纳米片21a彼此的在X方向上相互对置的一侧的面未从栅极布线31a露出。纳米片23b彼此的在X方向上相互对置的一侧的面未从栅极布线33b露出。纳米片24a彼此的在X方向上相互对置的一侧的面未从栅极布线34a露出。纳米片26b彼此的在X方向上相互对置的一侧的面未从栅极布线36b露出。因此，在俯视时，电源布线12形成在晶体管PG21彼此之间以及晶体管PD21彼此之间，该晶体管PG21彼此之间以及该晶体管PD21彼此之间的距离比距离d1大。在俯视时，电源布线13形成在晶体管PD12彼此之间以及晶体管PG12彼此之间，该晶体管PD12彼此之间以及该晶体管PG12彼此之间的距离比距离d1大。也就是说，能够在不扩大晶体管PG21彼此之间的X方向上的间距以及晶体管PD21彼此之间的X方向上的间距的情况下，容易地形成电源布线12。能够在不扩大晶体管PD12彼此之间的X方向上的间距以及晶体管PG12彼此之间的X方向上的间距的情况下，容易地形成电源布线13。这样一来，能够抑制半导体存储装置的面积增大，同时能够实现半导体存储装置的高速化。
在其他方面也能够获得与图8相同的效果。
需要说明的是，只要有电源布线11～14中的至少一条即可。
(第三实施方式)
图10是示出第三实施方式所涉及的单端口SRAM单元的版图构造的例子的俯视图。具体而言，图10的(a)示出单元上部，图10的(b)示出单元下部。在图10的单端口SRAM单元中，由负载晶体管PU1、PU2以及晶体管PD11、PD12、PD13、PD21、PD22、PD23、PG11、PG12、PG13、PG21、PG22、PG23构成图4所示的单端口SRAM电路。需要说明的是，在图10中，驱动晶体管PD1、PD2以及存取晶体管PG1、PG2分别由三个晶体管构成。具体而言，由晶体管PD11、PD12、PD13构成驱动晶体管PD1。由晶体管PD21、PD22、PD23构成驱动晶体管PD2。由晶体管PG11、PG12、PG13构成存取晶体管PG1。由晶体管PG21、PG22、PG23构成存取晶体管PG2。另外，在图10的单端口SRAM单元的图面左右两侧，布置有将单端口SRAM单元沿X方向反转而成的单端口SRAM单元。
如图10的(b)所示，在埋入式布线层形成有沿Y方向延伸的电源布线11～13、15、16。电源布线11供给电源电压VDD。电源布线12、13、15、16供给电源电压VSS。
还形成有沿X方向和Y方向扩展的纳米片21a～21c、22、23a～23c、24a～24c、25、26a～26c。纳米片21a～21c、22、23a～23c按照纳米片21a、21b、21c、22、23a、23b、23c的顺序沿X方向排列而成。纳米片24a～24c、25、26a～26c按照纳米片24a、24b、24c、25、26a、26b、26c的顺序沿X方向排列而成。纳米片21a、21b、21c、23a、23b、23c分别与纳米片24a、24b、24c、26a、26b、26c沿Y方向排列而成。
在图10中，纳米片21a～21c、22、23a～23c、24a～24c、25、26a～26c在X方向上的宽度都相同。
在图10中，纳米片21a、21b、21c、23a、23b、23c、24a、24b、24c、26a、26b、26c成为晶体管PG21、PG22、PG23、PD11、PD12、PD13、PD21、PD22、PD23、PG11、PG12、PG13各自的沟道部。
在俯视时，栅极布线31a与纳米片21a重叠。在俯视时，栅极布线31b与纳米片21b、21c重叠。在俯视时，栅极布线32与纳米片22重叠。在俯视时，栅极布线33a与纳米片23a、23b重叠。在俯视时，栅极布线33b与纳米片23c重叠。在俯视时，栅极布线34a与纳米片24a重叠。在俯视时，栅极布线34b与纳米片24b、24c重叠。在俯视时，栅极布线35与纳米片25重叠。在俯视时，栅极布线36a与纳米片26a、26b重叠。在俯视时，栅极布线36b与纳米片26c重叠。
在图10中，栅极布线31a成为晶体管PG21的栅极。栅极布线31b成为晶体管PG22、PG23的栅极。栅极布线32成为负载晶体管PU1的栅极。栅极布线33b成为晶体管PD11、PD12的栅极。栅极布线33b成为晶体管PD13的栅极。栅极布线34a成为晶体管PD21的栅极。栅极布线34b成为晶体管PD22、PD23的栅极。栅极布线35成为晶体管PU2的栅极。栅极布线36a成为晶体管PG11、PG12的栅极。栅极布线36b成为晶体管PG13的栅极。
栅极布线31a、31b经由桥部135彼此相连。栅极布线32、33a经由桥部131彼此相连。栅极布线33a、33b经由桥部136彼此相连。栅极布线34a、34b经由桥部137彼此相连。栅极布线34b、35经由桥部132彼此相连。栅极布线36a、36b经由桥部138彼此相连。
在纳米片21c的图面上侧、纳米片21c与纳米片24c之间、纳米片24c的图面下侧、纳米片23c的图面上侧、纳米片23c与纳米片26c之间以及纳米片26c的图面下侧，分别形成有掺杂了N型半导体的焊盘40c、41c、42c、43c、44c、45c。焊盘40c、41c构成晶体管PG23的节点。焊盘41c、42c构成晶体管PD23的节点。焊盘43c、44c构成晶体管PD13的节点。焊盘44c、45c构成晶体管PG13的节点。
根据上述布置，在图10的(b)中，各晶体管布置成相对于单元的中心点呈点对称。具体而言，负载晶体管PU1、PU2布置成相对于单元的中心点呈点对称。晶体管PD11、PD23布置成相对于单元的中心点呈点对称。晶体管PD12、PD22布置成相对于单元的中心点呈点对称。晶体管PD13、PD21布置成相对于单元的中心点呈点对称。晶体管PG11、PG23布置成相对于单元的中心点呈点对称。晶体管PG12、PG22布置成相对于单元的中心点呈点对称。晶体管PG13、PG21布置成相对于单元的中心点呈点对称。
局部布线51与焊盘40a、40b、40c相连。局部布线53与焊盘43a、43b、43c相连。局部布线54与焊盘41a、41b、41c、48相连。局部布线55与焊盘47、44a、44b、44c相连。局部布线56与焊盘42a、42b、42c相连。局部布线58与焊盘45a、45b、45c相连。
局部布线53经由接触孔116与电源布线16相连。局部布线56经由接触孔117与电源布线15相连。
与图7相同，局部布线51～58的一部分形成为图面两端中的至少一端位于所连接的焊盘的图面左端与图面右端之间。例如，局部布线51的图面左端位于焊盘40a的图面左端与图面右端之间。
与图7相同，共享接触孔61形成为：其图面左端位于比焊盘48的图面左端靠图面右侧的位置上；其图面右端位于比焊盘48的图面右端靠图面左侧的位置上。与图7相同，共享接触孔62形成为：其图面左端位于比焊盘47的图面左端靠图面右侧的位置上；其图面右端位于比焊盘47的图面右端靠图面左侧的位置上。
此处，纳米片21b、23a、23c、24b、25、26a、26c的图面左侧的面分别未被栅极布线31b、33a、33b、34b、35、36a、36b覆盖，而分别从栅极布线31b、33a、33b、34b、35、36a、36b露出。纳米片21a、21c、22、23b、24a、24c、26b的图面右侧的面分别未被栅极布线31a、31b、32、33a、34a、34b、36a覆盖，而分别从栅极布线31a、31b、32、33a、34a、34b、36a露出。
也就是说，纳米片21a、21b的在X方向上相互对置的一侧的面分别从栅极布线31a、31b露出。纳米片22、23a的在X方向上相互对置的一侧的面分别从栅极布线32、33a露出。纳米片23b、23c的在X方向上相互对置的一侧的面分别从栅极布线33a、33b露出。纳米片24a、24b的在X方向上相互对置的一侧的面分别从栅极布线34a、34b露出。纳米片24c、25的在X方向上相互对置的一侧的面分别从栅极布线34b、35露出。纳米片26b、26c的在X方向上相互对置的一侧的面分别从栅极布线36a、36b露出。
纳米片21b、23a、23c、24b、25、26a、26c的图面右侧的面分别被栅极布线31b、33a、33b、34b、35、36a、36b覆盖，而分别未从栅极布线31b、33a、33b、34b、35、36a、36b露出。纳米片21a、21c、22、23b、24a、24c、26b的图面左侧的面分别被栅极布线31a、31b、32、33a、34a、34b、36a覆盖，而分别未从栅极布线31a、31b、32、33a、34a、34b、36a露出。
也就是说，纳米片21b、21c的在X方向上相互对置的一侧的面未从栅极布线31b露出。纳米片23a、23b的在X方向上相互对置的一侧的面未从栅极布线33a露出。纳米片24b、24c的在X方向上相互对置的一侧的面未从栅极布线34b露出。纳米片26a、26b的在X方向上相互对置的一侧的面未从栅极布线36a露出。
纳米片22形成在纳米片25的图面右侧上方。也就是说，纳米片22、25的在X方向上相互对置的一侧的面分别未从栅极布线32、35露出。
纳米片21a、24a形成在靠近图面左侧的单元边界的位置上。纳米片23c、26c形成在靠近图面右侧的单元边界的位置上。在图10的单端口SRAM单元的图面左右两侧，布置有将单端口SRAM单元沿X方向反转而成的单端口SRAM单元。也就是说，在沿X方向排列布置的单端口SRAM单元中，纳米片21a彼此的在X方向上相互对置的一侧的面未从栅极布线31a露出。纳米片23c彼此的在X方向上相互对置的一侧的面未从栅极布线33b露出。纳米片24a彼此的在X方向上相互对置的一侧的面未从栅极布线34a露出。纳米片26c彼此的在X方向上相互对置的一侧的面未从栅极布线36b露出。
在图10中，在俯视时，电源布线11形成在纳米片22与纳米片25之间。在俯视时，电源布线12形成在纳米片21b与纳米片21c之间以及纳米片24b与纳米片24c之间。在俯视时，电源布线13形成在纳米片23a与纳米片23b之间以及纳米片26a与纳米片26b之间。在俯视时，电源布线15形成在图面左侧的单元边界处。在俯视时，电源布线16形成在图面右侧的单元边界处。
根据以上构成，纳米片21a、21b的在X方向上相互对置的一侧的面分别从栅极布线31a、31b露出。纳米片23b、23c的在X方向上相互对置的一侧的面分别从栅极布线33a、33b露出。纳米片24a、24b的在X方向上相互对置的一侧的面分别从栅极布线34a、34b露出。纳米片26b、26c的在X方向上相互对置的一侧的面分别从栅极布线36a、36b露出。这样一来，能够分别减小晶体管PG21与晶体管PG22之间的X方向上的距离d1、晶体管PD12与晶体管PD13之间的X方向上的距离d1、晶体管PD21与晶体管PD22之间的X方向上的距离d1、以及晶体管PG12与晶体管PG13之间的X方向上的距离d1，因此能够实现半导体存储装置的小面积化。
通过将供给电源电压VDD的电源布线11和供给电源电压VSS的电源布线12、13、15、16形成于埋入式布线层，从而在M1布线层中，能够减小供给电源电压VDD的布线71的X方向上的宽度、以及供给电源电压VSS的布线72、73的X方向上的宽度。这样一来，能够分别扩大成为位线BL、BLB的布线75、74的X方向上的宽度，因此能够实现半导体存储装置的高速化和写入特性的提高。
在俯视时，电源布线15、16分别形成在图面左侧的单元边界和图面右侧的单元边界处。另外，在沿X方向排列布置的单端口SRAM单元中，纳米片21a彼此的在X方向上相互对置的一侧的面未从栅极布线31a露出。纳米片23c彼此的在X方向上相互对置的一侧的面未从栅极布线33b露出。纳米片24a彼此的在X方向上相互对置的一侧的面未从栅极布线34a露出。纳米片26c彼此的在X方向上相互对置的一侧的面未从栅极布线36b露出。因此，在俯视时，电源布线15形成在晶体管PG21彼此之间以及晶体管PD21彼此之间，该晶体管PG21彼此之间以及该晶体管PD21彼此之间的X方向上的距离比距离d1大。在俯视时，电源布线16形成在晶体管PD13彼此之间以及晶体管PG13彼此之间，该晶体管PD13彼此之间以及该晶体管PG13彼此之间的X方向上的距离比距离d1大。也就是说，能够在不扩大晶体管PG21彼此之间的X方向上的间距以及晶体管PD21彼此之间的X方向上的间距的情况下，容易地形成电源布线15。能够在不扩大晶体管PD13彼此之间的X方向上的间距以及晶体管PG13彼此之间的X方向上的间距的情况下，容易地形成电源布线13。这样一来，能够抑制半导体存储装置的面积增大。
因此，在包括使用了叉片晶体管的单端口SRAM单元的半导体存储装置中，能够抑制面积增大，同时能够实现高速化和写入特性的提高。
需要说明的是，可以省略电源布线11～13、15、16中的部分布线，至少有其中一条电源布线即可。
(变形例1)
图11是示出第三实施方式所涉及的单端口SRAM单元的版图构造的另一例的俯视图。具体而言，图11的(a)示出单元上部，图11的(b)示出单元下部。在图11中，各纳米片的在X方向上与图10中相反一侧的面从栅极布线露出。另外，形成于埋入式布线层的布线的布置情况不同。
在埋入式布线层形成有电源布线11～14。电源布线11、14供给电源电压VDD。电源布线12、13供给电源电压VSS。
如图11的(b)所示，形成有栅极布线31a、31b、32、33a、33b、34a、34b、35、36a、36b。在俯视时，栅极布线31a与纳米片21a、21b重叠。在俯视时，栅极布线31b与纳米片21c重叠。在俯视时，栅极布线33a与纳米片22、23a重叠。在俯视时，栅极布线33b与纳米片23b、23c重叠。在俯视时，栅极布线34a与纳米片24a、24b重叠。在俯视时，栅极布线34b与纳米片24c、25重叠。在俯视时，栅极布线36a与纳米片26a重叠。在俯视时，栅极布线36b与纳米片26b、26c重叠。
在图11中，栅极布线31a成为晶体管PG21、PG22的栅极。栅极布线31b成为晶体管PG23的栅极。栅极布线33a成为负载晶体管PU1和晶体管PD11的栅极。栅极布线33b成为晶体管PD12、PD13的栅极。栅极布线34a成为晶体管PD21、PD22的栅极。栅极布线34b成为晶体管PD23和负载晶体管PU2的栅极。栅极布线36a成为晶体管PG11的栅极。栅极布线36b成为晶体管PG12、PG13的栅极。
栅极布线31a经由桥部133与布置在该单端口SRAM单元的图面左侧的单端口SRAM单元的栅极布线31a相连。栅极布线31a、31b经由桥部135彼此相连。栅极布线32、33a经由桥部131彼此相连。栅极布线33a、33b经由桥部136彼此相连。栅极布线34a、34b经由桥部137彼此相连。栅极布线34b、35经由桥部132彼此相连。栅极布线36a、36b经由桥部138彼此相连。栅极布线36b经由桥部134与布置在该单端口SRAM单元的图面右侧的单端口SRAM单元的栅极布线36b相连。
布线76经由接触孔87和桥部133与栅极布线31a相连。布线77经由接触孔88和桥部134与栅极布线36b相连。
在图11中，纳米片21b、23a、23c、24b、25、26a、26c的图面右侧的面分别未被栅极布线31a、33a、33b、34a、34b、36a、36b覆盖，而分别从栅极布线31a、33a、33b、34a、34b、36a、36b露出。纳米片21a、21c、22、23b、24a、24c、26b的图面左侧的面分别未被栅极布线31a、31b、33a、33b、34a、34b、36b覆盖，而分别从栅极布线31a、31b、33a、33b、34a、34b、36b露出。
也就是说，纳米片21b、21c的在X方向上相互对置的一侧的面分别从栅极布线31a、31b露出。纳米片23a、23b的在X方向上相互对置的一侧的面分别从栅极布线33a、33b露出。纳米片24b、24c的在X方向上相互对置的一侧的面分别从栅极布线34a、34b露出。纳米片26a、26b的在X方向上相互对置的一侧的面分别从栅极布线36a、36b露出。
纳米片22形成在纳米片25的图面右侧上方。也就是说，纳米片22、25的在X方向上相互对置的一侧的面分别从栅极布线33a、34b露出。
纳米片21a、24a布置在靠近图面左侧的单元边界的位置上。纳米片23c、26c布置在靠近图面右侧的单元边界的位置上。在图11的单端口SRAM单元的图面左右两侧，布置有将单端口SRAM单元沿X方向反转而成的单端口SRAM单元。也就是说，在沿X方向排列布置的单端口SRAM单元中，纳米片21a彼此的在X方向上相互对置的一侧的面从栅极布线31a露出。纳米片23c彼此的在X方向上相互对置的一侧的面从栅极布线33b露出。纳米片24a彼此的在X方向上相互对置的一侧的面从栅极布线34a露出。纳米片26c彼此的在X方向上相互对置的一侧的面从栅极布线36b露出。
纳米片21b、23a、23c、24b、25、26a、26c的图面左侧的面分别被栅极布线31a、33a、33b、34a、34b、36a、36b覆盖，而分别未从栅极布线31a、33a、33b、34a、34b、36a、36b露出。纳米片21a、21c、22、23b、24a、24c、26b的图面右侧的面分别被栅极布线31a、31b、33a、33b、34a、34b、36b覆盖，而分别未从栅极布线31a、31b、33a、33b、34a、34b、36b露出。
也就是说，纳米片21a、21b的在X方向上相互对置的一侧的面未从栅极布线31a露出。纳米片22、23a的在X方向上相互对置的一侧的面未从栅极布线33a露出。纳米片23b、23c的在X方向上相互对置的一侧的面未从栅极布线33b露出。纳米片24a、24b的在X方向上相互对置的一侧的面未从栅极布线34a露出。纳米片24c、25的在X方向上相互对置的一侧的面未从栅极布线34b露出。纳米片26b、26c的在X方向上相互对置的一侧的面未从栅极布线36b露出。
在图11中，在俯视时，电源布线12形成在纳米片21a与纳米片21b之间以及纳米片24a与纳米片24b之间。在俯视时，电源布线11形成在纳米片24c与纳米片25之间。在俯视时，电源布线14形成在纳米片22与纳米片23a之间。在俯视时，电源布线13形成在纳米片23b与纳米片23c之间以及纳米片26b与纳米片26c之间。
根据图11的版图构造，在沿X方向排列布置的单端口SRAM单元中，纳米片21a彼此的在X方向上相互对置的一侧的面从栅极布线31a露出。纳米片23c彼此的在X方向上相互对置的一侧的面从栅极布线33b露出。纳米片24a彼此的在X方向上相互对置的一侧的面从栅极布线34a露出。纳米片26c彼此的在X方向上相互对置的一侧的面从栅极布线36b露出。这样一来，能够分别减小晶体管PG21彼此之间的X方向上的距离d1、晶体管PD13彼此之间的X方向上的距离d1、晶体管PD21彼此之间的X方向上的距离d1、以及晶体管PG13彼此之间的X方向上的距离d1，因此能够实现半导体存储装置的小面积化。
在埋入式布线层形成有供给电源电压VSS的电源布线12、13。在俯视时，电源布线12形成在纳米片21a与纳米片21b之间以及纳米片24a与纳米片24b之间。在俯视时，电源布线13形成在纳米片23b与纳米片23c之间以及纳米片26b与纳米片26c之间。另外，纳米片21a、21b的在X方向上相互对置的一侧的面未从栅极布线31a露出。纳米片22、23a的在X方向上相互对置的一侧的面未从栅极布线33a露出。纳米片23b、23c的在X方向上相互对置的一侧的面未从栅极布线33b露出。纳米片24a、24b的在X方向上相互对置的一侧的面未从栅极布线34a露出。纳米片24c、25的在X方向上相互对置的一侧的面未从栅极布线34b露出。纳米片26b、26c的在X方向上相互对置的一侧的面未从栅极布线36b露出。因此，在俯视时，电源布线12形成在晶体管PG21与晶体管PG22之间以及晶体管PD21与晶体管PD22之间，该晶体管PG21与晶体管PG22之间以及该晶体管PD21与晶体管PD22之间的X方向上的距离比距离d1大。在俯视时，电源布线13形成在晶体管PD12与晶体管PD13之间以及晶体管PG12与晶体管PG13之间，该晶体管PD12与晶体管PD13之间以及该晶体管PG12与晶体管PG13之间的X方向上的距离比距离d1大。也就是说，能够在不扩大晶体管PG21与晶体管PG22之间的X方向上的间距以及晶体管PD21与晶体管PD22之间的X方向上的间距的情况下，容易地形成电源布线12。能够在不扩大晶体管PD12与晶体管PD13之间的X方向上的间距以及晶体管PG12与晶体管PG13之间的X方向上的间距的情况下，容易地形成电源布线13。这样一来，能够抑制半导体存储装置的面积增大，同时能够实现半导体存储装置的高速化。
在其他方面也能够获得与图10相同的效果。
(变形例2)
图12是示出第三实施方式所涉及的单端口SRAM单元的版图构造的另一例的俯视图。具体而言，图12的(a)示出单元上部，图12的(b)示出单元下部。与图10相比，在图12中，存取晶体管PG1、PG2分别由两个晶体管构成。
在图12中，省略了图10中的纳米片21c、26a及焊盘40c、45a。也就是说，由晶体管PG21、PG22构成存取晶体管PG2。由晶体管PG12、PG13构成存取晶体管PG1。
通过图12的版图构造，能够获得与图10相同的效果。
(变形例3)
图13是示出第三实施方式所涉及的单端口SRAM单元的版图构造的另一例的俯视图。具体而言，图13的(a)示出单元上部，图13的(b)示出单元下部。与图11相比，在图13中，存取晶体管PG1、PG2分别由两个晶体管构成。另外，栅极布线31a与栅极布线31b未连接。栅极布线36a与栅极布线36b未连接。
在图13中，省略了图11中的纳米片21c、26a及焊盘40c、45a。也就是说，由晶体管PG21、PG22构成存取晶体管PG2。由晶体管PG12、PG13构成存取晶体管PG1。
还省略了图11的桥部135、138。也就是说，栅极布线31a与栅极布线31b未连接。栅极布线36a与栅极布线36b未连接。
根据图13的版图构造，栅极布线31a与栅极布线31b未连接。栅极布线36a与栅极布线36b未连接。这样一来，能够使没有作为晶体管的一部分发挥作用的栅极布线31b、31a与构成于单端口SRAM单元的电路断开，因此能够抑制字线的负载电容。
在其他方面能够获得与图11的版图构造相同的效果。
需要说明的是，在上述各实施方式及变形例中，各晶体管分别包括三片纳米片，但晶体管的一部分或全部晶体管也可以包括一片、二片或四片以上的纳米片。
在上述各实施方式中，纳米片的剖面形状为长方形，但并不限于此。例如，也可以为正方形、圆形、椭圆形等。
-产业实用性-
在本公开中，在使用了叉片晶体管的单端口SRAM单元的版图构造中，能够抑制半导体存储装置的面积增大，同时能够实现半导体存储装置的高速化和写入特性的提高。
-符号说明-
11～16 电源布线
21～26、21a～21c、23a～23c、24a～24c、26a～26c 纳米片
31～36、31a、31b、33a、33b、34a、34b、36a、36b 栅极布线
40～49、40a～46a、40b～46b、40c～46c 焊盘
51～58 局部布线
61、62 共享接触孔
71～77、91～93 布线
PU1、PU2 负载晶体管
PD1、PD2 驱动晶体管
PG1、PG2 存取晶体管
PG11～PG13、PG21～PG23、PD11～PD13、PD21～PD23 晶体管
BL、BLB 位线
WL 字线

Claims (20)

1.一种半导体存储装置，其包括单端口SRAM单元，其特征在于：
所述单端口SRAM单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管以及第六晶体管，
所述第一晶体管的一节点与供给第一电压的第一电源相连，另一节点与第一节点相连，栅极与第二节点相连，
所述第二晶体管的一节点与所述第一电源相连，另一节点与所述第二节点相连，栅极与所述第一节点相连，
所述第三晶体管的一节点与所述第一节点相连，另一节点与供给第二电压的第二电源相连，栅极与所述第二节点相连，所述第二电压与所述第一电压不同，
所述第四晶体管的一节点与所述第二节点相连，另一节点与所述第二电源相连，栅极与所述第一节点相连，
所述第五晶体管的一节点与第一位线相连，另一节点与所述第一节点相连，栅极与字线相连，
所述第六晶体管的一节点与第二位线相连，另一节点与所述第二节点相连，栅极与所述字线相连，所述第二位线与所述第一位线构成互补位线对，
所述第一晶体管包括第一纳米片和第一栅极布线，所述第二晶体管包括第二纳米片和第二栅极布线，所述第三晶体管包括第三纳米片和第三栅极布线，所述第四晶体管包括第四纳米片和第四栅极布线，所述第五晶体管包括第五纳米片和第五栅极布线，所述第六晶体管包括第六纳米片和第六栅极布线，
所述第一纳米片～所述第六纳米片沿第一方向延伸，
所述第一栅极布线包围所述第一纳米片的、第二方向和第三方向上的外周，所述第二栅极布线包围所述第二纳米片的、第二方向和第三方向上的外周，所述第三栅极布线包围所述第三纳米片的、第二方向和第三方向上的外周，所述第四栅极布线包围所述第四纳米片的、第二方向和第三方向上的外周，所述第五栅极布线包围所述第五纳米片的、第二方向和第三方向上的外周，所述第六栅极布线包围所述第六纳米片的、第二方向和第三方向上的外周，所述第二方向垂直于所述第一方向，所述第三方向垂直于所述第一方向和所述第二方向，
所述第一纳米片、所述第三纳米片以及所述第六纳米片沿所述第二方向按照所述第六纳米片、所述第一纳米片、所述第三纳米片的顺序排列而成，
所述第二纳米片、所述第四纳米片以及所述第五纳米片沿所述第二方向按照所述第四纳米片、所述第二纳米片、所述第五纳米片的顺序排列而成，
所述第一纳米片的、所述第二方向上的任一侧的面从所述第一栅极布线露出，所述第二纳米片的、所述第二方向上的任一侧的面从所述第二栅极布线露出，所述第三纳米片的、所述第二方向上的任一侧的面从所述第三栅极布线露出，所述第四纳米片的、所述第二方向上的任一侧的面从所述第四栅极布线露出，所述第五纳米片的、所述第二方向上的任一侧的面从所述第五栅极布线露出，所述第六纳米片的、所述第二方向上的任一侧的面从所述第六栅极布线露出，
在比所述第一晶体管～所述第六晶体管靠下的下层形成有第一电源布线，当俯视时所述第一电源布线在所述第一纳米片与所述第二纳米片之间沿所述第一方向延伸，并且供给所述第一电压，
所述第一纳米片的在所述第二方向上与第一侧相反的一侧即第二侧的面从所述第一栅极布线露出，所述第一电源布线形成在所述第一纳米片的所述第一侧，
所述第二纳米片的在所述第二方向上与所述第二侧相反的一侧即所述第一侧的面从所述第二栅极布线露出，所述第一电源布线形成在所述第二纳米片的所述第二侧。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述单端口SRAM单元还包括第一布线和第二布线，
所述第一布线沿所述第一方向延伸，成为所述第一位线，
所述第二布线沿所述第一方向延伸，成为所述第二位线，
所述第一布线和所述第二布线形成于同一个第一布线层，该第一布线层是比所述第一晶体管～所述第六晶体管靠上的上层，
所述第一布线和所述第二布线中的至少一者的、所述第二方向上的宽度，比形成于所述第一布线层的布线中所述第二方向上的宽度为最小的布线宽。
3.根据权利要求1所述的半导体存储装置，其特征在于：
所述单端口SRAM单元还包括第三布线、第四布线以及第五布线，
所述第三布线沿所述第二方向延伸，供给所述第二电压，
所述第四布线沿所述第二方向延伸，供给所述第二电压，
所述第五布线沿所述第二方向延伸，成为所述字线，
所述第三布线～所述第五布线形成于第二布线层，该第二布线层是比所述第一晶体管～所述第六晶体管靠上的上层，
在俯视时，所述第五布线形成在所述第三布线与所述第四布线之间。
4.根据权利要求1所述的半导体存储装置，其特征在于：
所述单端口SRAM单元还包括第二电源布线和第三电源布线，
所述第二电源布线在比所述第一晶体管～所述第六晶体管靠下的下层，在俯视时在所述第四纳米片的所述第一侧沿所述第一方向延伸，并且供给所述第二电压，
所述第三电源布线在比所述第一晶体管～所述第六晶体管靠下的下层，在俯视时在所述第三纳米片的所述第二侧沿所述第一方向延伸，并且供给所述第二电压，
所述第三纳米片的、所述第一侧的面从所述第三栅极布线露出，
所述第四纳米片的、所述第二侧的面从所述第四栅极布线露出。
5.根据权利要求4所述的半导体存储装置，其特征在于：
在俯视时，所述第二电源布线形成在所述单端口SRAM单元的、所述第一侧的单元边界，
在俯视时，所述第三电源布线形成在所述单端口SRAM单元的、所述第二侧的单元边界，
所述第四纳米片和所述第六纳米片形成在靠近所述单端口SRAM单元的、所述第一侧的单元边界的位置上，
所述第三纳米片和所述第五纳米片形成在靠近所述单端口SRAM单元的、所述第二侧的单元边界的位置上，
所述第五纳米片的、所述第一侧的面从所述第五栅极布线露出，
所述第六纳米片的、所述第二侧的面从所述第六栅极布线露出。
6.根据权利要求5所述的半导体存储装置，其特征在于：
所述单端口SRAM单元包括局部布线，所述局部布线沿所述第二方向延伸，并与所述第一晶体管～所述第六晶体管中的任一晶体管的节点相连，
所述局部布线的、所述第二方向上的端部位于所连接的所述节点的两端之间。
7.根据权利要求4所述的半导体存储装置，其特征在于：
所述第三晶体管还包括第七纳米片，所述第四晶体管还包括第八纳米片，所述第五晶体管还包括第九纳米片，所述第六晶体管还包括第十纳米片，所述第七纳米片～所述第十纳米片沿所述第一方向延伸，
所述第三栅极布线包围所述第七纳米片的、所述第二方向和所述第三方向上的外周，所述第四栅极布线包围所述第八纳米片的、所述第二方向和所述第三方向上的外周，所述第五栅极布线包围所述第九纳米片的、所述第二方向和所述第三方向上的外周，所述第六栅极布线包围所述第十纳米片的、所述第二方向和所述第三方向上的外周，
所述第一纳米片、所述第三纳米片、所述第六纳米片、所述第七纳米片以及所述第十纳米片沿所述第二方向按照所述第十纳米片、所述第六纳米片、所述第一纳米片、所述第三纳米片、所述第七纳米片的顺序排列而成，
所述第二纳米片、所述第四纳米片、所述第五纳米片、所述第八纳米片以及所述第九纳米片沿所述第二方向按照所述第八纳米片、所述第四纳米片、所述第二纳米片、所述第五纳米片、所述第九纳米片的顺序排列而成，
在俯视时，所述第二电源布线形成在所述第六纳米片与所述第十纳米片之间以及所述第四纳米片与所述第八纳米片之间，
在俯视时，所述第三电源布线形成在所述第三纳米片与所述第七纳米片之间以及所述第五纳米片与所述第九纳米片之间，
所述第五纳米片的、所述第一侧的面从所述第五栅极布线露出，所述第八纳米片的、所述第一侧的面从所述第四栅极布线露出，所述第十纳米片的、所述第一侧的面从所述第六栅极布线露出，
所述第六纳米片的、所述第二侧的面从所述第六栅极布线露出，所述第七纳米片的、所述第二侧的面从所述第三栅极布线露出，所述第九纳米片的、所述第二侧的面从所述第五栅极布线露出。
8.根据权利要求7所述的半导体存储装置，其特征在于：
所述单端口SRAM单元还包括第四电源布线和第五电源布线，
所述第四电源布线在比所述第一晶体管～所述第六晶体管靠下的下层，在所述单端口SRAM单元的、所述第一侧的单元边界，沿所述第一方向延伸，并且供给所述第二电压，
所述第五电源布线在比所述第一晶体管～所述第六晶体管靠下的下层，在所述单端口SRAM单元的、所述第二侧的单元边界，沿所述第一方向延伸，并且供给所述第二电压，
所述第三晶体管还包括第十一纳米片，所述第四晶体管还包括第十二纳米片，所述第五晶体管还包括第十三纳米片，所述第六晶体管还包括第十四纳米片，所述第十一纳米片～所述第十四纳米片沿所述第一方向延伸，
所述第三栅极布线包围所述第十一纳米片的、所述第二方向和所述第三方向上的外周，所述第四栅极布线包围所述第十二纳米片的、所述第二方向和所述第三方向上的外周，所述第五栅极布线包围所述第十三纳米片的、所述第二方向和所述第三方向上的外周，所述第六栅极布线包围所述第十四纳米片的、所述第二方向和所述第三方向上的外周，
所述第一纳米片、所述第三纳米片、所述第六纳米片、所述第七纳米片、所述第十纳米片、所述第十一纳米片以及所述第十四纳米片沿所述第二方向按照所述第十四纳米片、所述第十纳米片、所述第六纳米片、所述第一纳米片、所述第三纳米片、所述第七纳米片、所述第十一纳米片的顺序排列而成，
所述第二纳米片、所述第四纳米片、所述第五纳米片、所述第八纳米片、所述第九纳米片、所述第十二纳米片以及所述第十三纳米片沿所述第二方向按照所述第十二纳米片、所述第八纳米片、所述第四纳米片、所述第二纳米片、所述第五纳米片、所述第九纳米片、所述第十三纳米片的顺序排列而成，
所述第十二纳米片形成在靠近所述单端口SRAM单元的、所述第一侧的单元边界的位置上，并且所述第二侧的面从所述第四栅极布线露出，所述第十四纳米片形成在靠近所述单端口SRAM单元的、所述第一侧的单元边界的位置上，并且所述第二侧的面从所述第六栅极布线露出，
所述第十一纳米片形成在靠近所述单端口SRAM单元的、所述第二侧的单元边界的位置上，并且所述第一侧的面从所述第三栅极布线露出，所述第十三纳米片形成在靠近所述单端口SRAM单元的、所述第二侧的单元边界的位置上，并且所述第一侧的面从所述第五栅极布线露出。
9.根据权利要求4所述的半导体存储装置，其特征在于：
所述第三晶体管还包括沿所述第一方向延伸的第七纳米片和第八纳米片，
所述第四晶体管还包括沿所述第一方向延伸的第九纳米片和第十纳米片，
所述第五晶体管还包括沿所述第一方向延伸的第十一纳米片，
所述第六晶体管还包括沿所述第一方向延伸的第十二纳米片，
所述第三栅极布线包围所述第七纳米片的所述第二方向和所述第三方向上的外周以及所述第八纳米片的所述第二方向和所述第三方向上的外周，
所述第四栅极布线包围所述第九纳米片的所述第二方向和所述第三方向上的外周以及所述第十纳米片的所述第二方向和所述第三方向上的外周，
所述第五栅极布线包围所述第十一纳米片的所述第二方向和所述第三方向上的外周，
所述第六栅极布线包围所述第十二纳米片的所述第二方向和所述第三方向上的外周，
所述第一纳米片、所述第三纳米片、所述第六纳米片、所述第七纳米片、所述第八纳米片以及所述第十二纳米片沿所述第二方向按照所述第十二纳米片、所述第六纳米片、所述第一纳米片、所述第三纳米片、所述第七纳米片、所述第八纳米片的顺序排列而成，
所述第二纳米片、所述第四纳米片、所述第五纳米片、所述第九纳米片、所述第十纳米片以及所述第十一纳米片沿所述第二方向按照所述第十纳米片、所述第九纳米片、所述第四纳米片、所述第二纳米片、所述第五纳米片、所述第十一纳米片的顺序排列而成，
在俯视时，所述第二电源布线形成在所述第四纳米片与所述第九纳米片之间，
在俯视时，所述第三电源布线形成在所述第三纳米片与所述第七纳米片之间，
所述第十纳米片和所述第十二纳米片形成在靠近所述单端口SRAM单元的、所述第一侧的单元边界的位置上，
所述第八纳米片和所述第十一纳米片形成在靠近所述单端口SRAM单元的、所述第二侧的单元边界的位置上，
在比所述第一晶体管～所述第六晶体管靠下的下层形成有第四电源布线，所述第四电源布线在所述单端口SRAM单元的、所述第一侧的单元边界，沿所述第一方向延伸，并且供给所述第二电压，
在比所述第一晶体管～所述第六晶体管靠下的下层形成有第五电源布线，所述第五电源布线在所述单端口SRAM单元的、所述第二侧的单元边界，沿所述第一方向延伸，并且供给所述第二电压，
所述第六纳米片的、所述第一侧的面从所述第六栅极布线露出，所述第八纳米片的、所述第一侧的面从所述第三栅极布线露出，所述第九纳米片的、所述第一侧的面从所述第四栅极布线露出，所述第十一纳米片的、所述第一侧的面从所述第五栅极布线露出，
所述第五纳米片的、所述第二侧的面从所述第五栅极布线露出，所述第七纳米片的、所述第二侧的面从所述第三栅极布线露出，所述第十纳米片的、所述第二侧的面从所述第四栅极布线露出，所述第十二纳米片的、所述第二侧的面从所述第六栅极布线露出。
10.根据权利要求9所述的半导体存储装置，其特征在于：
所述第六纳米片和所述第九纳米片在所述第二方向上形成在相同的位置上，
所述第五纳米片和所述第七纳米片在所述第二方向上形成在相同的位置上，
所述第八纳米片和所述第十一纳米片在所述第二方向上形成在相同的位置上，
所述第十纳米片和所述第十二纳米片在所述第二方向上形成在相同的位置上。
11.一种半导体存储装置，其包括单端口SRAM单元，其特征在于：
所述单端口SRAM单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管以及第六晶体管，
所述第一晶体管的一节点与供给第一电压的第一电源相连，另一节点与第一节点相连，栅极与第二节点相连，
所述第二晶体管的一节点与所述第一电源相连，另一节点与所述第二节点相连，栅极与所述第一节点相连，
所述第三晶体管的一节点与所述第一节点相连，另一节点与供给第二电压的第二电源相连，栅极与所述第二节点相连，所述第二电压与所述第一电压不同，
所述第四晶体管的一节点与所述第二节点相连，另一节点与所述第二电源相连，栅极与所述第一节点相连，
所述第五晶体管的一节点与第一位线相连，另一节点与所述第一节点相连，栅极与字线相连，
所述第六晶体管的一节点与第二位线相连，另一节点与所述第二节点相连，栅极与所述字线相连，所述第二位线与所述第一位线构成互补位线对，
所述第一晶体管包括第一纳米片和第一栅极布线，所述第二晶体管包括第二纳米片和第二栅极布线，所述第三晶体管包括第三纳米片和第三栅极布线，所述第四晶体管包括第四纳米片和第四栅极布线，所述第五晶体管包括第五纳米片和第五栅极布线，所述第六晶体管包括第六纳米片和第六栅极布线，
所述第一纳米片～所述第六纳米片沿第一方向延伸，
所述第一栅极布线包围所述第一纳米片的、第二方向和第三方向上的外周，所述第二栅极布线包围所述第二纳米片的、第二方向和第三方向上的外周，所述第三栅极布线包围所述第三纳米片的、第二方向和第三方向上的外周，所述第四栅极布线包围所述第四纳米片的、第二方向和第三方向上的外周，所述第五栅极布线包围所述第五纳米片的、第二方向和第三方向上的外周，所述第六栅极布线包围所述第六纳米片的、第二方向和第三方向上的外周，所述第二方向垂直于所述第一方向，所述第三方向垂直于所述第一方向和所述第二方向，
所述第一纳米片、所述第三纳米片以及所述第六纳米片沿所述第二方向按照所述第六纳米片、所述第一纳米片、所述第三纳米片的顺序排列而成，
所述第二纳米片、所述第四纳米片以及所述第五纳米片沿所述第二方向按照所述第四纳米片、所述第二纳米片、所述第五纳米片的顺序排列而成，
所述第一纳米片的、所述第二方向上的任一侧的面从所述第一栅极布线露出，所述第二纳米片的、所述第二方向上的任一侧的面从所述第二栅极布线露出，所述第三纳米片的、所述第二方向上的任一侧的面从所述第三栅极布线露出，所述第四纳米片的、所述第二方向上的任一侧的面从所述第四栅极布线露出，所述第五纳米片的、所述第二方向上的任一侧的面从所述第五栅极布线露出，所述第六纳米片的、所述第二方向上的任一侧的面从所述第六栅极布线露出，
所述第一纳米片的、第一侧的面从所述第一栅极布线露出，所述第一侧是在所述第二方向上与所述第二纳米片对置的一侧，
所述第二纳米片的、第二侧的面从所述第二栅极布线露出，所述第二侧是在所述第二方向上与所述第一纳米片对置的一侧，
在比所述第一晶体管～所述第六晶体管靠下的下层形成有第一电源布线，当俯视时，所述第一电源布线在所述第一纳米片的所述第二侧沿所述第一方向延伸，并且供给所述第一电压或所述第二电压，
在比所述第一晶体管～所述第六晶体管靠下的下层形成有第二电源布线，当俯视时，所述第二电源布线在所述第二纳米片的所述第二侧沿所述第一方向延伸，并且供给所述第一电压或所述第二电压。
12.根据权利要求11所述的半导体存储装置，其特征在于：
所述单端口SRAM单元还包括第一布线和第二布线，
所述第一布线沿所述第一方向延伸，成为所述第一位线，
所述第二布线沿所述第一方向延伸，成为所述第二位线，
所述第一布线和所述第二布线形成于同一个第一布线层，该第一布线层是比所述第一晶体管～所述第六晶体管靠上的上层，
所述第一布线和所述第二布线中的至少一者的、所述第二方向上的宽度，比形成于所述第一布线层的布线中所述第二方向上的宽度为最小的布线宽。
13.根据权利要求11所述的半导体存储装置，其特征在于：
所述单端口SRAM单元还包括第三布线、第四布线以及第五布线，
所述第三布线沿所述第二方向延伸，供给所述第二电压，
所述第四布线沿所述第二方向延伸，供给所述第二电压，
所述第五布线沿所述第二方向延伸，成为所述字线，
所述第三布线～所述第五布线形成于第二布线层，该第二布线层是比所述第一晶体管～所述第六晶体管靠上的上层，
在俯视时，所述第五布线形成在所述第三布线与所述第四布线之间。
14.根据权利要求11所述的半导体存储装置，其特征在于：
所述第四纳米片的、所述第一侧的面从所述第四栅极布线露出，
所述第三纳米片的、所述第二侧的面从所述第三栅极布线露出，
在俯视时，所述第一电源布线形成在所述第二纳米片与所述第四纳米片之间，
在俯视时，所述第二电源布线形成在所述第一纳米片与所述第三纳米片之间。
15.根据权利要求14所述的半导体存储装置，其特征在于：
所述第三晶体管还包括第七纳米片，所述第四晶体管还包括第八纳米片，所述第五晶体管还包括第九纳米片，所述第六晶体管还包括第十纳米片，所述第七纳米片～所述第十纳米片沿所述第一方向延伸，
所述第三栅极布线包围所述第七纳米片的、所述第二方向和所述第三方向上的外周，所述第四栅极布线包围所述第八纳米片的、所述第二方向和所述第三方向上的外周，所述第五栅极布线包围所述第九纳米片的、所述第二方向和所述第三方向上的外周，所述第六栅极布线包围所述第十纳米片的、所述第二方向和所述第三方向上的外周，
所述第一纳米片、所述第三纳米片、所述第六纳米片、所述第七纳米片以及所述第十纳米片沿所述第二方向按照所述第十纳米片、所述第六纳米片、所述第一纳米片、所述第三纳米片、所述第七纳米片的顺序排列而成，
所述第二纳米片、所述第四纳米片、所述第五纳米片、所述第八纳米片以及所述第九纳米片沿所述第二方向按照所述第八纳米片、所述第四纳米片、所述第二纳米片、所述第五纳米片、所述第九纳米片的顺序排列而成，
在比所述第一晶体管～所述第六晶体管靠下的下层形成有第三电源布线，当俯视时，所述第三电源布线在所述第八纳米片和所述第十纳米片的所述第一侧沿所述第一方向延伸，并且供给所述第二电压，
在比所述第一晶体管～所述第六晶体管靠下的下层形成有第四电源布线，当俯视时，所述第四电源布线在所述第七纳米片和所述第九纳米片的所述第二侧沿所述第一方向延伸，并且供给所述第二电压，
所述第六纳米片的、所述第一侧的面从所述第六栅极布线露出，所述第七纳米片的、所述第一侧的面从所述第三栅极布线露出，所述第九纳米片的、所述第一侧的面从所述第五栅极布线露出，
所述第五纳米片的、所述第二侧的面从所述第五栅极布线露出，所述第八纳米片的、所述第二侧的面从所述第四栅极布线露出，所述第十纳米片的、所述第二侧的面从所述第六栅极布线露出。
16.根据权利要求15所述的半导体存储装置，其特征在于：
所述第八纳米片和所述第十纳米片形成在靠近所述单端口SRAM单元的、所述第一侧的单元边界的位置上，
所述第七纳米片和所述第九纳米片形成在靠近所述单端口SRAM单元的、所述第二侧的单元边界的位置上，
在俯视时，所述第三电源布线形成在所述单端口SRAM单元的、所述第一侧的单元边界，
在俯视时，所述第四电源布线形成在所述单端口SRAM单元的、所述第二侧的单元边界。
17.根据权利要求15所述的半导体存储装置，其特征在于：
所述第三晶体管还包括第十一纳米片，所述第四晶体管还包括第十二纳米片，所述第五晶体管还包括第十三纳米片，所述第六晶体管还包括第十四纳米片，所述第十一纳米片～所述第十四纳米片沿所述第一方向延伸，
所述第三栅极布线包围所述第十一纳米片的、所述第二方向和所述第三方向上的外周，所述第四栅极布线包围所述第十二纳米片的、所述第二方向和所述第三方向上的外周，所述第五栅极布线包围所述第十三纳米片的、所述第二方向和所述第三方向上的外周，所述第六栅极布线包围所述第十四纳米片的、所述第二方向和所述第三方向上的外周，
所述第一纳米片、所述第三纳米片、所述第六纳米片、所述第七纳米片、所述第十纳米片、所述第十一纳米片以及所述第十四纳米片沿所述第二方向按照所述第十四纳米片、所述第十纳米片、所述第六纳米片、所述第一纳米片、所述第三纳米片、所述第七纳米片、所述第十一纳米片的顺序排列而成，
所述第二纳米片、所述第四纳米片、所述第五纳米片、所述第八纳米片、所述第九纳米片、所述第十二纳米片以及所述第十三纳米片沿所述第二方向按照所述第十二纳米片、所述第八纳米片、所述第四纳米片、所述第二纳米片、所述第五纳米片、所述第九纳米片、所述第十三纳米片的顺序排列而成，
在俯视时，所述第三电源布线形成在所述第八纳米片与所述第十二纳米片之间以及所述第十纳米片与所述第十四纳米片之间，
在俯视时，所述第四电源布线形成在所述第七纳米片与所述第十一纳米片之间以及所述第九纳米片与所述第十三纳米片之间，
所述第十二纳米片的、所述第一侧的面从所述第四栅极布线露出，所述第十四纳米片的、所述第一侧的面从所述第六栅极布线露出，
所述第十一纳米片的、所述第二侧的面从所述第三栅极布线露出，所述第十三纳米片的、所述第二侧的面从所述第五栅极布线露出。
18.根据权利要求14所述的半导体存储装置，其特征在于：
所述第三晶体管还包括沿所述第一方向延伸的第七纳米片和第八纳米片，
所述第四晶体管还包括沿所述第一方向延伸的第九纳米片和第十纳米片，
所述第五晶体管还包括沿所述第一方向延伸的第十一纳米片，
所述第六晶体管还包括沿所述第一方向延伸的第十二纳米片，
所述第三栅极布线包围所述第七纳米片的所述第二方向和所述第三方向上的外周以及所述第八纳米片的所述第二方向和所述第三方向上的外周，
所述第四栅极布线包围所述第九纳米片的所述第二方向和所述第三方向上的外周以及所述第十纳米片的所述第二方向和所述第三方向上的外周，
所述第五栅极布线包围所述第十一纳米片的所述第二方向和所述第三方向上的外周，
所述第六栅极布线包围所述第十二纳米片的所述第二方向和所述第三方向上的外周，
所述第一纳米片、所述第三纳米片、所述第六纳米片、所述第七纳米片、所述第八纳米片以及所述第十二纳米片沿所述第二方向按照所述第十二纳米片、所述第六纳米片、所述第一纳米片、所述第三纳米片、所述第七纳米片、所述第八纳米片的顺序排列而成，
所述第二纳米片、所述第四纳米片、所述第五纳米片、所述第九纳米片、所述第十纳米片以及所述第十一纳米片沿所述第二方向按照所述第十纳米片、所述第九纳米片、所述第四纳米片、所述第二纳米片、所述第五纳米片、所述第十一纳米片的顺序排列而成，
在比所述第一晶体管～所述第六晶体管靠下的下层形成有第三电源布线，所述第三电源布线在所述第六纳米片与所述第十二纳米片之间以及在所述第九纳米片与所述第十纳米片之间沿所述第一方向延伸，并且供给所述第二电压，
在比所述第一晶体管～所述第六晶体管靠下的下层形成有第四电源布线，所述第四电源布线在所述第五纳米片与所述第十一纳米片之间以及在所述第七纳米片与所述第八纳米片之间沿所述第一方向延伸，并且供给所述第二电压，
所述第五纳米片的、所述第一侧的面从所述第五栅极布线露出，所述第七纳米片的、所述第一侧的面从所述第三栅极布线露出，所述第十纳米片的、所述第一侧的面从所述第四栅极布线露出，所述第十二纳米片的、所述第一侧的面从所述第六栅极布线露出，
所述第六纳米片的、所述第二侧的面从所述第六栅极布线露出，所述第八纳米片的、所述第二侧的面从所述第三栅极布线露出，所述第九纳米片的、所述第二侧的面从所述第四栅极布线露出，所述第十一纳米片的、所述第二侧的面从所述第五栅极布线露出。
19.一种半导体存储装置，其包括单端口SRAM单元，其特征在于：
所述单端口SRAM单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管以及第六晶体管，
所述第一晶体管的一节点与供给第一电压的第一电源相连，另一节点与第一节点相连，栅极与第二节点相连，
所述第二晶体管的一节点与所述第一电源相连，另一节点与所述第二节点相连，栅极与所述第一节点相连，
所述第三晶体管的一节点与所述第一节点相连，另一节点与供给第二电压的第二电源相连，栅极与所述第二节点相连，所述第二电压与所述第一电压不同，
所述第四晶体管的一节点与所述第二节点相连，另一节点与所述第二电源相连，栅极与所述第一节点相连，
所述第五晶体管的一节点与第一位线相连，另一节点与所述第一节点相连，栅极与字线相连，
所述第六晶体管的一节点与第二位线相连，另一节点与所述第二节点相连，栅极与所述字线相连，所述第二位线与所述第一位线构成互补位线对，
所述第一晶体管包括第一纳米片和第一栅极布线，所述第二晶体管包括第二纳米片和第二栅极布线，
所述第一纳米片和所述第二纳米片沿第一方向延伸，
所述第一栅极布线包围所述第一纳米片的、第二方向和第三方向上的外周，所述第二栅极布线包围所述第二纳米片的、第二方向和第三方向上的外周，所述第二方向垂直于所述第一方向，所述第三方向垂直于所述第一方向和所述第二方向，
所述第三晶体管包括第三栅极布线和多个第三纳米片，所述第四晶体管包括第四栅极布线和多个第四纳米片，所述第五晶体管包括第五栅极布线和多个第五纳米片，所述第六晶体管包括第六栅极布线和多个第六纳米片，
多个所述第三纳米片～多个所述第六纳米片沿所述第一方向延伸，
所述第三栅极布线包围多个所述第三纳米片的、所述第二方向和所述第三方向上的外周，所述第四栅极布线包围多个所述第四纳米片的、所述第二方向和所述第三方向上的外周，所述第五栅极布线包围多个所述第五纳米片的、所述第二方向和所述第三方向上的外周，所述第六栅极布线包围多个所述第六纳米片的、所述第二方向和所述第三方向上的外周，
所述第一纳米片、多个所述第三纳米片以及多个所述第六纳米片沿所述第二方向按照多个所述第六纳米片、所述第一纳米片、多个所述第三纳米片的顺序排列而成，
所述第二纳米片、多个所述第四纳米片以及多个所述第五纳米片沿所述第二方向按照多个所述第四纳米片、所述第二纳米片、多个所述第五纳米片的顺序排列而成，
所述第一纳米片的、所述第二方向上的任一侧的面从所述第一栅极布线露出，所述第二纳米片的、所述第二方向上的任一侧的面从所述第二栅极布线露出，
多个所述第三纳米片各自的、所述第二方向上的任一侧的面从所述第三栅极布线露出，
多个所述第四纳米片各自的、所述第二方向上的任一侧的面从所述第四栅极布线露出，
多个所述第五纳米片各自的、所述第二方向上的任一侧的面从所述第五栅极布线露出，
多个所述第六纳米片各自的、所述第二方向上的任一侧的面从所述第六栅极布线露出，
在比所述第一晶体管～所述第六晶体管靠下的下层形成有多条电源布线，多条所述电源布线沿所述第一方向延伸，并且供给所述第二电压，
多个所述第三纳米片中包括：在俯视时，在所述第二方向上与从所述第三栅极布线露出的一侧相反的一侧形成有多条所述电源布线中的至少一条电源布线的第三纳米片，
多个所述第四纳米片中包括：在俯视时，在所述第二方向上与从所述第四栅极布线露出的一侧相反的一侧形成有多条所述电源布线中的至少一条电源布线的第四纳米片，
多个所述第五纳米片中包括：在俯视时，在所述第二方向上与从所述第五栅极布线露出的一侧相反的一侧形成有多条所述电源布线中的至少一条电源布线的第五纳米片，
多个所述第六纳米片中包括：在俯视时，在所述第二方向上与从所述第六栅极布线露出的一侧相反的一侧形成有多条所述电源布线中的至少一条电源布线的第六纳米片。
20.根据权利要求19所述的半导体存储装置，其特征在于：
所述第一纳米片和所述第二纳米片以及多个所述第三纳米片～多个所述第六纳米片在所述第二方向上的宽度相同。
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